JP2650301B2 - Liquid crystal display - Google Patents
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Description
【発明の詳細な説明】 ［発明の技術分野］ 本発明は、液晶パネルの表示画像に対する温度補償機
能を備えた液晶表示装置に関する。Description: TECHNICAL FIELD [0001] The present invention relates to a liquid crystal display device having a temperature compensation function for a display image on a liquid crystal panel.
［従来技術とその問題点］ 近年、小型のポータブルテレビ等の表示部として一般
に液晶パネルが用いられている。この液晶パネルは、液
晶表示素子の性質上、温度が変化するとそれに伴って視
野角が変化するという問題がある。このため従来では液
晶の駆動回路に温度補償機能を持たせ、温度が変化して
も視野角が一定に保たれるようにしている。すなわち、
液晶表示素子においては、駆動電圧によっても視野角が
変化するという特性があるので、温度変化に応じて液晶
駆動電圧を変化させて視野角が一定に保たれるようにし
ている。第10図は上記温度補償機能を備えた従来の駆動
回路を示すもので、温度補償用サーミスタ１と半固定抵
抗２とを直列接続して＋Ｖの電源電圧を分圧し、その分
圧電圧を電圧フォロア増幅器３に入力してセグメント駆
動電圧V1を得ている。そして、上記セグメント駆動電圧
V1を抵抗r1を介して反転増幅器４に入力し、セグメント
駆動電圧V3を得ている。上記反転増幅器４は、＋端子に
V2電圧が入力され、−端子と出力端子との間に抵抗r2が
接続される。上記V2電圧は、コモン電極に対する非選択
電圧である。[Related Art and its Problems] In recent years, a liquid crystal panel is generally used as a display unit of a small portable television or the like. This liquid crystal panel has a problem that, due to the nature of the liquid crystal display element, when the temperature changes, the viewing angle changes accordingly. For this reason, conventionally, a liquid crystal drive circuit is provided with a temperature compensation function so that the viewing angle is kept constant even when the temperature changes. That is,
Since the liquid crystal display element has a characteristic that the viewing angle changes depending on the driving voltage, the liquid crystal driving voltage is changed in accordance with the temperature change so that the viewing angle is kept constant. FIG. 10 shows a conventional driving circuit having the above-mentioned temperature compensation function. The temperature compensating thermistor 1 and the semi-fixed resistor 2 are connected in series to divide the + V power supply voltage, and the divided voltage is applied to the voltage. The segment drive voltage V1 is obtained by inputting to the follower amplifier 3. And the above segment drive voltage
V1 is input to the inverting amplifier 4 via the resistor r1 to obtain the segment drive voltage V3. The inverting amplifier 4 is connected to the + terminal.
The V2 voltage is input, and the resistor r2 is connected between the − terminal and the output terminal. The V2 voltage is a non-selection voltage for the common electrode.
上記の構成において、温度が上がるとサーミスタ１の
抵抗値が小さくなり、増幅器３への入力電圧が低くな
る。このためV2電圧を境にセグメント駆動電圧V1が低下
すると共に、反転増幅器４の出力であるセグメント駆動
電圧V3が上昇する。また、反対に温度が下がると、サー
ミスタ１の抵抗値が大きくなり、増幅器３への入力電圧
が高くなる。このためV2電圧を境にセグメント駆動電圧
V1が上昇すると共に、反転増幅器４の出力であるセグメ
ント駆動電圧V3が低下する。In the above configuration, when the temperature rises, the resistance value of the thermistor 1 decreases, and the input voltage to the amplifier 3 decreases. Therefore, the segment drive voltage V1 decreases at the boundary of the voltage V2, and the segment drive voltage V3 output from the inverting amplifier 4 increases. Conversely, when the temperature decreases, the resistance value of the thermistor 1 increases, and the input voltage to the amplifier 3 increases. Therefore, the segment drive voltage starts at the V2 voltage.
As V1 increases, the segment drive voltage V3 output from the inverting amplifier 4 decreases.
しかして、上記回路の動作電圧を設定する場合、回路
（LSI）の耐圧を考慮し、動作温度範囲の下限例えば０
℃におけるV1電圧を最大値に設定している。このため通
常使用する20℃付近の温度では、セグメント電極への印
加電圧が低くなり、コントラストが低下してしまうとい
う問題があった。Therefore, when setting the operating voltage of the above circuit, the lower limit of the operating temperature range, for example, 0
The V1 voltage at ° C is set to the maximum value. For this reason, at a temperature of about 20 ° C. which is normally used, there is a problem that the voltage applied to the segment electrode becomes low and the contrast is lowered.
［発明の目的］ 本発明は上記実情に鑑みてなされたもので、温度が変
化しても良好な表示ができる液晶表示装置を提供するこ
とを目的とする。[Object of the Invention] The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a liquid crystal display device capable of performing a favorable display even when the temperature changes.
［発明の要点］ 本発明は、帰線期間等の映像データ非表示期間におい
て、零バイアス駆動（信号電極と走査電極との電位を同
じにしてバイアスを零にすること）される期間を温度に
応じて可変制御することによって、液晶を駆動する実効
電圧値を変化させ、液晶を良好に駆動するようにしたも
のである。[Summary of the Invention] In the present invention, in a non-display period of video data such as a blanking period, a period in which zero bias driving (the bias is made zero by making the potentials of the signal electrode and the scanning electrode the same) is set to a temperature. By performing variable control in response to the change, the effective voltage value for driving the liquid crystal is changed so that the liquid crystal is driven satisfactorily.
［第１実施例］ 以下、図面を参照して本発明の実施例を説明する。第
１図は液晶パネル駆動回路の全体の概略構成を示すもの
である。同図において11はデータ制御回路で、表示制御
回路13からR,G,Bのカラー映像信号が与えられる。ま
た、上記データ制御回路11には、表示制御回路13からデ
ータ出力制御信号VDO,サンプリング信号φs,ゲート制御
信号AN（AN1,AN2,…），クロックパルスφck等が与えら
れる。上記データ制御回路11は、詳細を後述するように
温度変化に応じた零バイアス制御信号を作成し、データ
出力制御信号VDOにより、入力信号R,G,Bあるいは零バイ
アス制御信号を選択して出力するもので、画像表示期間
においてはカラー信号R,G,Bを、また、非表示期間では
零バイアス制御信号を選択し、３ビットのデータD1〜D3
として出力する。このデータD1〜D3は、例えばD1をLSB
側,D3をMSB側とする８階調の階調指定データである。First Embodiment Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 shows an overall schematic configuration of a liquid crystal panel drive circuit. In the figure, reference numeral 11 denotes a data control circuit to which R, G, and B color video signals are supplied from a display control circuit 13. The data control circuit 11 is supplied with a data output control signal VDO, a sampling signal φs, a gate control signal AN (AN1, AN2,...), A clock pulse φck, and the like from the display control circuit 13. The data control circuit 11 creates a zero bias control signal according to a temperature change as described later in detail, and selects and outputs an input signal R, G, B or a zero bias control signal by a data output control signal VDO. In the image display period, the color signals R, G, B are selected, and in the non-display period, the zero bias control signal is selected, and the 3-bit data D1 to D3 are selected.
Output as The data D1 to D3 are, for example, LSB
This is gradation designation data of 8 gradations, with D3 as the MSB side.
そして、上記データ制御回路11から出力されるデータ
D1〜D3は、セグメント駆動回路12へ送られる。このセグ
メント駆動回路12には、コントローラ13からサンプリン
グパルスφsm,ラッチパルスφL,輝度変調パルスP1〜P3,
フレーム信号φｆが与えられると共に、液晶駆動電圧発
生回路14から液晶駆動電圧V1c,V3cが与えられる。上記
セグメント駆動回路12は、詳細を後述するように表示制
御回路13からの各種タイミング信号に従って動作し、デ
ータ制御回路11からの映像データD1〜D3を読込んで例え
ば８階調のセグメント駆動信号Y1〜Ymを作成し、液晶パ
ネル15のセグメント電極（信号電極）を駆動する。The data output from the data control circuit 11
D1 to D3 are sent to the segment drive circuit 12. The segment drive circuit 12, a sampling pulse φsm from the controller 13, a latch pulse phi L, intensity modulation pulse P1 to P3,
The liquid crystal driving voltage V1c and V3c are supplied from the liquid crystal driving voltage generation circuit 14 while the frame signal φf is supplied. The segment drive circuit 12 operates in accordance with various timing signals from the display control circuit 13 as will be described in detail later, reads video data D1 to D3 from the data control circuit 11, and reads, for example, segment drive signals Y1 to Y8 of eight gradations. Ym is created, and segment electrodes (signal electrodes) of the liquid crystal panel 15 are driven.
上記液晶駆動電圧発生回路14、詳細を後述するように
第５図のタイミングチャートに示す零バイアスタイミン
グ信号EC及びフレーム信号φｆにより液晶駆動電圧V1,V
2から上記駆動電圧V1cを作成すると共に、液晶駆動電圧
V2,V3からV3cを作成してセグメント駆動回路12へ出力す
る。また、液晶駆動電圧発生回路14は、液晶駆動電圧V
0,V2,V4をコモン駆動回路16へ出力する。このコモン駆
動回路16は、表示制御回路13から与えられるタイミング
信号に従って動作し、液晶駆動電圧発生回路14からの液
晶駆動電圧V0,V2,V4を選択してコモン駆動信号X1〜Xnを
作成し、液晶パネル15のコモン電極を順次駆動する。上
記電圧V0,V4はコモン電極の選択電圧、V2は非選択電圧
である。The liquid crystal drive voltage generation circuit 14, as will be described in detail later, uses the zero bias timing signal EC and the frame signal φf shown in the timing chart of FIG.
2 and the liquid crystal drive voltage V1c.
V3c is created from V2, V3 and output to the segment drive circuit 12. Also, the liquid crystal drive voltage generation circuit 14
0, V2, and V4 are output to the common drive circuit 16. The common drive circuit 16 operates according to the timing signal given from the display control circuit 13, selects the liquid crystal drive voltages V0, V2, V4 from the liquid crystal drive voltage generation circuit 14, and generates common drive signals X1 to Xn, The common electrodes of the liquid crystal panel 15 are sequentially driven. The voltages V0 and V4 are selection voltages for the common electrode, and V2 is a non-selection voltage.
次に上記データ制御回路11,セグメント駆動回路12,液
晶駆動電圧発生回路14の詳細について説明する。Next, details of the data control circuit 11, the segment drive circuit 12, and the liquid crystal drive voltage generation circuit 14 will be described.
第２図はデータ制御回路11の詳細を示すものである。
同図において21はA/D変換回路で、表示制御回路13から
送られてくるカラー信号R,G,Bがゲート回路22a〜22cを
介して入力される。上記ゲート回路22a〜22cは、上記表
示制御回路13から与えられるゲート制御信号はAN1〜AN3
によってオン／オフ制御される。上記A/D変換回路21
は、サンプリング信号φｓにより入力信号を順次サンプ
リングして３ビットのデジタルデータD1′,D2′,D3′に
変換し、アンド回路23a〜23cへ出力する。更に、このア
ンド回路23a〜23cには、表示制御回路13からデータ出力
制御信号VDOが与えられる。FIG. 2 shows details of the data control circuit 11.
In the figure, reference numeral 21 denotes an A / D conversion circuit to which color signals R, G, B sent from the display control circuit 13 are input via gate circuits 22a to 22c. The gate circuits 22a to 22c have gate control signals AN1 to AN3 given from the display control circuit 13.
On / off control. A / D conversion circuit 21
Input signals are sequentially sampled by a sampling signal φs, converted into 3-bit digital data D1 ′, D2 ′, D3 ′ and output to AND circuits 23a to 23c. Further, a data output control signal VDO is supplied from the display control circuit 13 to the AND circuits 23a to 23c.
また、第２図において26は液晶パネル15部分の温度を
検知するサーミスタで、一端が接地され、他端が抵抗27
を介して＋Ｖ電源に接続される。そして、上記サーミス
タ26及び抵抗27により分圧された電圧がA/D変換回路28
に入力される。このA/D変換回路28は、入力電圧のレベ
ルを例えば５ビットのデジタルデータD1〜D5に変換し、
比較回路29に入力する。また、この比較回路29には、カ
ウンタ回路30から５ビットのカウントデータQ1〜Q5が与
えられる。このカウンタ回路30は、データ出力制御信号
VDOの立下りによってリセットされ、その後、クロック
パルスckによりカウントアップ動作する。また、比較回
路29は、データ出力制御信号VDOの立下りによってセッ
トされ、その後A/D変換回路28及びカウンタ回路30から
の両データを比較して、A/D変換回路28の出力データに
応じた時間幅のパルス幅信号Q0を零バイアス制御信号と
して出力し、アンド回路24a〜24cに入力する。上記パル
ス幅信号Q0は、液晶パネル15における視野角の温度補償
制御を行なわせるための制御信号であり、温度が変化し
ても視野角が一定に保持されるように温度に応じたパル
ス幅となっている。また、上記アンド回路24a〜24cに
は、上記データ出力制御信号VDOがインバータ25を介し
て入力される。そして、上記アンド回路23a〜23c及びア
ンド回路24a〜24cの出力信号は、それぞれノア回路31a
〜31c及びインバータ32a〜32cを介してデータD1〜D3と
して出力され、セグメント駆動回路12へ送られる。In FIG. 2, reference numeral 26 denotes a thermistor for detecting the temperature of the liquid crystal panel 15, and one end is grounded, and the other end is a resistor 27.
Is connected to the + V power supply. The voltage divided by the thermistor 26 and the resistor 27 is applied to the A / D conversion circuit 28.
Is input to The A / D conversion circuit 28 converts the level of the input voltage into, for example, 5-bit digital data D1 to D5,
Input to the comparison circuit 29. The comparison circuit 29 is supplied with 5-bit count data Q1 to Q5 from the counter circuit 30. The counter circuit 30 outputs a data output control signal
It is reset by the fall of VDO, and then counts up by the clock pulse ck. Further, the comparison circuit 29 is set by the falling of the data output control signal VDO, and thereafter compares both data from the A / D conversion circuit 28 and the counter circuit 30 and responds to the output data of the A / D conversion circuit 28. and the pulse width signal Q 0 time width is output as a zero bias control signal, and inputs to the aND circuit 24a-24c. The pulse width signal Q 0 is a control signal for performing temperature compensation control of the viewing angle in the liquid crystal panel 15, and has a pulse width corresponding to the temperature such that the viewing angle is kept constant even when the temperature changes. It has become. The data output control signal VDO is input to the AND circuits 24a to 24c via the inverter 25. The output signals of the AND circuits 23a to 23c and the AND circuits 24a to 24c are respectively output to the NOR circuit 31a.
, And are output as data D1 to D3 via the inverters 32a to 32c and sent to the segment drive circuit 12.
第３図は上記セグメント駆動回路12の１段分の構成を
示すもので、データ制御回路11から送られてくるデータ
D1〜D3が３ビットのレジスタ41に入力される。このレジ
スタ41は、入力データD1〜D3をサンプリングパルスφsm
に同期して読込み、ラッチ回路42に出力する。このラッ
チ回路42は、レジスタ41に保持されたデータをラッチパ
ルスφＬに同期してラッチし、パルス幅変調回路43へ出
力する。このパルス幅変調回路43は、ラッチ回路42にラ
ッチされたデータをラッチパルスφＬにより読込み、輝
度変調パルスP1〜P3により８階調の階調信号を作成す
る。更に、上記パルス幅変調回路43は、データD1〜D3に
応じて作成した階調信号をフレーム信号φｆに応じて反
転して出力する。そして、このパルス幅変調回路43から
出力される信号は、レベルシフタ44により信号レベルが
シフトされ、インバータ45を介してセグメント駆動信号
Ymとして出力される。上記インバータ45には、液晶駆動
電圧発生回路14からの液晶駆動電圧V1c,V3cが与えられ
ている。FIG. 3 shows the configuration of one stage of the segment drive circuit 12, in which the data sent from the data control circuit 11 is shown.
D1 to D3 are input to a 3-bit register 41. This register 41 converts the input data D1 to D3 into a sampling pulse φsm
, And outputs it to the latch circuit 42. The latch circuit 42 latches in synchronism with data held in the register 41 to the latch pulse phi L, and outputs the pulse width modulation circuit 43. The pulse width modulation circuit 43 reads the data latched in the latch circuit 42 by the latch pulse phi L, to create a gray-scale signal of 8 gradations by intensity modulation pulse P1 to P3. Further, the pulse width modulation circuit 43 inverts the grayscale signal generated according to the data D1 to D3 according to the frame signal φf and outputs the inverted signal. The signal output from the pulse width modulation circuit 43 is shifted in signal level by a level shifter 44, and is supplied to a segment drive signal via an inverter 45.
Output as Ym. The inverter 45 is supplied with liquid crystal driving voltages V1c and V3c from the liquid crystal driving voltage generating circuit 14.
第４図は液晶駆動電圧発生回路14内のセグメント駆動
電圧発生部の詳細を示すものである。同図において51a,
51b,52a,52bはゲート回路で、ゲート回路51a,51bには液
晶駆動電圧V1,V2が与えられ、ゲート回路52a,52bには液
晶駆動電圧V3,V2が与えられる。そして、表示制御回路1
3から与えられる零バイアスタイミング信号ECはオア回
路53,54に入力され、フレーム信号φｆはオア回路53に
入力されると共にインバータ55を介してオア回路54に入
力される。そして、オア回路53の出力信号がレベルシフ
タ56を介してゲート回路51aのゲート端子に入力される
と共に、更にレベルシフタ56によりインバータ57を介し
てゲート回路51bのゲート端子に入力される。また、オ
ア回路54の出力信号はレベルシフタ58を介してゲート回
路52aのゲート端子に入力されると共に、更にレベルシ
フタ58によりインバータ59を介してゲート回路52bのゲ
ート端子に入力される。そして、ゲート回路51a,51bの
出力信号が液晶駆動電圧V1cとして取出され、ゲート回
路52a,52bの出力信号が液晶駆動電圧V3として取出され
る。FIG. 4 shows the details of the segment drive voltage generator in the liquid crystal drive voltage generator 14. In the figure, 51a,
51b, 52a, and 52b are gate circuits. The gate circuits 51a and 51b are supplied with liquid crystal driving voltages V1 and V2, and the gate circuits 52a and 52b are supplied with liquid crystal driving voltages V3 and V2. Then, the display control circuit 1
The zero bias timing signal EC given from 3 is input to the OR circuits 53 and 54, and the frame signal φf is input to the OR circuit 53 and also to the OR circuit 54 via the inverter 55. The output signal of the OR circuit 53 is input to the gate terminal of the gate circuit 51a via the level shifter 56, and is further input to the gate terminal of the gate circuit 51b via the inverter 57 by the level shifter 56. The output signal of the OR circuit 54 is input to the gate terminal of the gate circuit 52a via the level shifter 58, and further input to the gate terminal of the gate circuit 52b via the inverter 59 by the level shifter 58. Then, the output signals of the gate circuits 51a and 51b are extracted as the liquid crystal drive voltage V1c, and the output signals of the gate circuits 52a and 52b are extracted as the liquid crystal drive voltage V3.
次に上記実施例の動作を説明する。第４図に示す液晶
駆動電圧発生回路14内のセグメント駆動電圧発生部は、
第５図のタイミングチャートに示す零バイアスタイミン
グ信号EC及びフレーム信号φｆによって制御される。零
バイアスタイミング信号ECは、フレーム信号φｆがハイ
レベルあるいはローレベルとなる各フィールドにおい
て、映像信号の表示期間T1はハイレベル、垂直帰線期間
等の非表示期間T2はローベレルに保持される。従って、
ゲート回路51a,51bを介して出力されるセグメント駆動
電圧V1cは、零バイアスタイミング信号EC及びフレーム
信号φｆが共にローレベルであればゲート回路51b側が
オンしてV2電圧が取出され、何れか一方がハイレベルに
なるとゲート回路51a側がオンしてV1電圧が取出され
る。また、ゲート回路52a,52bを介して出力されるセグ
メント駆動電圧V3cは、零バイアスタイミング信号ECが
ローレベルでフレーウ信号φｆがハイレベルとなる場合
のみゲート回路52b側がオンしてV2電圧が取出され、そ
れ以外の条件ではゲート回路52a側がオンしてV3電圧が
取出される。Next, the operation of the above embodiment will be described. The segment drive voltage generator in the liquid crystal drive voltage generator 14 shown in FIG.
It is controlled by the zero bias timing signal EC and the frame signal φf shown in the timing chart of FIG. In each field where the frame signal φf is at a high level or a low level, the zero bias timing signal EC is held at a high level during a display period T1 of a video signal, and is held at a low level during a non-display period T2 such as a vertical blanking period. Therefore,
The segment drive voltage V1c output via the gate circuits 51a and 51b turns on the gate circuit 51b when the zero bias timing signal EC and the frame signal φf are both at a low level, and the V2 voltage is extracted. When it goes high, the gate circuit 51a turns on, and the V1 voltage is extracted. The segment drive voltage V3c output via the gate circuits 52a and 52b is turned on only when the zero bias timing signal EC is at a low level and the frame signal φf is at a high level, and the V2 voltage is extracted. In other conditions, the gate circuit 52a is turned on to extract the V3 voltage.
しかして、第２図に詳細を示すデータ制御回路11は、
データ出力制御信号VDOによってカラー信号R,G,Bあるい
は零バイアス制御信号としてのパルス幅信号Q0を選択し
て出力する。上記データ出力制御信号VDOは、上記零バ
イアスタイミング信号ECと同じ信号波形であり、ハイレ
ベルの期間taとローベレルの期間tbを有しているが、セ
グメント駆動回路12の遅延時間を考慮して信号ECよりも
微小時間早いタイミングで与えられる。そして、上記デ
ータ出力制御信号DVOがハイレベルとなっている期間ta
においては、表示制御回路13からゲート制御信号AN1〜A
N3が与えられてゲート回路22a〜22cのゲートが開かれ、
カラー信号R,G,BがA/D変換回路21に入力される。このA/
D変換回路21は、入力されるカラー信号R,G,Bをサンプリ
ング信号φｓに同期して３ビットの映像データD1′〜D
3′に変換し、アンド回路23a〜23cに入力する。上記の
ようにデータ出力制御信号VDOがハイレベルとなってい
る期間taでは、アンド回路23a〜23cのゲートが開かれて
いるので、A/D変換回路21から出力される映像データD
1′〜D3′がアンド回路23a〜23c、ノア回路31a〜31c、
インバータ32a〜32cを介してデータD1〜D3として取出さ
れ、セグメント駆動回路12へ送られる。Thus, the data control circuit 11 shown in detail in FIG.
Color signal by the data output control signal VDO R, by selecting the pulse width signal Q 0 as G, B or zero bias control signal outputs. The data output control signal VDO has the same signal waveform as the zero bias timing signal EC, and has a high-level period ta and a low-level period tb, but takes into account the delay time of the segment drive circuit 12. It is given at a timing slightly earlier than EC. Then, a period ta during which the data output control signal DVO is at a high level
, The gate control signals AN1 to AN1 from the display control circuit 13.
N3 is applied to open the gates of the gate circuits 22a to 22c,
The color signals R, G, B are input to the A / D conversion circuit 21. This A /
The D conversion circuit 21 converts the input color signals R, G, B into 3-bit video data D1 'to D1 in synchronization with the sampling signal φs.
3 ', and input to AND circuits 23a to 23c. During the period ta during which the data output control signal VDO is at the high level as described above, the gates of the AND circuits 23a to 23c are open, so that the video data D output from the A / D conversion circuit 21 is output.
1 'to D3' are AND circuits 23a to 23c, NOR circuits 31a to 31c,
The data is taken out as data D1 to D3 via the inverters 32a to 32c and sent to the segment drive circuit 12.
その後、上記データ出力制御信号VDOがローレベルに
なると、その期間tbではアンド回路23a〜23cのゲートが
閉じ、アンド回路24a〜24cのゲートが開く。また、上記
データ出力制御信号VDOがローレベルに立下がった後、
比較回路29がセットされてその出力信号Q0が第５図に示
すようにハイレベルに立上ると共に、カウンタ回路30が
リセットされる。このカウンタ回路30は、リセットされ
た後、クロックパルスφckによりカウントアップ動作を
開始し、そのカウント値を比較回路29に出力する。ま
た、この比較回路29には、A/D変換回路28からその時の
温度に応じたデジタルデータD1〜D5が与えられている。
すなわち、その時の温度に応じてサーミスタ26の抵抗値
が変化し、その抵抗値変化に伴ってA/D変換回路28への
入力電圧が変化するので、A/D変換回路28はサーミスタ2
6及び抵抗27により分圧された電圧値を５ビットのデジ
タルデータD1〜D5に変換し、比較回路29に入力してい
る。この比較回路29は、カウンタ回路30のカウント出力
Q1〜Q5がA/D変換回路28の出力データD1〜D5に一致する
までは出力信号Q0をハイレベルに保持し、その後、上記
カウン出力Q1〜Q5がA/D変換回路28の出力データに一致
すると、内部回路をリセットして出力信号Q0をローレベ
ルに立下げる。従って、比較回路29から出力される信号
Q0は、サーミスタ26により検知された温度に応じてパル
ス幅が変化する。例えば温度が下がるとサーミスタ26の
抵抗値が大きくなり、A/D変換回路28への入力電圧が上
昇する。このためA/D変換回路28の出力データD1〜D5が
大きな値となり、カウンタ回路30がリセットされてから
A/D変換回路28の出力データに一致するまでの時間が長
くなり、比較回路29から出力される信号Q0のパルス幅が
広くなる。すなわち、温度が低下するに従ってA/D変換
回路28から出力される信号Q0のパルス幅が第５図に示す
ようにt1,t2,…tnと順次広くなり、実効電圧値が高くな
る。そして、上記比較回路29から取出されるパルス幅信
号Q0は、データ出力制御信号VDOがローレベルとなるtb
期間において、アンド回路24a〜24c,ノア回路31a〜31b,
インバータ32a〜32cを介してデータD1〜D3として取出さ
れ、セグメント駆動回路12へ送られる。Thereafter, when the data output control signal VDO goes low, the gates of the AND circuits 23a to 23c are closed and the gates of the AND circuits 24a to 24c are opened during the period tb. After the data output control signal VDO falls to low level,
Comparator circuit 29 is set with its output signal Q 0 is standing rises to high level as shown in FIG. 5, the counter circuit 30 is reset. After being reset, the counter circuit 30 starts a count-up operation by the clock pulse φck, and outputs the count value to the comparison circuit 29. The comparison circuit 29 is supplied with digital data D1 to D5 corresponding to the temperature at that time from the A / D conversion circuit 28.
That is, the resistance of the thermistor 26 changes according to the temperature at that time, and the input voltage to the A / D conversion circuit 28 changes with the change in the resistance.
The voltage value divided by the resistor 6 and the resistor 27 is converted into 5-bit digital data D1 to D5 and input to the comparison circuit 29. This comparison circuit 29 is a counter output of the counter circuit 30.
Q1~Q5 until matches the output data D1~D5 of the A / D conversion circuit 28 holds the output signal Q 0 to the high level, then the output data of the counter output Q1~Q5 A / D conversion circuit 28 If matching, to reset the internal circuit pulls the output signal Q 0 to a low level. Therefore, the signal output from the comparison circuit 29
The pulse width of Q 0 changes according to the temperature detected by the thermistor 26. For example, when the temperature decreases, the resistance value of the thermistor 26 increases, and the input voltage to the A / D conversion circuit 28 increases. For this reason, the output data D1 to D5 of the A / D conversion circuit 28 become large values, and after the counter circuit 30 is reset.
Time to match the output data of the A / D conversion circuit 28 becomes longer, the pulse width of the signal Q 0 which is output from the comparator circuit 29 is widened. That, t1, as shown in the pulse width is 5 FIG signal Q 0 which is output from the A / D conversion circuit 28 as the temperature is lowered t2, ... successively wider and tn, the effective voltage value increases. The pulse width signal Q 0 which is derived from the comparator circuit 29, tb the data output control signal VDO is at a low level
In the period, AND circuits 24a to 24c, NOR circuits 31a to 31b,
The data is taken out as data D1 to D3 via the inverters 32a to 32c and sent to the segment drive circuit 12.
しかして、上記データ制御回路11から出力されるデー
タD1〜D3をセグメント駆動回路12が読込み、セグメント
駆動信号Y1〜Ymを作成する。すなわち、第３図に詳細を
示すセグメント駆動回路12は、データ制御回路11か送ら
れてくるデータD1〜D3をサンプリングパルスφsmに同期
してレジスタ41に読込む。サンプリングパルスφsm（φ
s1,φs2,…φsm）は、第６図に示すサンプリングスター
ト信号φstにより各セグメント端子に対応して作成され
るもので、映像データD1〜D3が与えられた後、ラッチパ
ルスφＬ−φＬ間に１発出力される。そして、このサン
プリングパルスφsmにより、各セグメント端子に対応す
るレジスタ41にデータD1〜D3が順次読込まれる。そし
て、全段のレジスタ41にデータD1〜D3が読込まれた時点
でラッチパルスφＬが与えられ、レジスタ41の保持デー
タがラッチ回路42にラッチされてパルス幅変調回路43で
転送される。このパルス幅変調回路43は、ラッチ回路42
にラッチされたデータに応じて輝度変調パルスP1〜P3に
より輝度変調し、８階調の信号を作成する。そして、こ
の階調信号をフレーム信号φｆに同期して反転し、レベ
ルシフタ44及びインバータ45を介してセグメント駆動信
号Ymとして出力する。この場合、セグメント駆動信号Ym
としては、R,G,Bのカラー信号別にYR,YG,YBを作成し、
液晶パネル15のセグメント電極を駆動する。また、液晶
パネル15のコモン電極は、コモン駆動回路16によって駆
動される。第６図におけるＸ−YR,X−YG,X−YBは、液晶
パネル15のコモン電極とセグメント電極（R,G,B）との
間の合成駆動電圧波形を示したものである。零バイアス
タイミング信号ECがハイレベル、つまり、映像信号の表
示期間中では映像データD1′〜D3′に基づくセグメント
駆動信号が与えられ、その電圧レベルが|V1|と−|V3|と
なっている。従って、コモン電極が選択されているとき
のコモン・セグメント間の合成駆動電圧Ｘ−YR,X−YG,X
−YBは、フレーム信号φｆがハイレベルの場合には|V0
−V3|と|V0−V1|となり、フレーム信号φｆがローレベ
ルの場合には−|V4−V1|と|V4−V3|となる。上記の合成
駆動電圧Ｘ−YR,X−YG,X−YBによって液晶パネル15が表
示駆動される。Thus, the segment drive circuit 12 reads the data D1 to D3 output from the data control circuit 11, and creates segment drive signals Y1 to Ym. That is, the segment drive circuit 12 shown in detail in FIG. 3 reads the data D1 to D3 sent from the data control circuit 11 into the register 41 in synchronization with the sampling pulse φsm. Sampling pulse φsm (φ
s1, φs2, ... φsm) is intended to be created corresponding to each segment terminal by the sampling start signal φst shown in FIG. 6, after the image data D1~D3 is given, the latch pulse phi L -.phi L One shot is output in between. Then, the data D1 to D3 are sequentially read into the register 41 corresponding to each segment terminal by the sampling pulse φsm. The latch pulse phi L is given at the time the data D1~D3 is read into all the stages of the register 41, the data held in the register 41 is transferred is latched by the latch circuit 42 in the pulse width modulation circuit 43. This pulse width modulation circuit 43 includes a latch circuit 42
The luminance is modulated by the luminance modulation pulses P1 to P3 in accordance with the data latched to generate a signal of eight gradations. Then, the grayscale signal is inverted in synchronization with the frame signal φf, and output as a segment drive signal Ym via the level shifter 44 and the inverter 45. In this case, the segment drive signal Ym
As creates a Y R, Y G, Y B R, G, for each color signal of B,
The segment electrodes of the liquid crystal panel 15 are driven. The common electrode of the liquid crystal panel 15 is driven by the common drive circuit 16. X-Y R , X-Y G , and X-Y B in FIG. 6 show the combined drive voltage waveforms between the common electrode and the segment electrodes (R, G, B) of the liquid crystal panel 15. . The zero bias timing signal EC is at a high level, that is, a segment drive signal based on the video data D1 'to D3' is given during the display period of the video signal, and the voltage levels are | V1 | and-| V3 | . Therefore, combined drive voltage X-Y R between the common segment when the common electrode is selected, X-Y G, X
−Y B is | V0 when the frame signal φf is at a high level.
−V3 | and | V0−V1 |, and when the frame signal φf is at a low level, they become − | V4-V1 | and | V4-V3 |. The above combined drive voltage X-Y R, X-Y G, a liquid crystal panel 15 is driven for display by the X-Y B.
また、零バイアスタイミング信号ECがローレベルとな
る非表示期間T2では、セグメント駆動回路12からパルス
幅Q0に基づくセグメント信号Ymが零バイアス信号として
出力される。すなわち、フレーム信号φｆがハイレベル
の場合、コモン・セグメント間の合成駆動電圧Ｘ−YR,X
−YG,X−YBは、上記非表示期間T2において、パルス幅信
号Q0のパルス幅ｔに対応する時間だけ|V1|レベルに保持
され、残りの時間はV2レベルに保持される。一方、フレ
ーム信号φｆがローレベルの場合は、上記の場合に対し
て電圧レベルが反転してコモン・セグメント間に与えら
れる。上記のように非表示期間T2においては、零バイア
ス信号の時間幅ｔが上記パルス幅信号Q0に応じて可変制
御され、それに従って零バイアス電圧の実効値が変化す
る。この零バイアス電圧の実効値を可変することによ
り、温度変化に伴う視野角の変動が補償され、視野角が
常に一定に保たれる。Further, the zero bias timing signal EC non-display period comprising the low level T2, the segment signal Ym based from the segment driving circuit 12 to the pulse width Q 0 is output as the zero bias signal. That is, when the frame signal φf is at a high level, the combined drive voltages X−Y R , X
-Y G, X-Y B is in the non-display period T2, for a time corresponding to the pulse width t of the pulse width signal Q 0 | V1 | is held level and the remaining time is held at V2 level. On the other hand, when the frame signal φf is at a low level, the voltage level is inverted and applied between the common segments in the above case. In the non-display period T2, as described above, the time width t of the zero bias signal is variably controlled in response to the pulse width signal Q 0, it effective value of zero bias voltage is varied in accordance with. By varying the effective value of the zero bias voltage, the fluctuation of the viewing angle due to the temperature change is compensated, and the viewing angle is always kept constant.
［第２実施例］ 次に本発明の第２実施例について第７図ないし第９図
により説明する。この実施例は、第１図及び第２図にお
けるデータ制御回路11を第７図に示すように構成したも
のである。すなわち、この第７図に示す実施例では、第
２図に示したデータ制御回路11のA/D変換回路28,比較回
路29,カウンタ回路30に変えてA/D変換回路28Aを使用し
ている。上記A/D変換回路28Aは、入力信号を例えば３ビ
ットのデジタルデータDa〜Dcに変換するもので、その出
力データDa〜Dcが零バイアス制御データとしてアンド回
路24a〜24cに入力される。その他の構成は第２図に示し
たデータ制御回路11と同様の構成となっている。また、
表示制御回路13は、第９図のタイミングチャートに示す
ように零バイアスタイミング信号ECがローレベルとなる
画像信号の非表示期間T2において、サンプリングスター
トφSTの発生を停止し、セグメント駆動回路12のレジス
タ31にサンプリングパルスφsmが与えられないようにし
ている。すなわち、非表示期間T2では、データ制御回路
11からデータD1〜D3として与えられる零バイアス制御デ
ータDa〜Dcがレジスタ31にそのまま保持されるようにし
ている。Second Embodiment Next, a second embodiment of the present invention will be described with reference to FIGS. In this embodiment, the data control circuit 11 in FIGS. 1 and 2 is configured as shown in FIG. That is, in the embodiment shown in FIG. 7, the A / D conversion circuit 28, the comparison circuit 29, and the counter circuit 30 of the data control circuit 11 shown in FIG. I have. The A / D conversion circuit 28A converts an input signal into, for example, 3-bit digital data Da to Dc. The output data Da to Dc is input to the AND circuits 24a to 24c as zero bias control data. Other configurations are the same as those of the data control circuit 11 shown in FIG. Also,
The display control circuit 13, in the non-display period T2 of the image signal zero bias timing signal EC as shown in the timing chart of Figure 9 becomes a low level, to stop the generation of the sampling start phi ST, the segment drive circuit 12 The sampling pulse φsm is not supplied to the register 31. That is, in the non-display period T2, the data control circuit
Zero bias control data Da to Dc given as data D1 to D3 from 11 are held in the register 31 as they are.
上記の構成において、零バイアス制御データDa〜Dc
は、非表示期間T2における零バイアスの階調レベルを設
定するもので、サーミスタ26により検出された温度に応
じてA/D変換回路28Aより出力される。そして、上記のよ
うに設定された零バイアス制御データDa〜Dcは、第８図
のタイミングチャートに示すデータ出力制御信号VDOが
ローレベルとなる期間にアンド回路24a〜24cを介して取
出され、更にノア回路31a〜31c及びインバータ32a〜32c
を介してデータD1〜D3としてセグメント駆動回路12へ送
られる。In the above configuration, the zero bias control data Da to Dc
Sets the gray level of the zero bias in the non-display period T2, and is output from the A / D conversion circuit 28A according to the temperature detected by the thermistor 26. Then, the zero bias control data Da to Dc set as described above are taken out via the AND circuits 24a to 24c during a period when the data output control signal VDO shown in the timing chart of FIG. NOR circuits 31a to 31c and inverters 32a to 32c
To the segment drive circuit 12 as data D1 to D3.
セグメント駆動回路12では、D1〜D3として与えられる
零バイアス制御データDa〜Dcをレジスタ41にサンプリン
グパルスφsmに同期して読込む。その後、上記レジスタ
41へのサンプリングパルスφsmの入力が禁止されるの
で、上記レジスタ41に読込まれたデータは非表示期間T2
の間、そのまま保持される。そして、セグメント駆動回
路12は、レジスタ41に保持されたデータをラッチパルス
φＬに同期して読出し、そのデータに応じた階調信号を
繰返して作成し、セグメント駆動信号Ymを出力する。The segment drive circuit 12 reads the zero bias control data Da to Dc given as D1 to D3 into the register 41 in synchronization with the sampling pulse φsm. After that, the above register
Since the input of the sampling pulse φsm to 41 is prohibited, the data read into the register 41 is in the non-display period T2.
During this time. Then, the segment driver circuit 12 reads in synchronism with data held in the register 41 to the latch pulse phi L, prepared by repeating the tone signal corresponding to the data and outputs the segment driving signal Ym.
そして、上記セグメント駆動回路12から出力されるセ
グメント駆動信号Ym及びコモン駆動回路16から出力され
るコモン駆動信号Xnにより液晶パネル15が駆動される。
第９図におけるＸ−YR,X−YG,X−YBは、このときの液晶
パネル15に対するコモン・セグメント間の合成駆動電圧
波形を示したものである。この合成駆動電圧は、零バイ
アスタイミイング信号ECがローレベルとなる非表示期間
T2において、上記零バイアス制御データDa〜Dcにより設
定される階調波形となる。すなわち駆動電圧Ｘ−YR,X−
YG,X−YBは、ラッチパネルφＬが与えらえれる毎にその
時の指定階調に相当する時間ｔの間、|V1|または|V3|電
圧が選択され、その他は零バイアス電圧|V2|が選択され
る。上記のようにして各駆動電圧Ｘ−YR,X−YG,X−Y
Bは、非表示期間T2においてサーミスタ26の検出温度に
応じて選択電圧の時間幅が制御され、これにより温度が
変化しても視野角が一定に保持される。The liquid crystal panel 15 is driven by the segment drive signal Ym output from the segment drive circuit 12 and the common drive signal Xn output from the common drive circuit 16.
X-Y R , X-Y G , and X-Y B in FIG. 9 show the combined drive voltage waveform between the common segments for the liquid crystal panel 15 at this time. This combined drive voltage is applied during the non-display period when the zero bias timing signal EC is low.
At T2, the gradation waveform is set by the zero bias control data Da to Dc. That is, the driving voltages X−Y R , X−
Y G, X-Y B during the time t latching panel phi L corresponds to the specified gradation at that time for each is Ataerae, | V1 |, or | V3 | voltage is selected, the other is zero bias voltage | V2 | is selected. Each driving voltage in the above X-Y R, X-Y G, X-Y
In B , the time width of the selection voltage is controlled in accordance with the temperature detected by the thermistor 26 in the non-display period T2, whereby the viewing angle is kept constant even when the temperature changes.
なお、前記第１及び第２の実施例においては、零バイ
アス駆動の実効電圧値を帰線期間に駆動期間を増減する
ことで変化させているが、バックプレート期間に映像デ
ータの非表示期間を設けて零バイアス駆動を行なっても
良く、まて、零バイアス駆動の駆動電圧を増減すること
で実効電圧値を変化させてもよい。In the first and second embodiments, the effective voltage value of the zero bias driving is changed by increasing or decreasing the driving period during the retrace period, but the non-display period of the video data is changed during the back plate period. It may be provided to perform zero bias drive, or the effective voltage value may be changed by increasing or decreasing the drive voltage of zero bias drive.
さらに、前記第１及び第２の実施例においては、零バ
イアス駆動を直流で行なった例を示したが、交流駆動と
しても良いことはいうまでもない。Further, in the first and second embodiments, the example in which the zero bias drive is performed by DC has been described, but it is needless to say that AC drive may be performed.
［発明の効果］ 以上詳記したように本発明によれば、帰線期間等の映
像データ非表示期間において、零バイアス駆動（信号電
極と走査電極との電位を同じにしてバイアスを零にする
こと）される期間を温度に応じて可変制御することによ
って、液晶を駆動する実効電圧値を変化させ、液晶を良
好に駆動できる液晶表示装置を提供できる。[Effects of the Invention] As described in detail above, according to the present invention, in a non-display period of video data such as a blanking period, zero bias drive (the bias is made zero by making the potentials of the signal electrode and the scanning electrode the same). That is, by variably controlling the time period according to the temperature, the effective voltage value for driving the liquid crystal is changed, and a liquid crystal display device that can drive the liquid crystal satisfactorily can be provided.
第１図ないし第６図は本発明の第１実施例を示すもの
で、第１図は全体の回路構成を示すブロック図、第２図
はデータ制御回路の詳細を示す回路構成図、第３図はセ
グメント駆動回路の詳細を示すブロック図、第４図は液
晶駆動電圧発生回路のセグメント駆動電圧発生部の詳細
を示す回路図、第５図及び第６図は動作を説明するため
のタイミングチャート、第７図は本発明の第２実施例に
おけるデータ制御回路の構成を示す図、第８図及び第９
図は上記第２実施例の動作を説明するためのタイミング
チャート、第10図は従来の液晶パネル駆動回路を示す図
である。 11……データ制御回路、12……セグメント駆動回路、13
……表示制御回路、14……液晶駆動電圧発生回路、15…
…液晶パネル、16……コモン駆動回路、21……A/D変換
回路、22a〜22c……ゲート回路、26……サーミスタ、2
8,28A……A/D変換回路、29……比較回路、30……カウン
タ回路、41……レジスタ、42……ラッチ回路、43……パ
ルス幅変調回路、44……レベルシフタ、51a,51b,52a,52
b……ゲート回路。1 to 6 show a first embodiment of the present invention. FIG. 1 is a block diagram showing an entire circuit configuration, FIG. 2 is a circuit configuration diagram showing details of a data control circuit, and FIG. 4 is a block diagram showing details of a segment drive circuit, FIG. 4 is a circuit diagram showing details of a segment drive voltage generator of the liquid crystal drive voltage generator, and FIGS. 5 and 6 are timing charts for explaining the operation. , FIG. 7 is a diagram showing a configuration of a data control circuit according to a second embodiment of the present invention, and FIGS.
FIG. 10 is a timing chart for explaining the operation of the second embodiment, and FIG. 10 is a diagram showing a conventional liquid crystal panel drive circuit. 11 Data control circuit, 12 Segment drive circuit, 13
...... Display control circuit, 14 ... LCD drive voltage generation circuit, 15 ...
... LCD panel, 16 ... Common drive circuit, 21 ... A / D conversion circuit, 22a-22c ... Gate circuit, 26 ... Thermistor, 2
8,28A A / D conversion circuit, 29 Comparison circuit, 30 Counter circuit, 41 Register, 42 Latch circuit, 43 Pulse width modulation circuit, 44 Level shifter, 51a, 51b , 52a, 52
b ... Gate circuit.
Claims (1)
された液晶パネルを備え、画像信号の非表示期間に上記
液晶パネルを零バイアス駆動する液晶表示装置であっ
て、 温度を検知する温度検知手段と、 この手段により検知された温度に応じて上記非表示期間
中の零バイアス駆動される期間を可変制御することによ
り、上記液晶パネルへの実効電圧値を可変制御する手段
とを具備したことを特徴とする液晶表示装置。1. A liquid crystal display device comprising a liquid crystal panel in which signal electrodes and scanning electrodes are arranged in a matrix, wherein said liquid crystal panel is driven by a zero bias during a non-display period of an image signal. Means, and means for variably controlling an effective voltage value to the liquid crystal panel by variably controlling a zero bias driving period during the non-display period according to a temperature detected by the means. A liquid crystal display device characterized by the above-mentioned.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3930188A JP2650301B2 (en) | 1988-02-22 | 1988-02-22 | Liquid crystal display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3930188A JP2650301B2 (en) | 1988-02-22 | 1988-02-22 | Liquid crystal display |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01213624A JPH01213624A (en) | 1989-08-28 |
| JP2650301B2 true JP2650301B2 (en) | 1997-09-03 |
Family
ID=12549299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3930188A Expired - Lifetime JP2650301B2 (en) | 1988-02-22 | 1988-02-22 | Liquid crystal display |
Country Status (1)
| Country | Link |
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| JP (1) | JP2650301B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106652944A (en) * | 2016-12-23 | 2017-05-10 | 深圳市华星光电技术有限公司 | Driving architecture and liquid crystal display device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW510504U (en) | 1996-05-10 | 2002-11-11 | Citizen Watch Co Ltd | Liquid crystal optical valve |
| TW514847B (en) | 1998-03-10 | 2002-12-21 | Tanita Seisakusho Kk | LCD display with function of adjusting display density |
| JP4062256B2 (en) | 2004-01-05 | 2008-03-19 | セイコーエプソン株式会社 | Display driver and electronic device including display driver |
-
1988
- 1988-02-22 JP JP3930188A patent/JP2650301B2/en not_active Expired - Lifetime
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| CN106652944A (en) * | 2016-12-23 | 2017-05-10 | 深圳市华星光电技术有限公司 | Driving architecture and liquid crystal display device |
| CN106652944B (en) * | 2016-12-23 | 2018-11-02 | 深圳市华星光电技术有限公司 | A kind of driving framework and liquid crystal display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01213624A (en) | 1989-08-28 |
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