JP2650278B2 - Waveform shaping circuit - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、磁気テープ、磁気ディスク等のディジタル
信号を再生する磁気再生装置における再生波形の細化に
好適な波形整形回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a waveform shaping circuit suitable for thinning a reproduced waveform in a magnetic reproducing apparatus for reproducing a digital signal such as a magnetic tape or a magnetic disk.

［従来の技術］ コアとコイルとから成る磁気ヘッドで、矩形波のディ
ジタル信号を再生すれば、第３図（Ａ）に示すようなヘ
ッド再生出力を得ることができる。即ち、記録された矩
形波の前縁に対応して正ピーク波形が得られ、矩形波の
後縁に対応して負ピーク波形が得られる。従って、第３
図（Ａ）の正ピーク波形のピーク位置と負ピーク波形の
ピーク位置とを検出すれば、記録波形に対応する再生波
形を得ることができる。[Related Art] A head reproducing output as shown in FIG. 3A can be obtained by reproducing a rectangular wave digital signal with a magnetic head including a core and a coil. That is, a positive peak waveform is obtained corresponding to the leading edge of the recorded rectangular wave, and a negative peak waveform is obtained corresponding to the trailing edge of the rectangular wave. Therefore, the third
If the peak position of the positive peak waveform and the peak position of the negative peak waveform in FIG. 7A are detected, a reproduction waveform corresponding to the recording waveform can be obtained.

ところで、正ピーク波形と負ピーク波形との時間間隔
が短くなり、この間隔が波形の半値幅W2近くになると、
波形干渉の為にピークシフト、ピークレベル低下等の現
象が生じ、正確な再生データを得ることが困難になる。By the way, when the time interval between the positive peak waveform and the negative peak waveform becomes short, and this interval becomes close to the half width W2 of the waveform,
Phenomena such as peak shift and peak level reduction occur due to waveform interference, and it becomes difficult to obtain accurate reproduced data.

この種の問題を解決するために第４図に示す如き再生
波形修正回路を使用することがNTTの新居亨一他２名の
論文「余弦形等化器を用いた再生波形修正」（電子通信
学会技術研究報告MR76−13）に開示されている。この波
形修正回路は、再生波形の入力端子１を入力整合抵抗２
と遅延線３とを介して差動増幅器４の非反転入力端子に
接続し、且つ整合端５を利得調整抵抗６を介して反転入
力端子に接続することによって構成されている。この様
に構成すると、遅延線３の開放端からの反射信号と入力
端子との和が整合端５に得られる。この和の波形は非反
転入力端子の入力波形の両側の裾の部分を除去するため
に都合の良いものであり、差動増幅器４から細化パルス
を出力させることが可能になる。In order to solve this kind of problem, it is known to use a reproduced waveform correction circuit as shown in FIG. 4 by NTT Koichi Arai and two other papers, "Reproduced Waveform Correction Using Cosine Equalizer" (Electronic Communication It is disclosed in the technical research report of the academic society MR76-13). This waveform correction circuit connects an input terminal 1 of a reproduced waveform to an input matching resistor 2.
And the delay line 3 and the non-inverting input terminal of the differential amplifier 4, and the matching end 5 is connected to the inverting input terminal via a gain adjusting resistor 6. With this configuration, the sum of the signal reflected from the open end of the delay line 3 and the input terminal is obtained at the matching end 5. The waveform of this sum is convenient for removing the tails on both sides of the input waveform of the non-inverting input terminal, and enables the differential amplifier 4 to output a thinned pulse.

［発明が解決しようとする問題点］ しかしながら、遅延線を用いる方式には次の問題点が
ある。[Problems to be Solved by the Invention] However, the system using the delay line has the following problems.

（１） 遅延時間の調整が困難である。種々の遅延時間
を得るために複数のタップを設けることも考えられる
が、タップに接続される切換スィッチの容量の為に遅延
線における振幅・遅延時間特性にリプルが生じる。(1) It is difficult to adjust the delay time. Although it is conceivable to provide a plurality of taps in order to obtain various delay times, ripples occur in the amplitude / delay time characteristics of the delay line due to the capacity of the switching switch connected to the taps.

（２） 遅延線は高価である。(2) Delay lines are expensive.

（３） 温度及び湿度の変化による特性変化が生じる。(3) Characteristic changes occur due to changes in temperature and humidity.

従来の別の波形細化方法として第５図に示すように入
力信号P0の入力端子50に第１及び第２の遅延素子51、52
を接続し、第１の遅延素子51の出力信号P1から、入力端
子50に接続された第１の減衰インバータ53の出力信号P2
及び第２の遅延素子52に接続された第２の減衰インバー
タ54の出力信号P3を演算回路55において加算して細化さ
れた信号P4を得る方法がある。As another conventional waveform thinning method, first and second delay elements 51 and 52 are connected to an input terminal 50 of an input signal P0 as shown in FIG.
From the output signal P1 of the first delay element 51 to the output signal P2 of the first attenuating inverter 53 connected to the input terminal 50.
And a method of obtaining a fine signal P4 by adding the output signal P3 of the second attenuating inverter 54 connected to the second delay element 52 in the arithmetic circuit 55.

第６図は第５図の各部の波形を示すものであって、t0
時点を中心にして第６図（Ａ）の入力信号P0が与えら
れ、第１の減衰インバータ53からは第５図（Ｃ）に示す
ように入力信号P0に同期して第１の補正信号P2が得ら
れ、第１の遅延素子51から第６図（Ｂ）に示すように入
力信号P0を時間τだけ遅延した基本波形信号P1がt1を中
心にして得られ、第２の減衰インバータ54からは第６図
（Ｃ）に示すように入力信号P0よりも２τだけ遅延して
いる第２の補正信号P3が得られ、演算回路55からは第６
図（Ｄ）の出力信号P4が得られる。FIG. 6 shows waveforms at various points in FIG.
The input signal P0 shown in FIG. 6A is given around the time point, and the first correction signal P2 is synchronized with the input signal P0 from the first attenuation inverter 53 as shown in FIG. 5C. The basic waveform signal P1 obtained by delaying the input signal P0 by the time τ from the first delay element 51 as shown in FIG. As shown in FIG. 6 (C), a second correction signal P3 which is delayed by 2τ from the input signal P0 is obtained.
An output signal P4 shown in FIG.

しかし、第５図に示す回路では、第６図（Ｂ）に示す
基本波形信号P1及び第６図（Ｃ）に示す第２の補正信号
P3を入力信号P0に近接させて発生しなければならない。
このため遅延素子51、52として電荷転送素子を使用する
ことが実際上困難であった。即ち、既存の電荷転送素子
の段数は比較的大きな値に決定されている。電荷転送素
子の段数が多くても、これを高いクロックで駆動できれ
ば短い遅延時間を得ることが可能になるが、駆動可能な
クロック周波数にも限界がある。例えば希望遅延時間τ
が１μｓであり、これをテレビ（PAL）用1Hデイレイラ
イン用の340段の電荷転送素子で得ようとすると、クロ
ック周波数は340MHzでなければならない。しかし、この
ように高いクロック周波数で動作する電荷転送素子は入
手不可能である。なお、一般のテレビ用の電荷転送素子
のクロック周波数は13MHz程度である。However, in the circuit shown in FIG. 5, the basic waveform signal P1 shown in FIG. 6B and the second correction signal shown in FIG.
P3 must be generated close to the input signal P0.
Therefore, it is practically difficult to use charge transfer elements as the delay elements 51 and 52. That is, the number of stages of the existing charge transfer elements is determined to be a relatively large value. Even if the number of stages of the charge transfer element is large, if it can be driven with a high clock, a short delay time can be obtained, but there is a limit to the clock frequency that can be driven. For example, desired delay time τ
Is 1 μs, and if it is intended to obtain this with a 340-stage charge transfer element for a 1H delay line for a television (PAL), the clock frequency must be 340 MHz. However, a charge transfer device operating at such a high clock frequency is not available. The clock frequency of a general TV charge transfer element is about 13 MHz.

そこで、本発明の目的は、容易に入手することのでき
る電荷転送素子を使用して低コスト且つ容易に波形細化
を行なうことができる波形整形回路を提供することにあ
る。SUMMARY OF THE INVENTION It is an object of the present invention to provide a waveform shaping circuit that can easily reduce the waveform at low cost by using a charge transfer element that can be easily obtained.

［問題点を解決するための手段］ 上記目的を達成するための本発明は、入力端子に供給
されたピークを有する入力波形を細化するように整形す
るものであって、前記入力端子に結合された第１、第２
及び第３の電荷転送素子を含んでおり、且つ前記入力波
形の第１、第２、及び第３の遅延波形を出力するように
構成されている第１、第２及び第３の電荷転送遅延回路
と、前記第１、第２及び第３の電荷転送遅延回路に互い
に異なる周波数の第１、第２及び第３のクロック信号を
供給するものであって、前記第１、第２及び第３のクロ
ック信号の周波数が前記第２、第１及び第３の電荷転送
遅延回路の遅延時間をこの順に長くすることができるよ
うに決定され、且つ前記第１の電荷転送遅延回路の遅延
時間と前記第２の電荷転送遅延回路の遅延時間との差が
前記第１の遅延波形パルス幅よりも短い時間となるよう
に前記第１及び第２のクロック信号の周波数の差が決定
され、且つ前記第１の電荷転送遅延回路の遅延時間と前
記第３の電荷転送遅延回路の遅延時間との差が前記第１
の遅延波形パルス幅よりも短い時間となるように前記第
１及び第３のクロック信号の周波数の差が決定され、且
つ前記第１、第２及び第３のクロック信号の周波数を調
整することができるように構成されている可変周波数ク
ロック回路と、前記第１第２及び第３の電荷転送遅延回
路に接続されており、且つ前記第１の遅延波形の両裾の
部分を除去するように前記第１の遅延波形と前記第２及
び第３の遅延波形又は前記第２及び第３の遅延波形のレ
ベルを調整した波形との差に対応する出力波形を得るよ
うに構成された波形細化用演算回路とから成る波形整形
回路に係わるものである。Means for Solving the Problems According to the present invention for achieving the above object, an input waveform having a peak supplied to an input terminal is shaped so as to be narrowed, and the input waveform is coupled to the input terminal. First and second
First, second, and third charge transfer delays that include first and second charge transfer elements and are configured to output first, second, and third delay waveforms of the input waveform. And supplying first, second and third clock signals of different frequencies to the first, second and third charge transfer delay circuits, respectively, wherein the first, second and third clock signals are supplied to the first, second and third charge transfer delay circuits. Is determined so that the delay time of the second, first and third charge transfer delay circuits can be increased in this order, and the delay time of the first charge transfer delay circuit The difference between the frequencies of the first and second clock signals is determined so that the difference from the delay time of the second charge transfer delay circuit is shorter than the first delay waveform pulse width. Delay time of the first charge transfer delay circuit and the third charge transfer Wherein the difference between the delay time of the extension circuit first
The difference between the frequencies of the first and third clock signals is determined so that the time becomes shorter than the pulse width of the delayed waveform, and the frequencies of the first, second, and third clock signals are adjusted. A variable frequency clock circuit configured so as to be connected to the first and second charge transfer delay circuits, and removing both tails of the first delay waveform. A waveform thinning device configured to obtain an output waveform corresponding to a difference between a first delay waveform and the second and third delay waveforms or a waveform obtained by adjusting the level of the second and third delay waveforms. It relates to a waveform shaping circuit including an arithmetic circuit.

［本発明の作用及び効果］ 本発明は次の作用及び効果を有する。[Operation and Effect of the Present Invention] The present invention has the following operation and effect.

（イ） 第１、第２及び第３の電荷転送素子を設け、入
力波形を３段階に遅延させた第１、第２及び第３の遅延
波形を作り、波形細化のための演算回路には入力波形と
同相の波形を入力させないようにしているので、基本と
なる第１の遅延波形と補正用の第２及び第３の遅延波形
との微小の時間差を比較的段数の多い汎用の電荷転送素
子によって容易に得ることができる。(A) First, second, and third charge transfer elements are provided, and first, second, and third delayed waveforms in which an input waveform is delayed in three stages are generated, and the arithmetic circuit for waveform narrowing is provided. Is designed not to input a waveform in phase with the input waveform, so that a small time difference between the basic first delay waveform and the second and third delay waveforms for correction is reduced by a general-purpose charge having a relatively large number of stages. It can be easily obtained by a transfer element.

（ロ） 第１、第２及び第３の電荷転送遅延回路が互に
ことなる第１、第２及び第３のクロック信号で駆動され
ている。従って、第１第２及び第３の電荷転送遅延回路
が同一構成であっても異なる遅延時間を得ることができ
る。このため、第１、第２及び第３の電荷転送遅延回路
に同一構成のものを使用して波形整形回路の低コスト化
を達成することができる。(B) The first, second, and third charge transfer delay circuits are driven by different first, second, and third clock signals. Therefore, different delay times can be obtained even if the first, second, and third charge transfer delay circuits have the same configuration. For this reason, the cost reduction of the waveform shaping circuit can be achieved by using the same configuration as the first, second, and third charge transfer delay circuits.

（ハ） 可変周波数クロック回路で第１第２及び第３の
クロック信号の周波数を調整することによって第１、第
２第３の遅延波形の時間を調整することができるので、
波形細化の調整を容易且つ良好に達成することができ
る。(C) The time of the first, second and third delay waveforms can be adjusted by adjusting the frequencies of the first, second and third clock signals with the variable frequency clock circuit.
Adjustment of waveform thinning can be easily and satisfactorily achieved.

［実施例］ 次に、第１図〜第３図を参照して本発明の実施例に係
わるディジタル磁気記録再生装置について説明する。第
２図において、11はディジタル信号入力端子、12は波形
補正回路、13は記録増幅器、14は記録ヘッド、15は磁気
テープ、16は再生ヘッド、17は再生ヘッド16に接続され
た前置増幅器、18は波形を細化するための余弦等化回路
即ち波形整形回路、19は雑音除去用ローパスフィルタ、
20はピーク検出のための微分回路、21はピーク検出のた
めの電圧コンパレータ、22は出力端子である。Embodiment Next, a digital magnetic recording / reproducing apparatus according to an embodiment of the present invention will be described with reference to FIGS. In FIG. 2, 11 is a digital signal input terminal, 12 is a waveform correction circuit, 13 is a recording amplifier, 14 is a recording head, 15 is a magnetic tape, 16 is a reproducing head, and 17 is a preamplifier connected to the reproducing head 16. , 18 is a cosine equalizing circuit for narrowing the waveform, that is, a waveform shaping circuit, 19 is a low-pass filter for noise removal,
20 is a differentiating circuit for peak detection, 21 is a voltage comparator for peak detection, and 22 is an output terminal.

波形整形回路18は、第１図に示す如く、入力端子23に
ローパスフィルタ24を介して結合されたCCD（電荷結合
デバイス）から成る第１、第２及び第３のCCD遅延回路2
5、26、27を有する。第１、第２及び第３のCCD遅延回路
25、26、27は、シリコン基板上に酸化膜絶縁層を介して
多数の電極を配列させ、この電極を多相のクロックによ
って駆動することによって電荷（アナログ信号）を転送
する周知の構造のものであって、例えばソニー株式会社
のCCDのICであるCXL5003Pで構成することができる。な
お、このCCD遅延回路25、26、27は上記CXL5003Pの様なC
CDICの他に、入力結合コンデンサ、出力用トランジスタ
及び出力結合コンデンサ等を含む。各CCD遅延回路25、2
6、27のクロック端子には第１、第２及び第３のクロッ
クライン28、29、30によってクロック回路31が接続され
ている。なお、第１図ではCCD遅延回路25〜27において
電荷転送のために必要な多相のクロック信号は内部で形
成されている。クロック回路31は第１のクロックライン
28に第１の周波数f1の第１のクロック信号を出力し、第
２のクロックライン29には第１の周波数f1よりも低い第
２の周波数f2の第２のクロック信号を出力し、第３のク
ロックライン30には第１の周波数f1よりも高い第３の周
波数f3の第３のクロック信号を出力する。このクロック
回路31は可変周波数クロック発生器から成り、第１、第
２及び第３の周波数f1、f2、f3を調整することができる
ように形成されている。As shown in FIG. 1, the waveform shaping circuit 18 comprises first, second and third CCD delay circuits 2 comprising CCDs (charge coupled devices) coupled to an input terminal 23 via a low-pass filter 24.
5, 26, 27. First, second and third CCD delay circuits
25, 26, and 27 have a well-known structure in which a large number of electrodes are arranged on a silicon substrate via an oxide insulating layer, and charges (analog signals) are transferred by driving these electrodes with a multiphase clock. For example, it can be constituted by CXL5003P which is a CCD IC of Sony Corporation. Note that the CCD delay circuits 25, 26, 27
In addition to the CDIC, it includes an input coupling capacitor, an output transistor, an output coupling capacitor, and the like. Each CCD delay circuit 25, 2
A clock circuit 31 is connected to clock terminals 6 and 27 by first, second and third clock lines 28, 29 and 30. In FIG. 1, multi-phase clock signals necessary for charge transfer in the CCD delay circuits 25 to 27 are formed internally. The clock circuit 31 is a first clock line
A second clock signal having a second frequency f2 lower than the first frequency f1 is output to a second clock line 29, and a third clock signal having a second frequency f2 lower than the first frequency f1 is output to a second clock line 29. A third clock signal having a third frequency f3 higher than the first frequency f1 is output to the clock line 30 of FIG. The clock circuit 31 comprises a variable frequency clock generator, and is formed so that the first, second, and third frequencies f1, f2, and f3 can be adjusted.

第１のCCD遅延回路25の出力端子は入力抵抗32を介し
て演算増幅器（差動増幅器）33の反転入力端子に接続さ
れている。第２のCCD遅延回路26の出力端子及び第３のC
CD遅延回路27の出力端子は加算回路34の抵抗35、36に接
続されている。なお、第２及び第３のCCD遅延回路26、2
7から得られる第２及び第３の遅延波形のレベルの比率
を調整するために、抵抗36は可変抵抗から成る。加算回
路34の出力端子はレベル調整抵抗37を介して演算増幅器
33の非反転入力端子に接続されている。38は帰還抵抗で
あり、演算増幅器33の出力端子と反転入力端子との間に
接続されている。演算増幅器33に接続された入力端子39
は波形細化出力を送出するものである。An output terminal of the first CCD delay circuit 25 is connected via an input resistor 32 to an inverting input terminal of an operational amplifier (differential amplifier) 33. The output terminal of the second CCD delay circuit 26 and the third C
The output terminal of the CD delay circuit 27 is connected to the resistors 35 and 36 of the adder circuit 34. The second and third CCD delay circuits 26, 2
To adjust the ratio of the levels of the second and third delay waveforms obtained from 7, the resistor 36 comprises a variable resistor. The output terminal of the adder circuit 34 is an operational amplifier via a level adjustment resistor 37.
Connected to 33 non-inverting input terminals. 38 is a feedback resistor, which is connected between the output terminal of the operational amplifier 33 and the inverting input terminal. Input terminal 39 connected to operational amplifier 33
Is for sending a waveform thinning output.

次に、第３図を参照して第１図の回路の動作を説明す
る。入力端子23には第３図（Ａ）に示す再生波形が入力
する。即ち、記録矩形波の前縁に対応する正ピークを有
する波形と後縁に対応する負ピークを有する波形とが入
力する。勿論正ピーク波形と負ピーク波形とが相互に更
に接近していることもある。第３図（Ａ）では波形のパ
ルス幅がW1、ピークの半値の所のパルス幅がW2で示され
ている。第３図（Ａ）の入力波形は雑音除去のローパス
フィルタ24を通って各CCD遅延回路25、26、27に入力す
る。CCD遅延回路25、26、27のクロック信号の周波数f
1、f2、f3は、f2＜f1＜f3に設定されているので、第３
図（Ｃ）に示す如く第１のCCD遅延回路25の出力波形は
第３図（Ａ）の原波形を基準にして第１の遅延時間T1後
に得られ、第２のCCD遅延回路26の出力波形は第３図
（Ｂ）に示す如く第１の遅延時間T1よりも短い第２の遅
延時間T2後に得られ、第３のCCD遅延回路27の出力波形
は第３図（Ｄ）に示す如く第１の遅延時間T1よりも長い
第３の遅延時間T3後に得られる。第１の遅延時間T1と第
２の遅延時間T2との差及び第１の遅延時間T1と第３の遅
延時間T3との差は共に同一のτに設定されている。この
時間差τは、第３図（Ｃ）の遅延波形の裾の部分を第３
図（Ｂ）（Ｄ）の第２及び第３の遅延波形に基づいて取
り除くために、第３図（Ａ）及び（Ｃ）の波形の幅W1よ
りも短く設定されている。なお、クロック回路31は周波
数f1、f2、f3の値を調整することができるように形成さ
れているので、第３図（Ａ）の原波形が非対称の場合に
は、f1−f2とf3−f1とに差をつけて、整形後の波形を対
称にすることができる。Next, the operation of the circuit of FIG. 1 will be described with reference to FIG. The input terminal 23 receives the reproduced waveform shown in FIG. That is, a waveform having a positive peak corresponding to the leading edge of the recording rectangular wave and a waveform having a negative peak corresponding to the trailing edge are input. Of course, the positive peak waveform and the negative peak waveform may be closer to each other. In FIG. 3A, the pulse width of the waveform is indicated by W1, and the pulse width at the peak half value is indicated by W2. The input waveform shown in FIG. 3A is input to each of the CCD delay circuits 25, 26 and 27 through a low-pass filter 24 for removing noise. Frequency f of clock signal of CCD delay circuits 25, 26, 27
Since f1, f2 and f3 are set so that f2 <f1 <f3, the third
As shown in FIG. 3C, the output waveform of the first CCD delay circuit 25 is obtained after a first delay time T1 with reference to the original waveform of FIG. The waveform is obtained after a second delay time T2 shorter than the first delay time T1 as shown in FIG. 3 (B), and the output waveform of the third CCD delay circuit 27 is as shown in FIG. 3 (D). It is obtained after a third delay time T3 longer than the first delay time T1. The difference between the first delay time T1 and the second delay time T2 and the difference between the first delay time T1 and the third delay time T3 are both set to the same τ. This time difference τ is obtained by dividing the skirt portion of the delay waveform in FIG.
In order to remove based on the second and third delay waveforms of FIGS. 3B and 3D, the width is set shorter than the width W1 of the waveforms of FIGS. 3A and 3C. Since the clock circuit 31 is formed so that the values of the frequencies f1, f2, and f3 can be adjusted, if the original waveform in FIG. 3A is asymmetric, f1−f2 and f3− By making a difference from f1, the waveform after shaping can be made symmetric.

第２及び第３のCCD遅延回路26、27から得られる第３
図（Ｂ）（Ｄ）の第２及び第３の遅延波形を加算し、レ
ベル調整することによって第３図（Ｅ）に示す補償波形
を形成する。演算増幅器33にて第３図（Ｃ）の第１の遅
延波形から第３図（Ｅ）の補償波形を減算すると、第３
図（Ｆ）に示す細化波形（修正波形）を出力端子39に得
ることができる。第３図（Ｆ）の波形は第３図（Ｃ）の
波形の両裾の部分を取り除いた波形であるので、ピーク
の半値（0.5）における幅W3が第３図（Ａ）の原波形の
半値幅W2よりも大幅に小さくなる。なお、第３図（Ｆ）
の波形は第３図（Ａ）の波形と比べて位相反転されたも
のであるが、ピーク情報は第３図（Ａ）と同様に得るこ
とができる。この様にパルスが細化されると、正ピーク
を有する波形と負ピークを有する波形との干渉が少なく
なり、ピークシフト、ピークレベル低下等の現象を防ぐ
ことができ、高密度記録の再生が可能になる。The third obtained from the second and third CCD delay circuits 26 and 27
The compensation waveform shown in FIG. 3 (E) is formed by adding the second and third delay waveforms in FIGS. 3 (B) and 3 (D) and adjusting the level. When the compensation waveform of FIG. 3E is subtracted from the first delay waveform of FIG.
A thinned waveform (corrected waveform) shown in FIG. Since the waveform of FIG. 3 (F) is a waveform in which both tails of the waveform of FIG. 3 (C) are removed, the width W3 at the half value (0.5) of the peak is equal to that of the original waveform of FIG. 3 (A). It is much smaller than the half width W2. FIG. 3 (F)
The waveform of (a) is a phase inverted from that of the waveform of FIG. 3 (A), but the peak information can be obtained in the same manner as in FIG. 3 (A). When the pulse is narrowed in this way, interference between the waveform having a positive peak and the waveform having a negative peak is reduced, and phenomena such as a peak shift and a decrease in a peak level can be prevented. Will be possible.

［変形例］ 本発明は上述の実施例に限定されるものでなく、例え
ば次の変形が可能なものである。[Modifications] The present invention is not limited to the above-described embodiment, and for example, the following modifications are possible.

（１） 磁気抵抗効果型再生ヘッド（MRヘッド）や誘導
型薄膜ヘッドの様に対称な再生出力波形を得ることがで
きないものにおいては、抵抗35、36の値に差を持たせる
こと、又は第２及び第３のクロック周波数f2、f3を変化
させることによって原波形から除去する量に差を付けて
もよい。(1) In the case where a symmetrical reproduction output waveform cannot be obtained, such as a magnetoresistive effect reproducing head (MR head) or an inductive type thin film head, the values of the resistors 35 and 36 should be different, or By changing the second and third clock frequencies f2 and f3, the amount removed from the original waveform may be made different.

（２） 加算回路34と演算増幅器33の代りに、２つの演
算増幅器を継続接続し、初段の演算増幅器で第３図
（Ｃ）の第１の遅延波形から第３図（Ｂ）の第２の遅延
波形（又は第３図（Ｄ）の第３の遅延波形）のレベル調
整したものを減算し、後段の演算増幅器で第３の遅延波
形（又は第２の遅延波形）のレベル調整したものを減算
するようにしてもよい。(2) Instead of the adder circuit 34 and the operational amplifier 33, two operational amplifiers are continuously connected, and the first stage operational amplifier converts the first delay waveform of FIG. 3 (C) to the second delayed waveform of FIG. 3 (B). Of which the level of the delayed waveform (or the third delayed waveform of FIG. 3 (D)) is subtracted and the level of the third delayed waveform (or the second delayed waveform) is adjusted by an operational amplifier at the subsequent stage May be subtracted.

（３） CCD遅延回路25、26、27の代りにBBD（バケット
ブリゲード素子）や表面電荷トランジスタ等の電荷転送
デバイスの遅延回路としてもよい。(3) Instead of the CCD delay circuits 25, 26, and 27, a delay circuit for a charge transfer device such as a BBD (bucket brigade element) or a surface charge transistor may be used.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の実施例に係わる波形整形回路を示す回
路図、 第２図は第１図の波形整形回路を含むディジタル磁気記
録再生装置を示すブロック図、 第３図は第１図のＡ〜Ｆ点の波形図である。 第４図は従来の波形整形回路を示す回路図である。 第５図は別の従来の波形整形回路を示す回路図である。 第６図は第５図の各部の状態を示す波形図である。 16……再生ヘッド、18……波形整形回路、25……第１の
CCD遅延回路、26……第２のCCD遅延回路、27……第３の
CCD遅延回路、31……クロック回路、33……演算増幅
器、34……加算回路。FIG. 1 is a circuit diagram showing a waveform shaping circuit according to an embodiment of the present invention, FIG. 2 is a block diagram showing a digital magnetic recording / reproducing apparatus including the waveform shaping circuit of FIG. 1, and FIG. It is a wave form diagram of point AF. FIG. 4 is a circuit diagram showing a conventional waveform shaping circuit. FIG. 5 is a circuit diagram showing another conventional waveform shaping circuit. FIG. 6 is a waveform diagram showing the state of each part in FIG. 16: playback head, 18: waveform shaping circuit, 25: first
CCD delay circuit, 26 ... second CCD delay circuit, 27 ... third
CCD delay circuit, 31 clock circuit, 33 operational amplifier, 34 addition circuit.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】入力端子に供給されたピークを有する入力
波形を細化するように整形するものであって、 前記入力端子に結合された第１、第２及び第３の電荷転
送素子を含んでおり、且つ前記入力波形の第１、第２、
及び第３の遅延波形を出力するように構成されている第
１、第２及び第３の電荷転送遅延回路と、 前記第１、第２及び第３の電荷転送遅延回路に互いに異
なる周波数の第１、第２及び第３のクロック信号を供給
するものであって、前記第１、第２及び第３のクロック
信号の周波数が前記第２、第１及び第３の電荷転送遅延
回路の遅延時間をこの順に長くすることができるように
決定され、且つ前記第１の電荷転送遅延回路の遅延時間
と前記第２の電荷転送遅延回路の遅延時間との差が前記
第１の遅延波形パルス幅よりも短い時間となるように前
記第１及び第２のクロック信号の周波数の差が決定さ
れ、且つ前記第１の電荷転送遅延回路の遅延時間と前記
第３の電荷転送遅延回路の遅延時間との差が前記第１の
遅延波形パルス幅よりも短い時間となるように前記第１
及び第３のクロック信号の周波数の差が決定され、且つ
前記第１、第２及び第３のクロック信号の周波数を調整
することができるように構成されている可変周波数クロ
ック回路と、 前記第１、第２及び第３の電荷転送遅延回路に接続され
ており、且つ前記第１の遅延波形の両裾の部分を除去す
るように前記第１の遅延波形と前記第２及び第３の遅延
波形又は前記第２及び第３の遅延波形のレベルを調整し
た波形との差に対応する出力波形を得るように構成され
た波形細化用演算回路と から成る波形整形回路。An input waveform having a peak supplied to an input terminal is shaped so as to be narrowed, and includes first, second, and third charge transfer elements coupled to the input terminal. And the first, second,
A first, a second, and a third charge transfer delay circuit configured to output the first and second delay waveforms; A first, a second, and a third clock signal, wherein the frequency of the first, second, and third clock signals is the delay time of the second, first, and third charge transfer delay circuits In this order, and the difference between the delay time of the first charge transfer delay circuit and the delay time of the second charge transfer delay circuit is greater than the first delay waveform pulse width. The difference between the frequencies of the first and second clock signals is also determined to be shorter, and the difference between the delay time of the first charge transfer delay circuit and the delay time of the third charge transfer delay circuit is determined. Time during which the difference is shorter than the first delayed waveform pulse width So that the first
A variable frequency clock circuit configured to determine a difference between the frequencies of the first and second clock signals and adjust the frequencies of the first, second, and third clock signals; , The first delay waveform and the second and third delay waveforms so as to remove both tails of the first delay waveform. A waveform shaping circuit which is configured to obtain an output waveform corresponding to a difference between the second and third delayed waveforms and the adjusted waveform.