JP2647384B2 - PLL circuit - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、入力信号と位相同期した信号を得るための
PLL（Phase locked loop）回路に関し、特に温度変化に
対して安定な発振出力を得るようにしたPLL回路に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a method for obtaining a signal synchronized in phase with an input signal.
The present invention relates to a PLL (Phase Locked Loop) circuit, and more particularly to a PLL circuit that obtains a stable oscillation output with respect to a temperature change.
［従来の技術］ 従来、例えばアナログ方式のPLL回路が提案されてい
る。[Prior Art] Conventionally, for example, an analog PLL circuit has been proposed.
［発明が解決しようとする問題点］ しかしながら、このアナログ方式のPLL回路は、特に
温度に対して不安定であった。以下この点に関して図面
を用いて説明する。[Problems to be Solved by the Invention] However, this analog type PLL circuit is particularly unstable with respect to temperature. Hereinafter, this point will be described with reference to the drawings.
第４図は従来のPLL回路の一般的な構成を示す図であ
る。第４図において、１はモノマルチバイブレータ（M
M）、２はハイレベル（VH），ローレベル（VL）および
中間レベル（VM）の３つのレベルを出力可能な位相比較
器（PD）、３は電圧制御発振器（VCO）４は入力周波数
を1/nに分周する分周器、および５は外部入力矩形波信
号が入力される入力端子である。FIG. 4 is a diagram showing a general configuration of a conventional PLL circuit. In FIG. 4, 1 is a mono-multi vibrator (M
M), 2 is a phase comparator (PD) that can output three levels of high level (V H ), low level (V L ) and intermediate level (V M ), 3 is a voltage controlled oscillator (VCO) 4 A frequency divider that divides the input frequency by 1 / n, and 5 is an input terminal to which an external input rectangular wave signal is input.
第５図は第４図の（ａ）〜（ｄ）で示す各部の波形を
示すタイミングチャートであり、以下第５図を参照して
第４図の回路動作を説明する。FIG. 5 is a timing chart showing the waveforms of the respective parts shown in FIGS. 4 (a) to (d). The circuit operation of FIG. 4 will be described below with reference to FIG.
外部入力矩形信号（ａ）は端子５より入力され、MM1
に印加される。MM1はパルス幅がTWの基準信号（ｂ）をP
D2の一方入力端に供給する。The external input rectangular signal (a) is input from terminal 5 and MM1
Is applied to MM1 is a reference signal (b) of the pulse width T W P
Supply to one input terminal of D2.
PD2の他方入力端（比較入力端）にはVCO3の発振出力
を1/nにカウントダウンした分周器４の出力信号（ｃ）
が比較信号として入力され、このPD2において位相比較
が行われる。The output signal (c) of the frequency divider 4 obtained by counting down the oscillation output of VCO3 to 1 / n at the other input terminal (comparison input terminal) of PD2.
Is input as a comparison signal, and the PD2 performs a phase comparison.
PD2の出力信号（ｄ）は直接VCO3に送られ、VCO3はPD2
からの３種の出力レベルVL,VMおよびVHに応じてそれぞ
れFL,FMおよびFHなる３種類の周波数を発振する。発振
出力は1/n分周器４に供給され、ここで1/nに分周された
後、PD2の比較入力端に供給され、かくして閉ループを
形成する。The output signal (d) of PD2 is sent directly to VCO3, and VCO3 is
Three output levels from V L, respectively F L, oscillates F M and F H becomes three frequency according to V M and V H. The oscillation output is supplied to a 1 / n divider 4, where it is divided by 1 / n and then supplied to the comparison input of PD2, thus forming a closed loop.
このような従来PLL回路は、閉ループ内にループフィ
ルタであるローパスフィルタがないため、高速応答性に
すぐれているという特長があった。しかし、例えばスチ
ルビデオ（SV）再生器等でこの方式のPLL回路を使用す
る場合には、外部入力信号の周波数fTを15.734kHz（テ
レビジョン信号の水平同期周波数）とすると、1/fT（fT
＝15.734kHzのとき63.556μｓ）に対して基準入力信号
（ｂ）であるTWの時間幅をあまり大きくとれないという
欠点があった。Such a conventional PLL circuit has an advantage of being excellent in high-speed response because there is no low-pass filter which is a loop filter in a closed loop. However, for example, when using the PLL circuit of this type in still video (SV) regenerator or the like, when the frequency f T of the external input signal and 15.734 kHz (horizontal synchronizing frequency of the television signal), 1 / f T (F T
= A time width of T W is the reference input signal (b) with respect to 63.556Myuesu) when 15.734kHz has a drawback that not get too large.
このことは、VCO3に供給されるPD2の３種の出力レベ
ルVL,VMおよびVHのなかで、VMの期間TMが長くなり、そ
の結果、VCO3の３種の周波数FL,FMおよびFHのなかで
は、FMの期間が長くなることを意味する。すなわち、こ
の期間（FMの期間）はフリーラン期間となるので、VCO3
のフリーラン期間中の周波数FMが温度により影響を受
け、PLL回路の温度変化に対する不安定性を増し、PLL回
路のロックレンジが狭くなるという欠点があった。すな
わち、VCO3の入力信号である信号（ｄ）は、例えばPD2
のフリーラン期間の出力電圧VMが正の温度係数をもち、
VH,VLが温度による影響を受けないとすると、第６図に
示すように、常温では（ａ）、高温側で（ｂ）、低温側
で（ｃ）のような波形になり、（ｂ）の場合、フリーラ
ン周波数FMの制御電圧VMとハイレベル周波数FHの制御電
圧VHとの差が小さくなり、ハイレベル側での周波数引込
み範囲が狭くなる。また、（ｃ）の場合、（ｂ）とは逆
であり、ローレベル周波数FLの制御電圧VLとの差が小さ
くなり、ローレベル側での周波数引込み範囲が狭くな
る。This output level V L of the three PD2 supplied to VCO3, among the V M and V H, the period T M of V M is increased, as a result, the three VCO3 frequency F L, among F M and F H, which means that the period of F M becomes long. In other words, (the period of F M) during this period because the free-running period, VCO3
Free receiving frequency F M during the run period affected by temperature, increasing the instability with respect to the temperature change of the PLL circuit, there is a disadvantage that the lock range of the PLL circuit is narrowed. That is, the signal (d) which is the input signal of the VCO3 is, for example, PD2
The output voltage V M during the free-run period has a positive temperature coefficient,
Assuming that V H and V L are not affected by temperature, as shown in FIG. 6, the waveforms are as shown in FIG. 6A at normal temperature, (b) at the high temperature side, and (c) at the low temperature side. for b), the difference between the control voltage V H of the control voltage V M and the high level frequency F H of the free-running frequency F M is reduced, the frequency pull-in range in the high-level side is narrowed. Further, In the case of (c), is contrary to the (b), the difference between the control voltage V L of the low level frequency F L is small, the frequency pull-in range at low level side is narrowed.
本発明は、上述のような従来PLL回路における高速応
答性という特長を残したままで温度に対する不安定性を
解消して、高速応答が可能で、かつ温度に対して高い安
転性を有するPLL回路を提供することを目的とする。The present invention eliminates the instability with respect to temperature while maintaining the above-described characteristics of the conventional PLL circuit such as high-speed response, and realizes a PLL circuit capable of high-speed response and having high stability against temperature. The purpose is to provide.
［問題点を解決するための手段］ 本発明は、入力端に入力された電圧に応じて発振周波
数を変化させる電圧制御発振器と、該電圧制御発振器の
出力に基づく信号と基準周波数信号とを位相比較し、比
較結果を示す出力電圧を前記電圧制御発振器の入力端に
直接入力する位相比較器と、前記電圧制御発振器の出力
に基づく信号の周波数に応じて変化する電圧を積分回路
およびクランプダイオードを介して前記電圧制御発振器
の入力端に負帰還する手段とを具えたことを特徴とす
る。[Means for Solving the Problems] The present invention provides a voltage-controlled oscillator that changes an oscillation frequency in accordance with a voltage input to an input terminal, and a phase-shifting operation between a signal based on an output of the voltage-controlled oscillator and a reference frequency signal. A phase comparator that compares and outputs an output voltage indicating the comparison result directly to an input terminal of the voltage-controlled oscillator, and a voltage that changes according to the frequency of a signal based on the output of the voltage-controlled oscillator includes an integrating circuit and a clamp diode. Means for negatively feeding back to the input terminal of the voltage-controlled oscillator via the control circuit.
［作 用］ 本発明によれば、PLL回路の閉ループ内の電圧制御発
振器の出力に基づく信号の周波数に応じて変化する電圧
を当該発振器の入力端に負帰還する。[Operation] According to the present invention, a voltage that changes according to the frequency of a signal based on the output of a voltage-controlled oscillator in a closed loop of a PLL circuit is negatively fed back to the input terminal of the oscillator.
［実施例］ 第１図は本発明の実施例を示すブロック図であり、第
３図に基準信号（ｂ）と比較信号（ｃ）の位相差に応じ
て３種類のレベルの出力信号（ｄ）を出力するPD2の具
体的回路例を示す。FIG. 1 is a block diagram showing an embodiment of the present invention. FIG. 3 shows an output signal (d) having three levels according to the phase difference between a reference signal (b) and a comparison signal (c). 2) shows a specific circuit example of the PD2 that outputs ()).
第１図において、１はモノマルチバイブレータ（M
M）、２はハイレベル（VH），ローレベル（VL）および
中間レベル（VM）の３つのレベルを出力可能な位相比較
器（PD）、３はVCO、４は入力周波数を1/nに分周する分
周器、および５は外部入力矩形波信号が入力される入力
端子である。６はVCO3のフリーラン周波数の決定および
フリーラン周波数の温度補償を行うための定電圧回路で
あり、７はVCO3に温度変化に対応する負帰還をかける電
圧制御回路である。In FIG. 1, 1 is a mono-multi vibrator (M
M), 2 is a phase comparator (PD) capable of outputting three levels of a high level (V H ), low level (V L ) and intermediate level (V M ), 3 is a VCO, and 4 is an input frequency of 1 A frequency divider for dividing the frequency to / n, and an input terminal 5 to which an external input rectangular wave signal is input. Reference numeral 6 denotes a constant voltage circuit for determining the free-run frequency of the VCO 3 and performing temperature compensation for the free-run frequency. Reference numeral 7 denotes a voltage control circuit for applying a negative feedback to the VCO 3 corresponding to a temperature change.
まず、第１図において、いま、VCO3がある負の温度係
数をもっていたとすると、それを補償するために定電圧
回路６の温度係数を以下に示すようにして定める。First, in FIG. 1, assuming that VCO3 has a certain negative temperature coefficient, the temperature coefficient of the constant voltage circuit 6 is determined as shown below to compensate for it.
すなわち、トランジスタQ2にI1という電流を設定する
と、VCO3の入力信号（ｄ）のDCレベルV3は、 V3＝Vref1−VBE2−R1・I1 … I1＝（Vref2−VBE3）/R2 … ，より V3＝Vref1−VBE2−（Vref2−VBE3）R1/R2 VBE2≒VBE3＝VBE V3＝Vref1−VBE−（Vref−VBE）R1/R2 で表わされ、V3の温度係数は、 となり、R1,R2の比で任意に設定できる。That is, by setting the current of I 1 to the transistor Q 2, DC level V 3 of the input signal (d) of the VCO3 is, V 3 = V ref1 -V BE2 -R 1 · I 1 ... I 1 = (V ref2 - V BE3 ) / R 2 …, V 3 = V ref1 −V BE2 − (V ref2 −V BE3 ) R 1 / R 2 V BE2 ≒ V BE3 = V BE V 3 = V ref1 −V BE − (V ref −V BE ) expressed as R 1 / R 2 , and the temperature coefficient of V 3 is And can be set arbitrarily by the ratio of R 1 and R 2 .
［Vref1:トランジスタQ1のベース基準電圧 Vref2:トランジスタQ2のベース基準電圧 VBE2:トランジスタQ1のベース・エミッタ間電圧 VBE3:トランジスタQ2のベース・エミッタ間電圧］ 従って、VCO3の温度補償をするために定電圧回路６の
温度係数を正に設定する。なお、PD2のVMは定電圧回路
６の温度係数によりレベルシフトする。[V ref1: base reference voltage of the transistor Q 1 V ref2: base reference voltage of the transistor Q 2 V BE2: Voltage between the base and emitter of the transistor Q 1 V BE3: base-emitter voltage of the transistor Q 2] Thus, the VCO3 The temperature coefficient of the constant voltage circuit 6 is set to be positive in order to perform temperature compensation. Incidentally, V M of the PD2 is level-shifted by the temperature coefficient of the constant voltage circuit 6.
電圧制御回路７は、1/n分周器４の出力信号（ｆ）を
モノマルチバイブレータ（MM）71により一定幅のパルス
に変換し、積分回路（C1およびR3からなる）により積分
して、差動アンプ72の反転入力端に入力する。同アンプ
72の非反転入力端には基準電圧Vrefを加える。同アンプ
72の出力信号をクランプダイオードD1,D2の一方の共通
端子（ｅ）に加え、同クランプダイオードD1,D2の他方
の共通端子をVCO3の入力端に接続する。このようにする
ことにより、出力信号（ｄ）のDCレベル（VCO3の入力電
圧レベル）と端子（ｅ）のDCレベルとをアンプ72の出力
に応じて同様に変化させることができる。すなわち、電
圧制御回路７による負帰還により、クランプダイオード
D1,D2を介して、VH,VLを決定することができる。Voltage control circuit 7, 1 / n frequency divider 4 of the output signal (f) is converted into a pulse of predetermined width by a monostable multivibrator (MM) 71, integrated by the integration circuit (consisting of C 1 and R 3) And input to the inverting input terminal of the differential amplifier 72. The same amplifier
A reference voltage Vref is applied to the non-inverting input terminal 72. The same amplifier
Adding an output signal of 72 to one common terminal of the clamping diode D 1, D 2 (e) , connecting the other common terminal of the clamping diode D 1, D 2 to the input terminal of the VCO 3. By doing so, the DC level of the output signal (d) (the input voltage level of VCO3) and the DC level of the terminal (e) can be similarly changed according to the output of the amplifier 72. That is, the negative feedback by the voltage control circuit 7 causes the clamp diode
V H and V L can be determined via D 1 and D 2 .
なお、ここで、負帰還回路内の積分回路（C1,R3）の
時定数を、PD2からVCO3および1/n分周器４を介して、PD
2に戻る応答速度よりも、十分に遅い値にすることによ
り、VHおよびVLは除々に変化する。この積分回路の効果
により、VMはVH（またはVL）と同じ電圧になることはな
い。Here, the time constant of the integrating circuit (C1, R3) in the negative feedback circuit is converted from PD2 through VCO3 and 1 / n frequency divider 4 to PD
By making the value sufficiently slower than the response speed returning to 2, V H and V L gradually change. By the effect of the integrating circuit, V M does not become the same voltage as the V H (or V L).
例えば、いま、VCO3の入力波形（信号（ｄ））が第６
図（ｂ）の状態（高温）であるとすると、フリーラン周
波数FMの制御電圧VMは正の温度係数をもつので、VMとハ
イレベル周波数FHの制御電圧VHとの差が小さくなる（ハ
イレベル側での周波数引込み範囲が狭くなる）。そのた
め、VCO3の出力周波数は常温の場合（第６図（ａ）の状
態）よりも低くなるため、1/n分周器４の出力信号
（ｆ）の周期は長くなる。その出力（ｆ）をMM71により
一定幅電圧の信号に変換し、積分回路（C1,R3）で積分
する。その積分出力は積分回路の時定数により徐々に低
くなり、クランプダイオードD1,D2を介してVCO3の入力
電圧（DC）レベルを高くする方向に動く。すなわち、
VH,VLが高くなる。さらにVH,VLが高くなり過ぎたため
に、VCO3の出力周波数が所望の値より高くなると、1/n
分周器４の出力信号（ｆ）の周期は短くなる。その結
果、VCO3の入力波形（ｄ）は第２図（ｂ）のようにな
り、フリーラン周波数FMの制御電圧VM1とハイレベル周
波数FHの制御電圧VH1との差を常温の場合（第２図
（ａ））と等しくする。ただし、VMとVM1とは同電位で
はない（VM＜VM1）。For example, now, the input waveform (signal (d)) of VCO3 is the sixth
When a diagram (b) the state of (high temperature), since the control voltage V M of the free-running frequency F M having a positive temperature coefficient, the difference between the control voltage V H of the V M and high level frequency F H is (The frequency pull-in range on the high level side becomes narrower). Therefore, since the output frequency of the VCO 3 becomes lower than that at normal temperature (the state of FIG. 6A), the cycle of the output signal (f) of the 1 / n frequency divider 4 becomes longer. The output (f) is converted into a signal of a constant width voltage by the MM71, and is integrated by the integration circuit (C 1 , R 3 ). The integration output gradually decreases due to the time constant of the integration circuit, and moves in the direction of increasing the input voltage (DC) level of the VCO 3 via the clamp diodes D 1 and D 2 . That is,
V H and V L increase. Further, when the output frequency of VCO3 becomes higher than a desired value because VH and VL become too high, 1 / n
The cycle of the output signal (f) of the frequency divider 4 becomes shorter. As a result, VCO 3 of the input waveform (d) are now of FIG. 2 (b), when the difference between the control voltage V H1 of the free-run frequency F M control voltage V M1 and the high-level frequency F H of the cold (FIG. 2A). However, it is not at the same potential as the V M and V M1 (V M <V M1 ).
また、VCO3の入力波形が逆に第６図（ｃ）の場合（低
温）は、フリーラン周波数FMの制御電圧VMとローレベル
周波数FLの制御電圧VLとの差が小さくなるので、VCO3の
出力周波数は常温の場合より高くなり、1/n分周器４の
出力信号（ｆ）の周期は短くなる。そのため、積分回路
の出力電圧はVrefより徐々に高くなる方向に動き、差動
アンプ72の出力はVCO3の入力DCレベルを低くする方向に
動く。その結果、フリーラン周波数FMの制御電圧VM2と
ロールブル周波数FLの制御電圧VL2との差を常温の場合
（第２図（ａ））と等しくする。ただし、VMとVM2とは
同電位ではない（VM＞VM2）。Also, in the case of FIG. 6 (c) conversely input waveform VCO 3 (low temperature) is, the difference between the control voltage V L of the control voltage V M and the low level frequency F L of the free-running frequency F M is reduced , VCO3 become higher than at room temperature, and the period of the output signal (f) of the 1 / n frequency divider 4 becomes shorter. Therefore, the output voltage of the integrator circuit moves in a direction gradually higher than Vref, and the output of the differential amplifier 72 moves in a direction to lower the input DC level of VCO3. As a result, it equal when the difference between the free-running frequency F M control voltage V M2 and Roruburu frequency F L control voltage V L2 of the normal temperature (FIG. 2 (a)). However, it is not at the same potential as the V M and V M2 (V M> V M2 ).
以上のようなVCO3の入力電圧（DC）レベルの制御を積
分回路で設定された十分に遅い速度で行うので、VH−VM
とVM−VLがほぼ等しくなるように制御される。Since the control of the input voltage (DC) level of VCO3 as described above is performed at a sufficiently low speed set by the integration circuit, VH− V M
And V M −V L are controlled to be substantially equal.
このように、電圧制御回路７は、第２図に示すように
常温（ａ），高温（ｂ），低温（ｃ）の各々の場合にフ
リーラン周波数FMの制御電圧（VM,VM1,VM2）と（VH,
VH1,VH2）および（VL,VL1,VL2）との差を等しく保ち、
温度変化に対してPLL回路のロックレンジの範囲を常に
一定に保つようにすることができる。Thus, the voltage control circuit 7, the normal temperature as shown in FIG. 2 (a), high temperature (b), the control voltage (V M of the free-running frequency F M in each case of low temperature (c), V M1 , V M2 ) and (V H ,
V H1 , V H2 ) and (V L , V L1 , V L2 )
It is possible to always keep the range of the lock range of the PLL circuit constant with respect to the temperature change.
以上のように、PD2の出力信号（ｄ）で直接VCO3を制
御するような高速応答性を有するPLL回路において、温
度変化に対するネガティブ・フィードバックをかけるこ
とにより、PLL回路のロックレンジの幅を温度変化に対
して常に一定にすることができる。As described above, in the PLL circuit having a high-speed response in which the VCO3 is directly controlled by the output signal (d) of the PD2, the width of the lock range of the PLL circuit is reduced by applying the negative feedback to the temperature change. Can always be constant.
［発明の効果］ 以上説明したように、本発明によれば、高速応答性を
有し、温度変化に対してロックレンジ幅が一定なPLL回
路を提供することができる。[Effects of the Invention] As described above, according to the present invention, it is possible to provide a PLL circuit having a high-speed response and a constant lock range width with respect to a temperature change.
第１図は本発明の一実施例を示すPLL回路の構成図、 第２図は第１図におけるVCO3の入力信号（ｄ）の一例を
示す図、 第３図はPD2の具体的な回路例を示す図、 第４図は従来のPLL回路の一般的な構成図、 第５図は第４図のPLL回路における各部の波形を示す
図、 第６図はVOC3の入力信号（ｄ）の他の例を示す図であ
る。FIG. 1 is a configuration diagram of a PLL circuit showing one embodiment of the present invention, FIG. 2 is a diagram showing an example of an input signal (d) of VCO3 in FIG. 1, and FIG. 3 is a specific circuit example of PD2. FIG. 4 is a general configuration diagram of a conventional PLL circuit, FIG. 5 is a diagram showing waveforms of various parts in the PLL circuit of FIG. 4, and FIG. 6 is a diagram showing other than the input signal (d) of VOC3. It is a figure showing the example of.
Claims (2)
数を変化させる電圧制御発振器と、 該電圧制御発振器の出力に基づく信号と基準周波数信号
とを位相比較し、比較結果を示す出力電圧を前記電圧制
御発振器の入力端に直接入力する位相比較器と、 前記電圧制御発振器の出力に基づく信号の周波数に応じ
て変化する電圧を積分回路およびクランプダイオードを
介して前記電圧制御発振器の入力端に負帰還する手段と
を具えたことを特徴とするPLL回路。A voltage-controlled oscillator for changing an oscillation frequency in accordance with a voltage input to an input terminal; a phase comparison between a signal based on an output of the voltage-controlled oscillator and a reference frequency signal; A phase comparator that directly inputs the voltage-controlled oscillator to an input terminal of the voltage-controlled oscillator, and a voltage that changes in accordance with the frequency of a signal based on the output of the voltage-controlled oscillator. And a means for providing negative feedback to the PLL circuit.
周波数を決定し、フリーラン周波数の温度補償を行うた
めの定電圧回路が接続されている特許請求の範囲第１項
に記載のPLL回路。2. The PLL circuit according to claim 1, wherein a constant voltage circuit for determining a free-run frequency and performing temperature compensation of the free-run frequency is connected to an input terminal of the voltage controlled oscillator. .
Priority Applications (1)
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| JP62129954A JP2647384B2 (en) | 1987-05-28 | 1987-05-28 | PLL circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP62129954A JP2647384B2 (en) | 1987-05-28 | 1987-05-28 | PLL circuit |
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| JPS63296414A JPS63296414A (en) | 1988-12-02 |
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ID=15022543
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|---|---|---|---|---|
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Family Cites Families (2)
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1987
- 1987-05-28 JP JP62129954A patent/JP2647384B2/en not_active Expired - Fee Related
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