JP2647321B2 - 不揮発性半導体記憶装置及びこれを用いた記憶システム - Google Patents
不揮発性半導体記憶装置及びこれを用いた記憶システムInfo
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- JP2647321B2 JP2647321B2 JP4353033A JP35303392A JP2647321B2 JP 2647321 B2 JP2647321 B2 JP 2647321B2 JP 4353033 A JP4353033 A JP 4353033A JP 35303392 A JP35303392 A JP 35303392A JP 2647321 B2 JP2647321 B2 JP 2647321B2
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Description
Mを用いた不揮発性半導体記憶装置及びこれを用いた記
憶システムに関する。
として磁気ディスク装置が広く用いられてきた。しか
し、磁気ディスク装置には、以下のような短所、即ち、
高度に精密な機械的駆動機構を有するため衝撃に弱い、
重量があるため可搬性に乏しい、消費電力が大きく電池
駆動が容易でない、及び高速アクセスができない等の短
所があった。
ROMを用いた半導体メモリ装置の開発が進められてい
る。半導体メモリ装置には、一般に、そのような長所、
即ち、機械的駆動部分を有しないため衝撃に強い、軽量
のため可搬性に富む、消費電力が小さいため電池駆動が
容易である、高速アクセスが可能である等の長所を有し
ている。
能なNANDセル型EEPROMが知られている。これ
は、次のような構造を有する。即ち、複数のメモリセル
は例えばカラム方向に並べる。これらのセルのうちの互
いに隣りあうセル同士のソースとドレインを順次直列に
接続する。このような接続により、複数のメモリセルが
直列接続された単位セル群(NADAセル)を構成す
る。このような単位セル群を一単位としてビット線に接
続する。
ートとが積層されたFETMOS構造を有する。メモリ
セルは、p型基板又はn型基板に形成されたp型ウエル
内にアレイ状に集積形成される。NANDセルのドレイ
ン側は、選択ゲートを介して、ビット線に接続される。
NANDセルのソース側は、選択ゲートを介して、ソー
ス線(基準電位配線)に接続される。各メモリセルの制
御ゲートは、行方向に配設されたワード線に接続されて
いる。
は、次の通りである。先の消去動作によって、NAND
セル内の全てのメモリセルのしきい値が負にされてい
る。この後、データ書込みは、ビット線から最も離れた
位置のメモリセルから順に行われる。選択されたメモリ
セルの制御ゲートには高電圧Vpp(=20V程度)を印
加し、それよりビット線側にあるメモリセルの制御ゲー
ト及び選択ゲートに中間電位VM (=10V程度)を印
加する。ビット線に書込みデータに応じて0V又は中間
電位を与える。ビット線に0Vが与えられた時、その電
位は選択メモリセルのドレインまで伝達されて、ドレイ
ンから浮遊ゲートに電子注入が生じる。これにより、選
択されたメモリセルのしきい値は正方向にシフトする。
この状態を、例えば“0”とする。ビット線に中間電位
が与えられたときは電子注入が起こらない。従って、こ
のときにはメモリセルのしきい値は変化しない。つま
り、しきい値は負の値をとる。この状態を“1”とす
る。
リセルに対して同時に行われる。即ち、全ての制御ゲー
ト及び選択ゲートを0Vとし、ビット線及びソース線を
浮遊状態とし、p型ウェル及びn型基板に高電圧20V
を印加する。これにより、全てのメモリセルで浮遊ゲー
ト中の電子がp型ウェルに抜き取られ、メモリセルのし
きい値は負方向にシフトとする。
れる。即ち、選択されたメモリセルの制御ゲートを0V
とし、非選択メモリセルの制御ゲート及び選択ゲートを
電源電位Vcc(=5V)とする。この状態で、選択メモ
リセルに電流が流れるか否かを検出する。流れれば
“1”のデータが、流れなければ“0”のデータがそれ
ぞれ格納されているのがわかる。
NDセル型EEPROMでは、書込み及び読出し動作時
には、非選択メモリセルは、転送ゲートとして作用す
る。このため、書込みがなされたメモリセルのしきい値
電圧には制限がある。例えば“0”書込みされたメモリ
セルのしきい値の好ましい範囲は、0.5〜3.5V程
度でなければならない。データ書込み後の経時変化、メ
モリセルの製造パラメータのばらつき及び電源電位のば
らつきを考慮すると、データ書込み後のしきい値分布は
上記範囲よりも小さい範囲である必要がある。
及び書込み時間を固定し、全メモリセルについて同一条
件でデータ書込みする方式では、“0”書込み後のしき
い値範囲を許容範囲に収めることが難しい。例えば、メ
モリセルには、製造プロセスのばらつきから、セルの特
性にばらつきが生じる。このため、書込まれやすいメモ
リセルと書込まれにくいメモリセルが生じる。このよう
な書込み特性差に着目し、各々のメモリセルのしきい値
が所望の範囲に収まるような書込みが行われるようにす
るため、書込み時間の長さを調節し、且つベリファイを
行いながら書込む、という方法も提案されている。
場合には、書込みが十分に行われたかを判断するために
メモリセルのデータを装置外部に出力しなければならな
い。このため全書込み時間が長くなるという難点があっ
た。
59499に開示されているように、複数のセンスアン
プの出力をANDゲートに入力してそれらの論理をとっ
て、一括消去ベリファイ信号を生成するという技術が知
られている、しかし、この回路構成は、NOR型の消去
ベリファイのみにしか用いることが出来ず、書込みベリ
ファイには適用できない。その理由は、書込みデータの
値は、“1”と“0”の両方の値をとり、センスアンプ
出力の論理をとることによっては一括ベリファイが行え
ないためである。このように、書込みベリファイを一括
して行うことができないため、データ書込みの際には、
書込みとベリファイ読出しとを繰り返し行って、各メモ
リセルのデータをその都度1つ1つチップ外部に出力し
なければならなかった。このことが、書込み動作の高速
化を妨げる要因となっていた。
達成の困難さに着目してなされたもので、その目的は、
制御回路の面積を増大させることなく、書込み動作及び
書き込みベリファイ並びに消去動作及び消去ベリファイ
を高速化可能なEEPROM及びそれを用いたシステム
を提供することにある。
半導体記憶装置は、外部から入力された書き込みデータ
を一時的に保持する複数のデータラッチ手段と、複数の
前記データラッチ手段にそれぞれ対応して設けられ、書
き込み動作時には、前記データラッチ手段に保持された
データに応じて書き込み動作が行われる複数のメモリセ
ルと、複数の前記データラッチ手段に対応して設けら
れ、前記書き込み動作に引き続いて、前記メモリセルよ
り読み出したデータと、前記データラッチ手段に保持さ
れたデータとを比較し、当該メモリセルに対し書き込み
なされたか否かを判定する複数の比較手段と、複数の前
記比較手段の全てが、それぞれ対応するメモリセルに対
し書き込みがなされたと判定したときに、書き込み完了
信号を出力する一括ベリファイ手段とを具備するものと
して構成される。
は、外部から入力された書き込みデータを第1及び第2
の論理レベルとして一時的に保持する複数のデータラッ
チ手段と、複数の前記データラッチ手段にそれぞれ対応
して設けられ、トランジスタのしきい値が第1の範囲内
にある時は消去状態として、トランジスタのしきい値が
第2の範囲内にある時は書き込み状態としてデータを記
憶するメモリセルであって、書き込み動作時には、対応
する前記データラッチ手段に第1の論理レベルが保持さ
れている時には、しきい値が変動させられ、対応する前
記データラッチ手段に第2の論理レベルが保持されてい
る時にはしきい値の変動が抑制される複数のメモリセル
と、前記データラッチ手段に対応して設けられ、前記書
き込み動作に引き続いて行われるベリファイ動作におい
て、対応する前記メモリセルより読み出したデータと、
前記データラッチ手段に保持されたデータとを比較し、
当該メモリセルのしきい値が前記第2の範囲内に達した
ときは当該データラッチ手段に第2の論理レベルを再設
定する複数の再書込みデータ設定手段と、複数のデータ
ラッチ手段の全てに第2の論理レベルが設定されたとき
に、書き込み完了信号を出力する一括ベリファイ手段と
を具備するものとして構成される。
は、外部から入力された書き込みデータ及び読出データ
を第1及び第2の論理レベルとして一時的に保持する複
数のデータラッチ手段と、複数の前記データラッチ手段
にそれぞれ対応して設けられ、トランジスタのしきい値
が第1の範囲内にある時は消去状態として、トランジス
タのしきい値が第2の範囲内にある時は書き込み状態と
してデータを記憶するメモリセルであって、書き込み動
作時には、対応する前記データラッチ手段に第1の論理
レベルが保持されている時にはしきい値が前記第1の範
囲から前記第2の範囲へ向かう方向に変動させられ、対
応する前記データラッチ手段に第2の論理レベルが保持
されている時にはしきい値の変動が抑制され、消去動作
時には前記書き込み動作時のしきい値の変動とは逆方向
にしきい値が変動させられる複数のメモリセルと、前記
データラッチ手段に対応して設けられ、前記書き込み動
作に引き続いて行われる書き込みベリファイ動作におい
て、対応する前記メモリセルより読み出したデータと前
記データラッチ手段に保持されたデータとを比較し、当
該メモリセルのしきい値が前記第2の範囲内に達したと
きは当該データラッチ手段に第2の論理レベルを再設定
し、前記消去動作に引き続いて行われる消去ベリファイ
動作において、当該メモリセルのしきい値が前記第2の
範囲内にある時は第2の論理レベルを、当該メモリセル
のしきい値が前記第1の範囲内にある時は第1の論理レ
ベルを当該データラッチ手段に設定する複数のデータ再
設定手段と、複数の前記データラッチ手段の全てに第2
の論理レベルが設定されたときに書き込み完了信号を出
力し、複数の前記データラッチ手段の全てに第1の論理
レベルが設定された時には消去完了信号を出力する一括
ベリファイ手段とを具備するものとして構成される。
入力された書き込みデータを一時的に保持する複数のデ
ータラッチ手段と、複数の前記データラッチ手段にそれ
ぞれ対応して設けられ、書き込み動作時には、前記デー
タラッチ手段に保持されたデータに応じて書き込み動作
が行われる複数のメモリセルと、複数の前記データラッ
チ手段に対応して設けられ、前記書き込み動作に引き続
いて、前記メモリセルより読み出したデータと、前記デ
ータラッチ手段に保持されたデータとを比較し、当該メ
モリセルに対し書き込みなされたか否かを判定する複数
の比較手段と、複数の前記比較手段の全てが、それぞれ
対応するメモリセルに対し書き込みがなされたと判定し
たときに、書き込み完了信号を出力する一括ベリファイ
手段と、前記一括ベリファイ手段が書き込み完了信号を
出力すると新たな書き込みデータを前記データラッチ手
段に転走する書き込みデータ制御手段とを具備するもの
として構成される。
入力された書き込みデータを第1及び第2の論理レベル
として一時的に保持する複数のデータラッチ手段と、複
数の前記データラッチ手段にそれぞれ対応して設けら
れ、トランジスタのしきい値が第1の範囲内にある時は
消去状態として、トランジスタのしきい値が第2の範囲
内にある時は書き込み状態としてデータを記憶するメモ
リセルであって、書き込み動作時には、対応する前記デ
ータラッチ手段に第1の論理レベルが保持されている時
には、しきい値が変動させられ、対応する前記データラ
ッチ手段に第2の論理レベルが保持されている時にはし
きい値の変動が抑制される複数のメモリセルと、前記デ
ータラッチ手段に対応して設けられ、前記書き込み動作
に引き続いて行われるベリファイ手段において、対応す
る前記メモリセルより読み出したデータと、前記データ
ラッチ手段に保持されたデータとを比較し、当該メモリ
セルのしきい値が前記第2の範囲内に達したときは当該
データラッチ手段に第2の論理レベルを再設定する複数
の再書き込みデータ設定手段と、複数のデータラッチ手
段の全てに第2の論理レベルが設定されたときに、書き
込み完了信号を出力する一括ベリファイ手段と、前記一
括ベリファイ手段が書き込み完了信号を出力すると新た
な書き込みデータを前記データラッチ手段に転送する書
き込みデータ制御手段とを具備するものとして構成され
る。
それぞれが、メモリセルより読み出したデータと、デー
タラッチ手段に保持されていたデータとを比較し、メモ
リセルに対し書き込みがなされたか否かを判定する。比
較手段の全てが書き込みがなされたと判定すると、一括
ベリファイ手段が書き込み終了信号を出力する。
からの書き込みデータが、複数のデータラッチ手段のそ
れぞれに第1あるいは第2の論理レベルとして保持され
る。複数のメモリセルのそれぞれは、トランジスタのし
きい値が第1の範囲にあるときは消去状態として、第2
の範囲にあるときは書き込み状態として、データを記憶
する。書き込み動作時には、メモリセルのしきい値、デ
ータラッチ手段に第1/第2の論理レベルが保持されて
いるときには、変動させられ/変動が制御される。書き
込み動作に引き続いて得られるベリファイ動作において
は、メモリセルからの読み出しデータとデータラッチ手
段中のデータとが、再書き込みデータ設定手段によって
比較される。そして、再書き込みデータ設定手段は、メ
モリセルのしきい値が第2の範囲内に達したときは、こ
のデータラッチ手段に第2の論理レベルを再設定する。
このようにして、複数のデータラッチ手段の全てに第2
の論理レベルが設定されたときに、一括ベリファイ手段
が書き込み完了信号を出力する。
のデータラッチ手段のそれぞれが外部からの書き込みデ
ータと、メモリセルからの読み出しデータのいずれか
を、第1/第2論理レベルとして保持する。このメモリ
セルは、その消去状態/書き込み状態においては、トラ
ンジスタのしきい値が第1/第2の範囲内にあるものと
して、データを記憶する。書き込み動作時には、メモリ
セルのしきい値は、データラッチ手段に第1の論理レベ
ルが保持されているときには、第1の範囲から第2の範
囲へ向う方向に変動させられ、データラッチ手段に第2
の論理レベルが保持されているときには、変動が制御さ
れる。消去動作時には、メモリセルのしきい値の変動
は、書き込み動作時の変動方向と逆方向に変動する。デ
ータ再設定手段は、以下のように動作する。書き込み動
作に引き続いて行われる書き込みベリファイ動作におい
て、メモリセルからの読み出しデータとデータラッチ手
段中のデータを比較する。メモリセルのしきい値が第2
の範囲に達したときには、データラッチ手段に第2の論
理レベルを再設定する。消去動作に引き続いて行われる
消去ベリファイ動作において、データラッチ手段に、メ
モリセルのしきい値が第2/第1の範囲内にあるときに
は、第2/第1の論理レベルを再設定する。一括ベリフ
ァイ手段は、データラッチ手段の全てに第2/第1の論
理レベルが設定されたときに、書き込み終了信号/消去
終了信号を出力する。
ては、上述のような本発明の記憶装置において、一括ベ
リファイ手段が書き込み終了信号を出力した後に、新た
な書き込みデータをデータラッチ手段に転送する。
する。図1は、本発明の第1実施例のNAND型EEP
ROMを示すブロック図である。メモリセルアレイ1に
対して、データ書込み、読出し、再書込み及びベリファ
イ読出しを行うために、ビット線制御回路2が設けられ
ている。このビット線制御回路2は、データ入出力バッ
ファ6につながっている。アドレスバッファ4からのア
ドレス信号は、カラムデコーダ3を介して、ビット線制
御回路2に加えられる。メモリセルアレイ1における制
御ゲート及び選択ゲートを制御するため、ロウデコーダ
5が設けられている。メモリセルアレイ1が形成される
p型領域(p基板又はp型ウェル)の電位を制御するた
め、基板電位制御回路7が設けられている。
御回路2にラッチされているデータを検知し、書込み終
了信号を出力する。書込み終了信号は、データ入出力バ
ッファ6から外部へ出力される。
ップフロップ(FF)を有する。これらのFFは、書込
むためのデータのラッチ、ビット線の電位を検知するた
めのセンス動作、書込み後のベリファイ読出しのための
センス動作、さらに再書込みデータのラッチを行う。
セルアレイの一つのNAND部分の平面図及び等価回路
図である。図3(a)、(b)は、それぞれ、図2
(a)のA−A′線断面図及びB−B′断面図である。
素子分離酸化膜12で囲まれたp型領域11に、複数の
メモリセル、つまり複数のNANDセルを有するメモリ
セルアレイが形成されている。以下には一つのNAND
セルに着目して説明する。この実施例では、8個のメモ
リセルM1 〜M8 が直列に接続されて一つのNANDセ
ルを構成している。各メモリセルは基板11の上方に、
ゲート絶縁膜13を介して浮遊ゲート14(141 ,1
42 ,…,148 )が形成されている。これらの浮遊ゲ
ート14の上方に、層間絶縁膜15を介して、制御ゲー
ト16(161 ,162 ,…,168 )が形成されてい
る。各n型拡散層19は、隣接する2つのメモリセルの
一方においては、ソースとして、他方においてはドレイ
ンとして共用される。これにより、各メモリセルは、直
列に接続されることになる。
は、それぞれ、メモリセルの浮遊ゲート及び制御ゲート
と同じプロセスによって形成された選択ゲート149 ,
199及び1410,1610が設けられている。このよう
に素子形成された基板の上方は、CVD酸化膜17によ
り覆われている。この酸化膜17の上にビット線18が
配設されている。ビット線18は、NANDセルの一端
のドレイン側拡散層19にコンタクトさせられている。
行方向に並ぶ複数のNANDセルの同一行の制御ゲート
14は、共通に接続され、行方向に走る制御ゲート線C
G1 ,CD2 ,…,CG8 として配設されている。これ
ら制御ゲート線はいわゆるワード線となっている。選択
ゲート149 ,169 及び1410,1610も、それぞ
れ、行方向に走る選択ゲート線SG1 ,SG2 として配
設されている。選択ゲート1410,1610と基板11と
の間のゲート絶縁膜13をメモリセルのゲート絶縁膜よ
り厚くすることもできる。このように厚くすれば、信頼
性を高めることができる。
ックス配列したメモリセルアレイの等価回路を示してい
る。
体的な構成例を示す。データラッチ兼センスアップとし
てのCMOSフリップフロップFFは、第1、第2の2
つの信号同期式CMOSインバータIV1 ,IV2 を有
する。第1の信号同期式CMOSインバータIV1 は、
Eタイプ、pチャンネルMOSトランジスタQp1,Qp2
と、Eタイプ、nチャンネルMOSトランジスタQn3,
Qn4とを有する。第2の同期式CMOSインバータIV
2 は、Eタイプ、pチャンネルMOSトランジスタQp
3,Qp4と、Eタイプ、nチャンネルMOSトランジス
タQn5,Qn6とを有する。
ノードと、ビット線BLi とは、信号φF により制御さ
れるEタイプ、nチャンネルMOSトランジスタQn7を
介して、接続されている。
フロップFFの出力ノードにより制御されるEタイプ、
nチャンネルMOSトランジスタQn8と、信号φV によ
り制御されるEタイプ、nチャンネルMOSトランジス
タQn9とが、直列に接続されている。これらのトランジ
スタにより、ベリファイ読出し時に、CMOSフリップ
フロップFFのデータに応じて、ビット線BLi が(V
cc−Vth)に充電される。
タQp5とDタイプ、nチャンネルMOSトランジスタQ
D1の直列回路は、ビット線BLi をVccにプリチャージ
する回路である。トランジスタQD1は、消去時や書込み
時にトランジスタQp5に高電圧が印加されるのを防止す
るために設けられている。Eタイプ、nチャンネルMO
SトランジスタQn10 は、ビット線BLi を0Vにリセ
ットするためのリセットトランジスタである。
ードN11,N12は、カラム選択信号CSLi により共に
制御される2つのトランスファゲート(Eタイプ、nチ
ャンネルMOSトランジスタQn1とQn2)を介して入出
力線/IO,IOにそれぞれ接続されている。
ードN11は、Eタイプ、nチャンネルMOSトランジス
タQn11 のゲートに接続されている。このトランジスタ
Qn11 の出力は、書込み終了検出信号VDTC として用い
られる。
ルアレイ1及びプログラム終了検出回路8との、接続関
係を示す。
プ、pチャンネルMOSトランジスタQp6は、書込み終
了検出信号VDTC を出力する。図6中に破線で囲って汎
例として示すように、FFは便宜上記号化してある。
作を次に説明する。なお、以下の説明では、上述のよう
に、1つのNANDセルは8個のメモリセルの直列回路
で構成したものとする。
は、p型領域(p基板又はpウェル)に約20V(Vp
p)を印加し、制御ゲートCG1 〜CG8 を0Vとし
て、消去される。この消去により、メモリセルのしきい
値は0V以下となる。
示している。図5において、書込みデータは、出力線I
O./IOから、CMOSフリップフロップFFにラッ
チされる。この後、プリチャージ信号φP が“H”、/
φP が“L”となって、ビット線BLi がVccにプリチ
ャージされる。また、電圧VMBとφF は、Vccから中間
電位VM (〜10V)となる。ラッチしたデータによっ
て、ビット線BLi は、“0”書込みの場合は0Vとな
り、“1”書込みの場合はVM となる。このとき、図4
において、選択ゲートSG1 はVM 、SG2 は0Vであ
り、制御ゲートとしてはCG2 が選択されている場合、
CG1 がVM ,CG2 が高電圧Vpp(〜20V)で、C
G3 〜CG8 はVM である。
G1 〜CG8 が0Vにリセットされた時、信号φF が
“L”、リセット信号φR が“H”となって、ビット線
BLiは0Vにリセットされる。続いて書込み確認動作
となる。
φp が“H”、/φp が“L”となって、ビット線BL
i がVccにプリチャージされる。この後、ロウデコーダ
5により選択ゲート、制御ゲートが駆動される。メモリ
セルのデータがビット線に読み出された後、選択ゲート
SG1 ,SG2 、制御ゲートCG1 〜CG8 がリセット
される。この後、ベリファイ信号φV が“H”となり、
“1”書込みをしたビット線BLi にのみ(Vcc−Vt
h)が出力される。
N,φRNが“L”となり、φF が“H”となる。信号φS
Pが“L”となり、φSNが“H”となってビット線電位
がセンスされる。この後、信号φRPが“L”となり、φ
RNが“H”となって、再書込みデータがラッチされる。
このとき、書込みデータ、メモリセルのデータ、再書込
みデータの関係は、下記の表1に示される。
し全ての再書込みデータが“1”であれば、書込み終了
検出信号VDTC が“H”となる。1つでも、“0”があ
れば、VDTC は“L”である。書込み・書込み確認動作
は、VDTC が“H”となるまで繰り返される。そして、
検出結果は、データ入出力ピン或いはREADY/BU
SYピンから外部に出力される。
書込み確認時におけるビット線BLi 、選択ゲートSG
1 ,SG2 、制御ゲートCG1 〜CG8 の電位は表2に
示される。ここでは、CG2 が選択された場合を示して
いる。
Mを示すブロック図である。基本的な構成は図1と同様
である。第2実施例が第1と異なる点は、セルアレイ1
を二つのブロック1A,1Bに分け、これらのセルブロ
ック1A,1Bに共通にビット線制御回路2を設けた点
にある。
びプログラム終了検知回路8を示す。図9において、E
タイプ、nチャンネルMOSトランジスタQn16 ,Qn1
7 とEタイプ、pチャンネルMOSトランジスタQp7,
Qp9とによってFFを構成している。Eタイプ、nチャ
ンネルMOSトランジスタQn14 ,Qn15 は、FFのイ
コライズ用トランジスタである。Eタイプ、nチャンネ
ルMOSトランジスタQn27 ,Qn28 は、データ検出用
トランジスタである。
タQn18 とEタイプ、pチャンネルMOSトランジスタ
Qp8は、FF活性化用トランジスタである。Eタイプ、
nチャンネルMOSトランジスタQn19 とQn20 は、F
Fの2つのノードN1 ,N2とセルアレイブロック1
A,1B内のビット線BLai(i=0,1,…)、BL
bi(i=0,1,…)との接続用トランジスタである。
Eタイプ、nチャンネルMOSトランジスタQn21 〜Q
n24 は、データに応じてビット線をVcc−VTHに充電す
るためのトランジスタである。Qn25 ,Qn26 は、ビッ
ト線プリチャージ兼リセット用トランジスタである。図
10において、Eタイプ、pチャンネルMOSトランジ
スタQp10 ,Qp11 は、プログラム終了検知用トランジ
スタである。/φDVA ,/φDVB はプログラム終了検知
信号であり、φVEA ,φVEB はプログラム終了検出信号
である。
への書込みの確認動作を図11に従って説明する。ここ
では、メモリセルアレイ1Aのビット線BLaiが選択さ
れているものとする。
に、0Vに代えて例えば0.5Vを印加し、ベリファイ
信号φAVが出力される。まず、ビット線BLaiが3Vに
プリチャージされ、BLbiが2Vにプリチャージされ
る。その後プリチャージ信号φPAとφPBが“L”レベル
になって、ビット線BLai,BLbiはフローティングと
なる。制御ゲートと選択ゲートはロウデコーダ5に選択
されて、SG1 ,CG1,CG3 〜CG8 はVcc、CG2
は例えば0.5Vとされる。通常の読出しでは、メモ
リセルのしきい値が0V以上であれば“0”として読出
されるが、ベリファイ読出しでは0.5V以上でないと
“0”と読めないことになる。
込みをした後であれば、ベリファイ信号φAVにより(V
cc−Vth)に充電される。ここで、ベリファイ信号によ
って行われるプリチャージの電圧レベルは、選択ビット
線のプリチャージ電圧以上であればよい。イコライズ信
号φE が出力されてCMOSフリップフロップがリセッ
トされる。この後、φA ,φB が“H”となって、ノー
ドN1 ,N2 がそれぞれビット線BLai,BLbiと接続
される。φP が“L”レベル、φN が“H”レベルとな
って、ビット線BLaiのデータが読出される。読出され
たデータはラッチされ、次の再書込みのデータとなる。
このとき再書込みデータは、前回の書込みデータによっ
て、ベリファイ読出し時のメモリセルのデータから変換
される。このデータ変換は、先の実施例の表1と同じで
ある。
施例と同様に、書込み終了であれば、VDTCAが“H”と
なり、プログラム終了検出信号φVEA が“L”となり、
書込み動作は終了する。このとき、検出結果は、データ
入出力ピン或いはREADY/BUSYピンから、外部
へ出力される。
によっても、先の実施例と同様に、“0”書込みされる
メモリセルの不必要なしきい値の上昇は抑えられる。
読出し、読出し時の制御ゲートCG1 〜CG8 及び選択
ゲートSG1 ,SG2 の電位は、表3に示される通りで
ある。表3では、制御ゲートCG2 が選択され、ビット
線BLaiが選択された場合の電位関係を示している。
タラッチ部と、プログラム終了検知回路8とを、選択ビ
ット線との関係で模式的に示したものである。同図
(a)は、先の第1の実施例で示したものである。Eタ
イプ、nチャンネルMOSトランジスタQnD0 〜QnDm
は図5のトランジスタQn11 に相当する。Eタイプ、p
チャンネルMOSトランジスタQp12 は図6のプログラ
ム終了検知回路8のトランジスタQp6に相当している。
チャンネルMOSトランジスタを直列にしたものであ
る。データ検出用トランジスタQnD0 〜QnDm のゲート
が全て“H”ならばプログラムは終了で、Vx は“L”
となる。
出用トランジスタとしてEタイプ、pチャンネルMOS
トランジスタQpD0 〜QpDm を用い、プログラム終了検
知回路8にEタイプ、nチャンネルMOSトランジスタ
Qn29 を用いている。このような構成においても、
(a)と同様に、書込みを終了するか否かを検出するこ
とができる。
ランジスタQn DO〜Qn Dmを並列に接続した場合に
は、ビット線の数1000ビットになっても、適正な検
出が可能である。同図(b)のように、それらのトラン
ジスタを直列に接続した場合には、隣接するトランジス
タのソースとドレインを共通化できることから、パター
ン面積を小さなものとすることができる。
タ型(NOR型)のフラッシュEEPROMに適用した
場合を示す実施例である。NOR型のフラッシュEEP
ROMでは、書込み終了時にデータが反転する。このた
め、図13に示すように、FFにおける図12とは逆の
端子をデータ検出用のトランジスタに接続すればよい。
についての実施例について説明する。特開平3−250
495号公報の第6図に、NOR型のメモリセル構造を
採用しつつ、NAND型のものと同程度の高集積度を達
成したメモリが記載されている。このメモリにおいて
は、書き込み、消去動作をともにF‐Nトンネル電流で
行うことができる。このメモリに、前述のような、本発
明の実施例における一括ベリファイ回路を適用すること
により、書き込みベリファイ時間を大幅に短縮可能であ
る。
参照して説明する。この実施例の回路構成は、図14に
示される。この装置が、NAND型E2 PROMと異な
る点は、以下の点にある。即ち、メモリセルブロックM
CB中のメモリセルMCに書き込むデータはデータラッ
チDRにラッチされる。このデータラッチDRの反対側
のノードから、検出トランジスタへ信号を出力するよう
にしている。
去済のセルのしきい値Vthの分布を示す。
び読み出し(リード)の多動作における、各部位への印
加電圧は表4に示される。
としてのブロックを、そのブロックのローデコーダによ
って選択する。且つ、選択メモリセルに対応するビット
線をフローティング状態とし、ワード線を20vとす
る。これにより、選択メモリセルのフローティングゲー
トへ電子を注入する。この注入は、F‐N電流により行
われる。このため、電流量は極めて少ない。よって、数
1000ビット分のメモリセルに対して同時にイレーズ
することができる。
ファイ動作により行われる。即ち、ワードラインに例え
ば5vを加える。このとき、イレーズ対象としたメモリ
セルは、イレーズ動作によって、そのしきい値が十分に
正方向へシフトしているか否かによって、オフ/オンす
る。つまり、オフであれば、イレーズOKであることが
わかる。
にして行われる。信号PREが“L”レベルとなり、ト
ランジスタTPRE がオンする。これにより、このトラン
ジスタTPRE を介して、プリチャージ線PRECLはV
ccによってプリチャージされる。このとき、セレクト線
BSLを5vとして、セレクトゲートSGをオンする。
これにより、ビット線BLもプリチャージされる。ワー
ドラインWLのうちの選択対象とするものを5vとす
る。このとき、メモリセルのうち十分にイレーズがなさ
れた/なされないメモリセルはオフ/オンする。メモリ
セルがオフ/オンすれば、ビット線BL即ちプリチャー
ジ線PRECLのプリチャージ電位は保持/放電され
る。このときのプリチャージ線PRECLの電位をセン
スアンプで検知し、データラッチDRにラッチしてお
く。この後、信号ERVを“H”として、データラッチ
DRの内容をノードNAに読み出す。ノードNAの電位
は、そのノードNAに対応するカラムにおける複数のメ
モリセルの全てがイレーズOKの場合には“L”とな
り、メモリセルの1つにでもイレーズNGがあれば
“H”となる。ノードNAの電位はベリファイトランジ
スタTVEのゲートに加えられる。このトランジスタTVE
はノードNAの“L/H”によってオフ/オンする。オ
フ/オンによって、一括ベリファイセンス線LVEの電位
はVSSレベルにならない/なる。以上の動作は、各カラ
ム毎に行われる。従って、一括ベリファイセンス線LVE
のレベルは、全カラムの全セルについてベリファイOK
の場合には“H”となり、どこかのカラムのどこかのセ
ルが1つでもベリファイNGの場合には“L”となる。
ついて説明する。プログラム対象としてのブロックのワ
ード線を0vとする。その他のブロックのワード線は1
0vとし、各メモリセルにおけるドレイン‐ゲート間の
電界ストレスを緩和しておく。プログラム対象ブロック
において、フローティングゲートから電子を引き抜きた
いメモリセルにつながるビット線を選択的に20vと
し、プログラムする。
出し時におけるプリチャージ線PRECLの電位の“H
/L”レベルと、プログラムデータの“0/1”とによ
って判断される。ただし、一括ベリファイは、信号PR
Vを“H”とすることにより行う。そして、プログラム
NGの場合には再書き込みを行う。この再書き込みにお
いて、“0”ライトOKのセルにつながるプリチャージ
線PRECLは、“L”レベルに放電される。そのた
め、再書き込み時に、ビット線が“L”レベルにあるこ
とから、フローティングゲートからの電子の放出は起ら
ない。これに対し、“1”ライトOKのセルにおいて
は、しきい値が十分に下っている。このため、再プログ
ラム時、プリチャージ電位は、“1”ライトOKのセル
を介して放電され、“L”レベルになる。よって、再プ
ログラムしても、“1”ライトOKのセルのしきい値は
変化しない。これに対し、プログラムNGつまり“1”
ライトNGの場合は、プリチャージ電位の放電による低
下はない。このため、“H”レベルが再びラッチされ、
再びプログラムされることになる。
な効果が得られる。セル構造がNAND型セルと同一で
あるため、微細化可能であり、チップを小形化できる。
さらに、セル自体はNOR型であるため、動作電流I
cellが大きく、高速でのランダムアクセスが可能であ
る。さらに、ページライト/ページリードが可能であ
る。
は、データ検出用トランジスタのゲートを直接ビット線
BLiに接続しても同様な作用が実現できる。このよう
な例を、図16(a),(b)にそれぞれ示す。同様
に、図13(a),(d)の実施例においては、データ
検出用トランジスタのゲートを直接ビット線BLiに接
続しても同様な作用が実現できる。これを、図17
(a),(b)にそれぞれ示す。
ングルビットライン方式を採用しているが、オープン或
いはフォールデッドビットライン方式とすることもでき
る。データ検出用トランジスタと、COMSフリップフ
ロップFFと、選択ビット線の構成を、本実施例と同様
とすればよい。
用トランジスタとCMOSフリップフロップFFと選択
ビット線の構成を模式的に示すものであり、種々のビッ
トライン方式においても同様に実施することができる。
て説明する。以上に説明した各実施例では、ビット線の
一端に設けられたCMOSフリップ・フロップ(データ
ラッチ兼センスアンプ回路)の一端を検知用トランジス
タのゲート電極に接続している。そしてアドレス信号に
よらず、全てのデータラッチ内の内容が“1”書込みデ
ータであるか否かを検知して、書込み状態が十分である
か否かを検知している。
られた未使用冗長カラム番地のデータラッチ回路のデー
タも検知してしまう。本来なら書込み状態は十分である
のに、不十分であるが如くに検知してしまい、書込みが
終了しないという問題が生じる原因となる。つまり、デ
ータ書込み後の書込み状態確認動作が、不良カラム番地
或いは未使用カラム番地の影響で、誤動作してしまう虞
れがある。
知する検知回路の誤動作を救済する手段を設けている。
これによって、不良カラム番地或いは未使用カラム番地
の書込み状態の影響を受けることなく、本来使用してい
るカラム番地についてのみの書込み状態の検知を可能に
している。
例と同様である。第1実施例に加えて、本実施例では、
書込み終了検知回路の誤動作の救済のために、後述する
ように、書込み終了検知用MOSトランジスタにヒュー
ズ及び不揮発性メモリを接続している。
アルゴリズムを示している。プログラム・コマンドが入
力されると、冗長カラムを含む全てのカラム番地のデー
タラッチ回路に“1”プログラム・データが自動的にラ
ッチされる。ここで、全てのカラム番地とは、セルアレ
イが分割され且つデータラッチ回路も分割されている場
合には、選択された分割部分の全てのカラム番地を指
す。
り、書込み確認動作についても第1実施例と略同様であ
る。但し、前掲の表1において、不良カラム番地及び未
使用カラム番地のメモリセルは、データ入力前に“1”
にリセットされている。このため、書込みデータやメモ
リセルのデータに拘らず、再書き込みデータは常に
“1”となる。
って書込み/書込み確認動作を行えば、例えば不良カラ
ム番地に“0”が書込めないメモリセルがあっても、こ
のメモリセルに影響されて書込み終了検知動作が誤動作
することはない。より具体的にいえば、書込み状態は十
分であるにも拘らず、不良カラム番地や未使用カラム番
地のメモリセルの影響を受けて、書き込み不十分である
と誤って検知して書込みが終了しない、という問題を未
然に防止することができる。
例えば、ある不良カラム番地のビット線が接地電位とシ
ョートしているとする。この場合、図18(a)のよう
に、“1”プログラム・データをセットすると、中間電
位VMがこのビット線に印加されることになる。これに
より、中間電位VMが接地電位とショートする。これに
より、昇圧回路で発生されるVMが所定の電圧まで昇圧
されない場合がある。
リズムでは、外部からのデータ入力後、未使用カラム番
地(含む不良番地)にのみ“0”プログラム・データを
自動的にセットする。また、ベリファイ読出し後に未使
用カラム番地に“1”プログラム・データを自動的にセ
ットする。このようにすれば、ビット線のリークという
不良にも影響されず、信頼性の高いNANDセル型EE
PROMが実現される。なお図18(a),(b)のい
ずれにおいても、破線内の部分は自動的にEEPROM
内部で行われることを示している。
フリップ・フロップのデータラッチ兼センスアンプと書
込み終了検知用トランジスタを模式的に示す。また、図
17(b),(c)に、書込み終了検知回路の誤動作救
済のために、書込み終了検知用MOSトランジスタにヒ
ューズFu1,Fu2を接続した例を示す。図17
(b)は書込み終了検知用MOSトランジスタのソース
と接地線の間に、ポリSi線やAl線からなるヒューズ
Fu1を設けている。EEPROMテスト後にこれらの
ヒューズFu1のうち、不良カラム番地や未使用カラム
番地におけるヒューズFu1はレーザ光などで切断され
る。これによってヒューズFu1が切断されたカラム番
地に関しては、書込み終了検知動作は行われなくなる。
不揮発性メモリセルを用いたものである。この不揮発性
メモリセルをヒューズとして用いるために、まず紫外線
を当て、ヒューズデータを消去(初期化)する。つま
り、例えば、メモリセルFu2のVthを負とし、又は0
<Vth<Vccとする。ヒューズデータをプログラムする
ために、VF1を例えばVcc以上のVM程度に印加し、
VF2を0vにし、さらにVDTCをVccとする。書込
み終了検知用MOSトランジスタのソースと接地電位と
の間を切断しようとするカラム番地につながるラッチに
“0”プログラム・データをラッチさせる。切断しよう
としないカラム番地につながるラッチには“1”プログ
ラム・データをラッチさせる。“0”データをラッチし
ているカラム番地におけるメモリセル(ヒューズFu
2)には電流が流れ、ホットエレクトロン注入によって
そのVthが上昇していく。“1”データをラッチしてい
るカラム番地におけるセル(ヒューズFu2)には電流
が流れないのでそのVthは上昇しない。この場合、VF
2をVccとし、VDTCを0vとしてもよい。
する。即ち、ヒューズデータの消去時のメモリセルのV
thが負となった場合には、メモリセルのVthを正とし、
VF1を接地電位として、メモリセル(ヒューズFu
2)を切断状態とする。メモリセルのVthが、データ消
去時に、0<Vth<Vccの範囲にある場合には、そのメ
モリセルのVthをVth>Vccとし、VF1=Vccとし、
VF2を接地して、メモリセルの切断状態を得る。
り、VF1を接地電位とし、VF2をVcc以上のVM程
度とし、トンネル電流によって、ヒューズのVthを、V
th<0v或いは0v<Vth<Vccとしてもよい。
回路中のある1つのカラムに着目したものである。図2
0(b)は、図20(a)の書込み終了検知用MOSト
ランジスタとヒューズ用不揮発性メモリの平面図であ
る。図20(c)は、同図(b)のX−X′断面図であ
る。書込み終了検知用MOSトランジスタとヒューズ用
不揮発性メモリは、NAND型メモリセルの形成時にそ
れらと同時に形成される。書込み終了検知用MOSトラ
ンジスタのゲート電極は、NANDセルの選択ゲートと
同様に、2層の構造を有し、素子分離用絶縁膜12上
で、これらの2層のゲートは互いに接続される。
ヒューズ用不揮発性メモリセル等の第1の素子は、NA
NDセルにおける選択トランジスタ及びメモリセル等の
第2の素子と同様に形成される。例えば、第1の素子の
n型拡散層の濃度は、ホットエレクトロンの注入によ
り、プログラムしやすいように多少濃くしてもよい。例
えば、第1の素子のn型拡散層の濃度を、第2の素子よ
り濃いn型拡散層を持つ周辺トランジスタのn型拡散層
の濃度とする。そして、第2の素子を、周辺トランジス
タのn型拡散層と同時に形成してもよい。
ジスタとヒューズ用不揮発性メモリセルの他の例を示し
ている。同図(a)は素子構造断面図、(b),(c)
は(a)の等価回路図である。ヒューズ用不揮発性メモ
リセルへのプログラムは、図20のものと同様にして行
われる。VF2を接地してプログラムする場合は、図2
1(b)に示すようになる。VDTCを接地してプログ
ラムする場合は、図21(c)のようになる。また、こ
の構造は、図20に示されるトランジスタと同様にして
形成される。
メモリセルにプログラムする場合には、電源電位Vccを
通常動作時よりも高くして行うと効率が良い。また、さ
らに、CMOSフリップ・フロップの電源VMBを、例
えば、Vcc以上のVMにしてプログラムすると効率が良
い。
るヒューズを有する回路において、NANDセル型EE
PROMに対するプログラムアルゴリズムを示してい
る。
動的に未使用カラム(不良カラムを含むものとする)番
地を含む全カラム番地に“0”プログラムデータがセッ
トされる(S2)。その後、ページモードでプログラム
データが入力され(S3)、自動的に書込み/書込み確
認/書込み終了検出が行われる(S4〜S7)。未使用
カラムに“0”プログラムデータをセットするのは、プ
ログラム時に未使用ビット線に中間電位VMが印加され
ないようにするためである。且つ、VMが昇圧回路の出
力であり、未使用ビット線が例えば接地電位とショート
しているとすると、VMが所定の電位に昇圧されないか
らである。
る。同じカラムアドレス選択信号CSLiを共有するビ
ット線に書込み終了検知用MOSトランジスタが接続さ
れている。これらのトランジスタに対するヒューズは共
有してもよい。この方がレイアウト面積が小さくなる。
当然このヒューズは不揮発性メモリで代用してもよい。
される第2実施例に適用した実施例について説明する。
基本的な動作は第2実施例と同様である。この実施例で
も、図18に示すアルゴリズムでプログラムすれば、未
使用カラム番地の影響による書込み終了検知回路の誤動
作を可及的に少なくすることができる。
いて図22のアルゴリズムに従ってプログラムしてもよ
い。図24(a)の場合、1つのデータラッチ兼センス
アンプには、2つの書込み検知用MOSトランジスタが
接続されている。これらの2つのトランジスタには、そ
れぞれ、1つずつヒューズが接続されている。プログラ
ム時のヒューズ切断は、2つのヒューズについて同時に
行われる。よって、図24(b)のように、1つのヒュ
ーズを用いるようにしてもよい。また、図24(a),
(b)において、ヒューズとして不揮発性メモリを用い
ることもできる。
(a),(b)のようにそれぞれ変更しても、同様の機
能を持たせることができる。また、図26(a),
(b)のように、検知用MOSトランジスタとして、p
チャネルEタイプMOSトランジスタを用いてもよい。
図27は、ビット線に直接検知用MOSトランジスタを
接続した場合の例を示す。この例においてもヒューズに
不揮発性メモリを用いることができる。
ムチャートである。全カラム番地におけるデータラッチ
兼センスアンプ回路に、それぞれ“0”,“1”プログ
ラムデータを一括してラッチさせる動作を説明するため
のものである。
し、I/Oが“H”となり、/I/Oが“L”となり、
φSP=“L”,φSN=“H”となる。続いて、φR
P=“L”,φRN=“H”となって“1”ラッチが終
了する。
に、I/O=“L”,/I/O=“H”となる。FFが
非活性となった後、先ずφRP=“L”,φRN=
“H”となる。続いて、φSP=“L”,φSN=
“H”となる。
ムチャートである。このチャートは、全カラム番地にお
けるデータラッチ兼センスアンプに、“0”又は“1”
プログラムデータをラッチさせるときの動作を示してい
る。φA,φBは“L”のまま、I/O,/I/Oはデ
ータ“0”又は“1”に合わせて電位が決まる。φP=
“H”,φN=“L”となってFFが非活性化される。
この後、φEが“H”となって、イコライズされる。イ
コライズ終了後、全カラム選択信号CSLが“H”とな
り、φP=“L”,φN=“H”となり、ラッチされ
る。
カラムとは、例えばセルアレイが分割されており、それ
に応じてデータラッチ兼センスアンプも分割されている
場合には、選択された部分についての全カラムをいう。
また、図8では、オープンビットライン方式をとってい
るが、フォールデッドビットライン方式についても同様
に適用できる。
つのCMOSフリップ・フロップFFを隣り合う2本の
ビット線で共有する場合を示している。ビット線BLの
うちの、フリップ・フロップFFと反対側端にpチャネ
ルEタイプの書込み検知用MOSトランジスタT1,T
2のゲートを接続している。同じカラム選択信号CSL
iで選択されるビット線にゲートが接続される書込み検
知用トランジスタT1,T1;T2,T2のヒューズF
1,F2は図30に示すように共有できる。また、ヒュ
ーズF1,F2を電源電位Vccと書込み検知用トランジ
スタT1,T2のソースとの間に入れることもできる
(図31(a))。この場合には、2つのヒューズを1
つのヒューズFで共有化することができる(図31
(b))。
先に説明した第1及び第2実施例と同様の効果のほか、
次のような効果も得られる。すなわち、書込みベリファ
イ読出しの結果を検知する際に、未使用カラム番地或い
は不良カラム番地の影響を受けることなく、書込み状態
確認を行うことができる。これにより誤動作の極めて少
ない書込み終了検知回路を備えたEEPROMを得るこ
とができる。
る。図32は、第5実施例のNANDセル型EEPRO
Mのブロック図である。メモリセルアレイ1に対して、
データ書込み、読出し、再書込み及びベリファイ読出し
を行うためのビット線制御回路2が設けられている。こ
のビット線制御回路2は、データ入出力バッファ6につ
ながっている。カラムデコーダ3の出力は、ビット線制
御回路2を介して、メモリセルアレイ1に加えられる。
カラムデコーダ3は、アドレスバッファ4からのアドレ
ス信号と、カラム・リダンダンシー回路10の出力であ
る冗長アドレス信号とを受ける。アドレスバッファ4か
らのアドレス信号は、カラムリダンダンシー回路10に
加えられる。また、メモリセルアレイ1における制御ゲ
ート及び選択ゲートを制御するために、ロウ・デコーダ
5が設けられている。メモリセルアレイ1が形成される
p基板又はn基板の電位を制御するため、基板電位制御
回路7が設けられている。
御回路2にラッチされているデータを検知し、書込み終
了信号を出力する。書込み終了信号は、データ入出力バ
ッファ6を介して外部へ出力される。また、アドレス信
号とは無関係にビット線を所定の電圧に充電するため、
ビット線充電回路9が設けられている。メモリセルアレ
イ2の等価回路は図2に示される。
線制御回路2と、ビット線充電回路9の具体的な構成を
示す。図2に示すNANDセルNCがマトリックス状に
配置されている。NCijr(i=0〜k,j=0〜
n)は冗長部である。データラッチ兼センスアンプR/
W0〜R/Wm,R/W0r〜R/Wkrは、それぞれ
nチャネル、EタイプMOSトランジスタのデータ転送
用トランジスタQFn0〜QFnm,QFn0r〜QF
nkrを介して、ビット線BL0〜BLm,BL0r〜
BLkrに接続されている。データラッチ兼センスアン
プR/Wの入力であるカラム選択信号CSL0〜CSL
m,CSL0r〜CSLkrは、カラム・デコーダ4の
出力CSL0〜CSLmとリダンダンシー回路10の出
力(CSL0r〜CSLkr)である。ビット線BL0
〜BLmのうち、(k+1)本までは冗長部のビット線
BL0r〜BLkrで置き換えることができる。
Rn0〜QRnm,QRn0r〜QRnkrはリセット
用トランジスタであり、ビット線を接地電位にリセット
するためのものである。nチャネルEタイプMOSトラ
ンジスタQPn0〜QPnm,QPn0r〜QPnkr
は充電用トランジスタで、必要に応じてビット線充電電
圧VBLをビット線に転送する。
充電用トランジスタとVBLとの間を切断するためのも
ので、不良ビット線を含む未使用ビット線に接続されて
いるものは全て切断される。例えば、ビット線BL2を
冗長ビット線BL0rに置き換えた場合には、ヒューズ
F2を切断する。残りの冗長ビット線BL1r〜BLk
rを使わない時には、ヒューズF1r〜Fkrは全て切
断される。
作に先立って、全てのデータラッチ兼センスアンプR/
Wは、“0”プログラムデータにリセットされる。その
後、データ線I/O,/I/Oからプログラムデータが
R/Wに転送され、ラッチされる。全R/Wにデータが
ラッチされる間、ビット線と制御ゲートと選択ゲートの
ブリチャージが行われる。ビット線リセット信号φRが
“L”となった後、ビット線プリチャージ信号φPと充
電電圧VBLとが電源電圧Vccとなる。使っていないビ
ット線以外のビット線、つまり使用されるビット線はV
ccに充電される。NANDセルの制御ゲートCG1〜C
G8と選択ゲートSG1とがVccに充電される。選択ゲ
ートSG2は書込み動作中、接地電位とされる。この
後、ビット線プリチャージ信号φPと充電電圧VBLと
が中間電位VM(10v程度)に昇圧され、ビット線B
Lと制御ゲートCG1〜CG8と選択ゲートSG1もV
Mに昇圧される。
信号φPは“L”となり、データ転送信号φFがVccと
なりその後VMまで昇圧される。ラッチされたプログラ
ムデータによって、“0”データがラッチされているビ
ット線のみが接地電位にされる。また、選択された制御
ゲート(ここではCG2)が高電圧Vpp(20v程度)
まで昇圧される。不良ビット線を含む使用していないビ
ット線は、データラッチ動作前に、対応するR/Wが
“0”プログラムデータにリセットされていることか
ら、接地電位のままである。R/Wに“0”プログラム
データがラッチされているビット線に接続されるメモリ
セルでは、しきい値が上がる。R/Wに“1”がラッチ
されているビット線に接続されるメモリセルでは、しき
い値は変化せず、消去時のしきい値を保持する。
SG1が接地電位にリセットされた後、データ転送信号
φFが接地され、リセット信号φRが“H”となってビ
ット線は接地電位にリセットされる。
て行われる、全R/Wを“0”プログラムデータにリセ
ットする動作と、ビット線充電回路のヒューズ切断動作
とによって、使用していないビット線に中間電位VMが
印加されることはない。
ト信号φRが“L”となってプリチャージ信号φPが
“H”となる。これによって、使用していないビット線
以外の全ビット線はVBL(典型的にはVcc)に充電さ
れる。選択された制御ゲート(ここではCG2)を接地
し、残りの制御ゲートCG1,CG3〜CG8を“H”
(典型的にはVcc)とする。“0”データが書込まれた
メモリセルのしきい値が高いため(Vth>0v)、ビッ
ト線電位は“H”のままである。“1”データが書込ま
れたメモリセルのしきい値が低い(Vth<0v)ことか
ら、ビット線電位は“L”となる。メモリセルのデータ
が、ビット線電圧として、ビット線に出力された後、デ
ータ転送信号φFが“H”となって、データラッチ兼セ
ンスアンプR/Wでビット線電圧はセンスされる。な
お、メモリセルの各部の電位は表2と同様になる。
電回路のヒューズ切断によって、不良ビットを救済する
ことができ、先に説明した第3及び第4の実施例と同様
の効果が得られる。
と同様、メモリセルアレイ1とビット線制御回路2とビ
ット線充電回路9の具体的な構成を示している。
i,BLajrとBLbjr(i=0…m,j=0…
k)に対してそれぞれデータラッチ兼センスアンプR/
Wi,R/Wjr(i=0…m,j=0…k)が1つず
つ配置される。ビット線BLaiに対してデータ転送信
号φFa、リセット信号φRa、プリチャージ信号φP
aが用意される。ビット線BLbiに対してφFb,φ
Rb,φPbが用意される。また、ビット線充電電圧電
源VBLはBLai,BLbiに対して共通に用意され
る。
動作を示している。BLaiが選択された場合、BLa
iに関しては図33の実施例と同様に動作する。非選択
ビット線BLbiは、書込み動作中、中間電位VMに充
電されたままでBLbiに接続されるメモリセルへの誤
書込みを防止する。また、BLbiは読出し動作中は接
地された状態を保ち、ビット線間のカップリングノイズ
を抑制する働きをする。メモリセルの各部の電位を表5
に示す。
4種類のデータI/O線I/O0〜I/O3を用いてお
り、且つ4つのデータラッチ兼センスアンプR/Wに共
通のカラム選択信号CSLiが入力される。CSLiが
共有に入力される4つのビット線のうちの1本にでもリ
ーク不良があると、4本まとめて救済しなければならな
い。このため、この実施例ではヒューズは4本分を1本
にまとめてある。図36に示される実施例でもこれと同
様に、図40に示すようにCSLiを共有に入力する複
数本のビット線のヒューズを1本にまとめることができ
る。
である。図41の例が図40に示される実施例と違う点
は、ヒューズをBLai用のヒューズFaとBLbi用
のヒューズFbに別けた点にある。この場合、2つのヒ
ューズFa,Fbを設けることから回路面積が大きくな
るのが避けられない。しかし、BLaiとBLbiに関
して別々に救済できることから、救済効率は高くなる。
この救済方法について図42、図43を参照して詳しく
説明する。
のである。カラム選択信号CSLiのみで救済を行う
と、図42(a)に示すように、BLaiとBLbiと
を同時に置き換えることになる。図40の場合も同様
に、BLai0〜BLai3とBLbi0〜BLbi3
とを同時に置き換えることになる。これに対し、図36
の実施例では、図42(b)に示すように、BLaiの
み或いはBLbiのみを、冗長部BLajr又はBLb
jrに動作上問題なく置き換えることができる。このた
めには、カラム選択信号CSLiとデータ転送信号φF
a(又はφFb)との論理積で救済を行うことになる。
42(b)と同様、BLai0〜BLai3のみをBL
ajr0〜BLajr3に、又はBLbi0〜BLbi
3のみをBLbjr0〜BLbjr3に置き換えること
ができる。この場合、ヒューズは図41のように接続し
ておけばよい。図42、図43から明らかなように、B
LaとBLbの配置関係さえ守って救済すればよい。
ンプR/Wを、4本のビット線で共有している実施例を
示す。BLa1iとBLbliは隣合う関係にある。R
/Wを挟んで対称に、BLa2iとBLb2iとが配置
される。このような場合にあっても、BLaとBLbの
配置関係を守って、CSLiとφFa1,φFa2,φ
Fb1,φFb2との論理をとって、図45、図46の
ように様々な救済方法が実施できる。
/Wに接続された4本のビット線BLa1i,BLa2
i,BLb1i,BLb2iを同時に置き換える。図4
5(b)では、2本のビット線BLa1i,BLa2i
又はBLb1i,BLb2iを単位として置き換える。
図46(a)では、2本のビット線BLa1i,BLb
1i又はBLa2i,BLb2iを単位として置き換え
る。また、図46(b)では、1本のビット線毎に冗長
部のビット線と置き換えることになる。
て、それぞれ図47、図48、図49のように、プリチ
ャージ用MOSトランジスタやリセット用のMOSトラ
ンジスタを、カラム選択信号CSLiを強要するビット
線について共用化させてもよい。ビット線をプリチャー
ジ又はリセットするとき、つまりφR又はφPが“H”
となるとき、φPRを“H”とする。この例では信号φ
PRが別に必要となるが、リセット用又はプリチャージ
用のMOSトランジスタの数を減少させることができ
る。
回路と終電電圧電源線との間に不良ビット救済のための
ヒューズを設けたが、これらの実施例と第3、第5の実
施例とを併用して用いることも可能である。
込みベリファイの時間を短縮するための種々の回路構成
を説明してきた。続いて、消去ベリファイに本発明を用
いた実施例を説明する。
D型EEPROMを用いた不揮発性半導体メモリ装置を
示すブロック図である。メモリセルアレイ1に、データ
書き込み、読み出し、書き込み及び消去ベリファイを行
うためのセンスアンプ兼ラッチ回路2が接続されてい
る。メモリセルアレイ1は、複数個のページからなるブ
ロックに分割されている。このブロックが最小消去単位
となるものである。センスアンプ兼ラッチ回路2は、デ
ータ入出力バッファ6につながっている。アドレスバッ
ファ4からのアドレス信号がカラムデコーダ3に入力さ
れる。カラムデコーダ3からの出力がセンスアンプ兼ラ
ッチ回路2に入力される。メモリセルアレイ1に、制御
ゲート及び選択ゲートを制御するためにロウデコーダ5
が接続されている。メモリセルアレイ1が形成されるp
型領域(p型基板またはp型ウェル)の電位を制御する
ための基板電位制御回路7が、メモリセルアレイ1に接
続されている。
プ兼ラッチ回路2にラッチされているデータを検知し、
ベリファイ終了信号を出力する。ベリファイ終了信号
は、データ入出力バッファ6を通じて、外部に出力され
る。
メモリセルアレイ1及びベリファイ終了検出回路8と
の、接続関係を示す。図51の回路では、センスアンプ
兼ラッチ回路FFの第1の出力により制御される検知手
段(検知用トランジスタQn12)が設けられている。
検知用トランジスタQn12としてはEタイプnチャネ
ルMOSトランジスタが用いられている。このトランジ
スタQn12は、各ビット線BLiに接続された各セン
スアンプ兼ラッチ回路FFにそれぞれ設けられている。
各検知用トランジスタQn12は、図51に示すよう
に、そのドレインをセンスラインVDTCEに共通に接
続することにより、並列に設けられる。
ず消去動作を説明する。消去のコマンドが入力される
と、消去ベリファイサイクルにはいる。もし消去状態に
あることが検出されると、その時点で消去終了となる
(ステップ101のYES)。ステップ101でメモリ
セルが消去されていないことが検知されると、消去動作
にはいり(ステップ102)、その後ベリファイ動作を
行う(ステップ103)。ベリファイNGであれば、所
定の回数消去及びベリファイを繰り返す(ステップ10
4)。
(p型基板又はpウェル)に高電圧(例えば20v)を
与え、制御ゲートにVSSを与える。これによって、メ
モリセルのしきい値は負の方向にシフトする。 次にメモリセルのデータを読み出す。ΦFの“H”
の状態で、まずΦspを“H”、Φsnを“L”、Φr
pを“H”、Φrnを“L”として、C2 MOSインバ
ータを非活性とする。この後、/ΦPを“L”としてビ
ット線をVCCにプリチャージする。次に、選択された
制御ゲートをVSSに、非選択の制御ゲートをVCC
に、選択された選択ゲートをVCCに、一定時間保持す
る。このとき、選択されたメモリセルが消去されて負の
しきい値を持っていれば、セル電流が流れ、ビット線は
VSSになるまで放電される。 次に、Φspを“L”、Φsnを“H”とし、ビッ
ト線電位を検知する。そして、Φrpを“L”、Φrn
を“H”とすることによってデータをラッチする。 その後検知用トランジスタを用いて、ベリファイが
完了したか確認する。センスラインVDTCEは、前述
のように、複数個のセンスアンプ兼ラッチ回路の検知用
トランジスタのドレインに、共通に接続されている。も
し全てのメモリセルが負のしきい値を持つならば、セン
スラインVDTCEは“H”になる。この場合は次のペ
ージの確認をする。1つでも正のしきい値のセルが残っ
ていれば、VDTCEは“L”状態になる。その場合
は、VDTCEが“H”であると検出されるまで、消去
を繰り返し行う。検出結果は、データ入出力ピンまたは
READY/BUSYピンから、外部に出力される。
された。しかしながら、1NANDブロック内の全ペー
ジに対して、1度に確認動作を行ってもよい。この場合
には、選択されたブロック内の全制御ゲートにVSSを
与え、この状態で読み出し動作を行う。このとき1つの
メモリセルでも正のしきい値のものが残っていれば、そ
のビット線は放電されないことから、上記実施例と同じ
方法で、検知可能である。
も、VSSレベルである必要はない。マージンを含める
意味で、負の電圧を与えてもよい。また、制御ゲートに
はVSSを与えて、ソースまたはソースとp型基板また
はpウェルとに正の電圧を印加して、疑似的に、制御ゲ
ートに負の電圧が印加された状態を作り出してもよい。
また、検知用トランジスタのソースとVSSとの間にヒ
ューズを設けても良い。不良ビット線に対応する、ある
いはリダンダンシー用ビット線のうちの使用されないも
のに対応する、センスアンプ兼ラッチ回路のヒューズを
切断しておけば、動作上問題ない。以上のようにして、
消去の状態を検知することができる。
ることもできる。この場合システムは、NAND型EE
PROMのブロックごとに、そのブロックが消去状態に
あるか否かを記憶した管理テーブルを有する。ホストシ
ステム、又は、不揮発性半導体メモリ装置の制御を行う
コントローラは、消去を行う際、NAND型EEPRO
Mの消去対象のブロックが、消去状態にあるかどうかを
検知するため、まず管理テーブルを参照する。参照結果
が、未消去であれば消去を行う。消去済を示す場合には
さらなる消去動作を行わないようにしてもよい。
効である。書き込み動作の前に、これから書き込もうと
する領域が消去されているかどうか確認してもよい。こ
の場合には、ブロック単位に行ってもよいし、ページ単
位で行ってもよい。
は、従来のものとほぼ同様であるので、詳しい説明は省
略する。
本構成は図50と同じである。この第8実施例では、セ
ルアレイが2個のブロック1A,1Bに分けられ、これ
らのセルアレイブロック1A,1Bに共通のセンスアン
プ兼ラッチ回路2が設けられている。図54はそのセン
スアンプ兼ラッチ回路の構成を示している。Eタイプn
チャネルMOSトランジスタQn16,Qn17と、E
タイプpチャネルMOSトランジスタQp7,Qp9と
で、フリップフロップFFを構成している。Eタイプn
チャネルMOSトランジスタQn14,Qn15は、F
Fのイコライズ用トランジスタである。Qn27,Qn
28は検知用トランジスタである。
n18と、EタイプpチャネルMOSトランジスタQp
8とは、FF活性化用トランジスタである。Eタイプn
チャネルMOSトランジスタQn19とQn20は、F
Fの2個のノードN1,N2とセルアレイブロック1
A,1B内のビット線との接続用トランジスタである。
Qn25,Qn26はビット線のプリチャージ、リセッ
ト用のトランジスタである。Qn21〜Qn24はビッ
ト線とVCC配線との接続用トランジスタである。
について説明する。ここでは、メモリセルアレイ1Aの
ビット線BLaiが選択されている場合について説明す
る。
iが2v(リファレンス電位)にプリチャージされる。
その後、プリチャージ信号ΦPAとΦPBとが“L”と
なって、ビット線BLaiとBLbiがフローティング
状態になる。次に、選択された制御ゲートをVSSに、
非選択の制御ゲートをVCCに、選択された選択ゲート
をVCCにして、一定時間保持する。イコライズ信号に
よってCMOSフリップフロップがリセットされた後、
ΦA,ΦBが“H”となって、ノードN1,N2がそれ
ぞれビット線BLai,BLbiに接続される。ΦPが
“L”、ΦNが“H”となってビット線BLaiが読み
出される。読みだしたデータはラッチされる。その後、
検知用トランジスタQn27によって、一括検知され
る。
Lbiが選択されているとする。まず、ビット線BLb
iが3vに、BLaiが2v(リファレンス電位)にプ
リチャージされる。その後、プリチャージ信号ΦPAと
ΦPBが“L”となって、ビット線BLaiとBLbi
はフローティング状態になる。次に、選択された制御ゲ
ートをVSSに、非選択の制御ゲートをVCCに、選択
された選択ゲートをVCCにして、一定時間保持する。
イコライズ信号によってCMOSフリップフロップがリ
セットされる。この後、ΦA,ΦBが“H”となって、
ノードN1,N2がそれぞれビット線BLai,BLb
iが接続される。ΦPが“L”、ΦNが“H”となっ
て、ビット線BLbiが読み出される。読み出したデー
タはラッチされる。その後、検知トランジスタQn28
によって一括検知される。
イ時には、Qn28を、検知トランジスタとして用い
る。メモリセルアレイ1Bの書き込みベリファイ時に
は、Qn27を検知トランジスタとして用いる。この様
に、メモリアドレスと消去・書き込みのモードに応じ
て、そのベリファイ動作時に、いずれの検知トランジス
タを用いるかを制御する。これによって、ベリファイ動
作を、1個の検知トランジスタによって、行うことがで
きる。
51の第7実施例では、センスアンプ兼ラッチ回路の両
方のノードに、各々検知用トランジスタを接続してい
た。これに対し、第9実施例では、その回路の片方のノ
ードにp型検知用トランジスタとn型検知用トランジス
タを接続している。書き込みベリファイ時には、従来ど
うり、n型検知用トランジスタを用いる。消去ベリファ
イ時には、p型検知用トランジスタを用いる。消去後、
読みだし動作を行う。もし消去不十分のメモリセルがあ
れば、センスアンプ兼ラッチ回路のビット線側ノードに
“H”がラッチされ、ビット線と反対側のノードには
“L”がラッチされる。これにより、p型検知用トラン
ジスタはON状態になり、VDTCEは“H”レベルと
なる。この電位を検知し、再び消去動作を行う。
す。図54の第8実施例では、センスアンプ兼ラッチ回
路の両方のノードに各々検知用トランジスタを接続して
いた。これに対し、実施例では、その回路の片方のノー
ドにp型検知用トランジスタとn型検知用トランジスタ
を接続している。メモリセルアレイ1Aの書き込みベリ
ファイには、Qn28のn型検知用トランジスタを用い
る。メモリセルアレイ1Aの消去ベリファイには、Qp
29のp型検知用トランジスタを使用する。メモリセル
アレイ2Aの書き込みベリファイには、Qp29のp型
検知用トランジスタを用いる。メモリセルアレイ2Aの
消去ベリファイには、Qn28のn型検知用トランジス
タを用いる。
施例を説明した。この構成も上述の書き込みベリファイ
と同様に、NOR型のセルに対しても適用可能であるこ
とは言うまでもない。
いることにより、以下のような効果が得られる。すなわ
ち、消去ベリファイ動作を、データを外部に読み出すこ
となく高速に行うことが出来る。さらに、セルアレイが
2個のブロックからなる場合には、一つの検知手段を、
一方のメモリセルアレイブロックの消去ベリファイと、
他方のメモリセルアレイブロックの書き込みベリファイ
とに用いることが出来る。これにより、一括ベリファイ
回路の面積を縮小化することができる。さらに、消去動
作に先立ち、選択されたブロックが消去状態にあるか否
かを検出する手段を設けた。このため、書き換え処理等
の際に不要な消去動作を行わなくても済む。これによ
り、高速化とともに信頼性を高めることができる。
去ベリファイと書き込みベリファイとを兼用される第1
1実施例を説明する。
ち、プログラムベリファイ及びイレーズベリファイを、
256バイト分について同時に一括でリードして、OK
かNGかを判定するために、一括ベリファイ制御回路B
BCを設けた。さらに、データレジスタ回路DRを、一
括ベリファイを可能なものに構成すると共に、プログラ
ムベリファイ後にプログラムベリファイNGとなって再
プログラムを行うとき、プログラム完了ビットには再び
書き込まないような構成とした。さらに、データレジス
タ回路DRを上記の如くに制御するための再プログラム
制御回路RPCを設けている。
般的に説明する。図57のEEPROMは、8ビット分
の出力を有するバイト構成かつ1ページ256バイトの
構成のものを示している。メモリセルは、メモリセルア
レイMCAの中にm行×256バイトのマトリクス状に
配置されている。つまり、ローデコーダRDからはm本
のワードラインがでている。さらに、各バイトにおいて
は、8行のメモリセルを縦につないだ8NANDセルB
Cの8個を行方向に並べて1つのNANDセル行ユニッ
トRUを構成し、この行ユニットRUの(m/8)個を
カラム方向に並べている。各ユニットRUにおいて、各
8NANDセルBCのドレインは対応するビット線BL
に接続され、ソースは全て共通にVSSに接続されてい
る。
のメモリセルの制御ゲート及び2つのセレクトゲート
は、8本のワードラインWL及びSGD,SGSを介し
てローデコーダRDに接続される。
書き込み時にデータをラッチするためのデータレジスタ
回路DRへ接続されている。このデータレジスタ回路D
Rからは、ビット線BL′OOの電位が高いか低いかに
対応して増幅した出力IOとその反転信号NIOの2種
類の信号が出力される。このIO,NIOの信号は、カ
ラムデコーダCDI,CDIIの出力信号によってオ
ン、オフさせられるカラムゲートトランジスタCGTを
介して、共通IOバスラインI/OBUSへ入力され
る。また、各共通IOバスラインI/OBUSから、信
号IO,NIOはセンスアンプ回路S/Aへ入力されて
いる。センスアンプ回路の出力信号d* は、出力バッフ
ァ回路I/OBUFへ入力される。
にビット線BLを高電位にするための書き込みプリチャ
ージ回路WPC、リード時にビット線BLをプリチャー
ジするためのリードプリチャージ回路RPCが接続され
ている。書き込みプリチャージ回路WPCは、ドレイン
に信号BLCRLが、ゲートに信号BLCDが、他の一
端(ソース)にビットラインが接続された、nチャネル
タイプのトランジスタTW1 で構成されている。また、
リードプリチャージ回路RPCは、一端に電源VDDが、
ゲートに信号PREが他端にビットラインが接続された
トランジスタTR1 と、一端にビット線が、ゲートに信
号RSTが、他端にVSSが接続されトランジスタTR2
で構成されている。
ータIV1,IV2で構成されるラッチ回路と、信号B
LCDがゲートに入力されると共にメモリセルのビット
線に接続されているトランジスタTTとを有する。さら
に、2つのインバータIV1,IV2の各々の出力端子
に接続される2つのトランジスタTPV,TEVを有する。
トランジスタTPVの一端には信号IOが加えられ、ゲー
トには信号PROVERIが入力されている。トランジ
スタTEVの一端はNIOに接続され、ゲートには信号E
RAVERIが入力されている。これらのトランジスタ
TPV,TEVの各他端は互いに共通にトランジスタT14の
ゲートに接続されている。このトランジスタT14の一端
はVSSに接続され、他端は一括ベリファイ制御回路BB
Cへ入力されている。また、トランジスタT11,T12を
有する。トランジスタT11はnタイプで、その一端は電
源BLCRLに接続され、ゲートには信号NIOが入力
され、他端はトランジスタT12の一端に接続されてい
る。トランジスタT12のゲートには、再プログラム制御
回路RPCCの出力信号PVが入力される。トランジス
タT12他端はビットラインBL′00に接続される。
ROVERI及び信号ERAVERIが入力される2入
力NOR回路NOR1を有する。そのNOR回路NOR
1の出力信号はトランジスタTP1 ,TN1 のそれぞれ
のゲートに入力される。トランジスタTP1 の一端は電
源VCCへ、他端はトランジスタTN1 の一端へ接続され
る。トランジスタTN1 の他端はVSSに接続されてい
る。トランジスタTP1,TN1 の中点は、各データレ
ジスタ回路DR内のトランジスタT14にそれぞれ接続さ
れ且つインバータIV3の入力側に接続されている。こ
のインバータIV3の出力信号PEOKは、ベリファイ
時にOKか否かの判定信号として、IOバッファ回路
(図示せず)を介して外部へ出力される。
ータIVRPとフリップフロップ回路FFRPとを有する。
インバータIVRPには信号PROVERIが入力され
る。インバータIVRPの出力信号と反転信号がフリップ
フロップ回路FFRP内の2つのNOR回路のそれぞれに
入力される。フリップフロップ回路FFRPの出力信号P
Vは、データレジスタ回路DR内のnチャネルトランジ
スタT12のゲートに制御信号として入力される。
の動作を説明する。消去時には、イレーズ用の昇圧回路
SU6により昇圧した高電圧(20V程度)をメモリセ
ルが形成されている基板(p−well)へ印加する。
これと共に、ローデコーダRDにより制御してワードラ
インWL1〜WLm及びセレクトゲートSGD,SGS
を“0”Vにして、浮遊ゲートから基板へ電子を抜くこ
とにより消去する。
デコーダRDにより、選択対象のセルを有する行ユニッ
トRUのセレクトゲートSGD,SGSを“H”レベル
にして選択する。さらに、対象とするセルを、そのワー
ドラインWLを“0”Vにすることにより、選択する。
この状態とした後、信号PREとして所定のパルス信号
を加え、トランジスタTR1 をオンして、ビット線BL
を“H”レベルにプリチャージする。この時、読み出す
べきメモリセルに“0”データが書かれているときに
は、そのメモリセルはオフして電流を流さない。このた
め、ビット線BLのレベルは“H”レベルを維持し、そ
のレベルHはデータレジスタ回路DRにラッチされる。
一方、選択セルに“1”データが書かれているときに
は、メモリセルはオンする。このために、ビット線BL
のレベルは“1”レベルになり、そのレベルがデータレ
ジスタ回路DRにラッチされる。このとき、選択された
(Lレベルとされた)ワードラインに接続される256
バイト分のすべてのデータが、各々のビットラインに接
続されたデータレジスタ回路DRによりラッチされる。
そして、カラムアドレスバッファCABへ加えるカラム
アドレスAc を“00”から“FF”までシリアルに変
化させることにより、バイト1〜256中のカラムゲー
トトランジスタCGTが順次にオンして、共通バスライ
ンIOバスを介してデータが順次リードされる。
ルのオン電流は数μA程度と非常に少なく、その充放電
には数μsec 程度の時間がかかる。しかしながら、一旦
データを読み出し、データレジスタ回路DRに取り込ん
でしまえば、共通バス線I/OBUSを介してデータを
出力するだけであるので、百nsec程度の高速アクセスが
可能となる。
作を説明するためのタイミングチャートを図58に示し
た。
ログラムモードになる。このとき、データレジスタ回路
DRのトランスミッショントランジスタTTを制御する
信号BLCDが“L”レベルとなり、トランジスタTT
がオフする。また、これとともに、昇圧回路SUが動作
し初め、次第に書き込みプリチャージ回路WPCに入力
される信号BLCRL,BLCUが昇圧していき、10
V程度まで上昇する。このとき、メモリセルアレイ群の
中のビット線BL′OOも、BLCRLの上昇ととも
に、電位上昇する。このとき、選択されたWLは20V
程度の高電位に、NANDセル群のソース側のセレクト
ゲートトランジスタのゲートは0Vに、他のゲートは1
0V程度の中間レベルにそれぞれ設定される。
化させ、書き込みデータをデータレジスタ回路DRへ入
力していく。このとき、データレジスタ回路DRへ入力
された書き込みデータはそこにラッチされる。256バ
イト分の書き込みデータがそれぞれデータレジスタ回路
DRへラッチされると、信号BLCUが“L”レベルと
なって書き込みプリチャージ回路WPCはオフする。こ
れとともに、信号BLCDが10V程度に迄上昇してト
ランジスタTTがオンし、ビットラインBL′OOとデ
ータレジスタ回路DRが接続される。このとき、データ
レジスタ回路DRに供給される電源VBITも10V程
度に迄上昇する。この回路DRに“1”レベルがラッチ
されていれば、ビット線BLの高レベルがそのまま維持
される。また、この回路DRに“0”レベルがラッチさ
れていれば、プリチャージしたビット線BLのレベルは
放電されて“L”レベルになり、浮遊ゲートへの電子の
注入が起る。このようにして、256バイト分の書き込
みが同時に行われる。
イ→再プログラムの各動作を、図59に示すタイミング
チャートを参照しながら説明する。
様である。即ち、プログラムコマンドPCが入力されて
プログラムモードになると、制御信号BLCDが“L”
レベルとなり、データレジスタ回路DR中のトランスミ
ッショントランジスタTTがオフして、データレジスタ
回路DRがビット線と切り離される。また、これととも
に、昇圧回路SU1〜SU6が動作し始め、書き込みプ
リチャージ回路WPCに入力される信号BLCRL,B
LCUが次第に昇圧して10V程度に達する。このと
き、メモリセルアレイMCA中のビット線の電位も信号
BLCRLの上昇とともに高電位まで上昇する。このと
き、選択されたWLは20V程度の高電位に、NAND
セル群内のソース側のセレクトゲートトランジスタT2
のゲート(セレクトラインSL2)は“0”Vに、他の
トランジスタT1 のゲート(セレクトラインSL1)は
10V程度の中間レベルに設定される。
次変化させ、あるバイトnについて8ビットの書き込み
データを8つのデータレジスタ回路DRへ入力し、ラッ
チする。これを256回繰り返して、256バイト分の
書き込みデータを全てのレジスタ回路DRにラッチす
る。この後、信号BLCUが“L”レベルとなり、書き
込みプリチャージ回路WPCがオフする。これととも
に、信号BLCDが10V程度にまで上昇することによ
りトランジスタTTがオンしてビットラインとデータレ
ジスタ回路DRが接続される。このとき、データレジス
タ回路DRに供給される電源VBITも10V程度にま
で上昇する。データレジスタ回路DRに“1”レベルの
データがラッチされていれば、ビット線のレベルは高レ
ベルのままに維持される。また、データレジスタ回路D
Rに“0”レベルがラッチされていれば、プリチャージ
済のビット線の高レベルは放電により低下して“L”レ
ベルになり、選択したメモリセルにおいて浮遊ゲートへ
電子の注入、つまり“0”データの書き込みが起る。こ
のような書き込みは、256バイト分について同時に行
われる。ここまでの書き込み動作は図58の場合と同じ
である。
ファイコマンドVCが入力されて、プログラムモードが
解除される。信号BLCDは“0”Vとなり、BLCR
Lは“5”Vに、信号VBITは5Vになるとともに、
リセット信号RSTによりビット線が放電される。この
とき、本実施例ではデータレジスタ回路DR内のラッチ
データはリセットしないようにしている。即ち、書き込
みデータはデータレジスタ回路DR内にラッチされたま
まの状態となる。この状態で、リードプリチャージ回路
RPCにHレベルの制御信号PREが加えられ、ビット
線がプリチャージされる。今、“0”データをライトし
た場合を考える。データレジスタ回路DR内のラッチ回
路により、信号IOは“1”レベルとなり、その反転信
号NIOは“0”レベルとなっている。このとき、プロ
グラムベリファイモードになると、データレジスタ回路
DR内のトランジスタT12はオン状態となるが、トラン
ジスタT11は、それのゲート信号のレベルが“0”レベ
ルのためオフしており、このパスからのビット線への充
電は行われない。
みNGとなった場合と、OKとなった場合の2通りが存
在する。即ち、OKとなった場合は、メモリセルのしき
い値電圧は正方向へシフトしており、このためプリチャ
ージされた電位はそのまま保持される。そして、トラン
スミッショントランジスタTTを制御する信号BLCD
が“1”レベルとなることによりデータレジスタ回路D
Rとビット線が接続され、今迄“0”レベルであったN
IOの電位が、高電位に充電されたビット線により、
“1”レベルに充電される。従って、信号PROVER
Iが入力されるトランスミッショントランジスタTTを
介して“0”レベルがトランジスタT14のゲートに入力
され、トランジスタT14はオフ状態となる。
を考える。即ち、“0”ライトしたにもかかわらず、メ
モリセルのしきい値電圧は負方向に存在し、このためプ
リチャージされつつ、電位は“0”レベルへ放電されて
しまう。そして、トランスミッショントランジスタTT
を制御する信号BLCDが“1”レベルとなることによ
りトランジスタTTがオンして、データレジスタ回路D
Rとビット線とが接続される。しかしながらこのとき
は、NIOの電位は“0”レベルのままとなり、トラン
ジスタT14のゲートには“1”レベルの信号が入力さ
れ、トランジスタT14はオン状態となる。
る。“1”ライト時は、データレジスタ回路DR内のラ
ッチ回路により、信号IOは“0”レベル、信号NIO
は“1”レベルとなっている。
タレジスタ回路DR内のトランジスタT11はオン状態と
なる。このため、トランジスタT11,T12を介してビッ
ト線はベリファイ動作中充電され続ける。リードプリチ
ャージ用のトランジスタTR2 は、リード時にメモリセ
ルがオンした時のオン電流により“0”レベルに放電さ
れるように小さいコンダクタンスgmに設定される。し
かし、トランジスタT11,T12のコンダクタンスgm
は、“1”ライト後のベリファイ動作によって、常にビ
ット線を“1”レベルに充電するように、大きな値に設
定されている。即ち、トランジスタT14のゲートには
“0”レベルの信号が入力されることになる。
ず、メモリセルのしきい値が誤書き込みにより高くなっ
てしまうというケースも考えられる。このような場合に
は、ベリファイ動作を行っても、やはりトランジスタT
14のゲートには“0”レベルの信号が入力される。この
ため、上記の場合と区別がつかないという問題がある。
しかしながら、このような誤書き込みの有無は、製品出
荷時のテストにより選別される。このため、このような
誤書き込みについては、実使用上は、ほとんど考えなく
ていいことになる。
れるデータレジスタ回路DR内のトランジスタT14のゲ
ートには、ベリファイ動作を行って読み出したデータに
対応して“0”レベルもしくは“1”レベルが入力され
る。即ち、プログラムNGのビットが1つでも存在する
と、トランジスタT14のゲートへの入力信号は“1”レ
ベルとなる。このため、トランジスタT14はオン状態と
なり、信号PEOKは“1”レベルとなり、ベリファイ
NGを示す。
IIを入力して、再プログラムを行う。この再プログラ
ムの時は、第1回目のプログラム時と異なり、データレ
ジスタ回路DR内のラッチデータのうち、プログラムO
Kのビットのデータは“1”ライトデータに変わってい
る。従って、NGのビットについてのみ、“0”ライト
が行われる。即ち、プログラムを行った結果プログラム
OKとなったビットに対しては、それ以上の追加書き込
みは行わず、よってそれ以上のしきい値電圧の上昇も起
らないことになる。このようにして、再プログラムを何
回か行い、すべてのビットがプログラムOKとなると、
トランジスタのゲート信号はすべて“0”レベルとな
る。このとき初めて信号PEOKは“0”レベルとな
り、プログラムは終了する。
イ時に、カラムアドレスを順次変化させることなしに、
一括してベリファイ動作を行える。このため、ベリファ
イ時間を短くでき、ひいては、プログラム時間の短縮に
つながる。また、ベリファイNGのとき再プログラムを
行うに当り、プログラム完了ビットに対しては再びプロ
グラムしないようにしている。このため、しきい値電圧
の分布を小さくでき、リードマージンの向上が図れる。
図60は本発明を用いた時の書き込み動作時のVth分布
を示したものである。消去した状態から書き込みを行う
に当り、書き込みの速いメモリセルFMCはベリファイ
OKとなっても、遅いセルSMCはNGとなる。この状
態で再プログラムを行うとき、ベリファイOKのメモリ
セルにはそれ以上追加書き込みは行わない。このため、
しきい値の上昇は起らない。即ち、書き込みの遅いセル
SMCがベリファイOKとなった時点でのしきい値電圧
の分布幅はVthDBせまくできる。これにより、リード
マージンRMも充分に確保できることになる。
明したが、消去動作のときも、消去OKか否かの読み出
し動作も、プログラムベリファイの時と同じように、一
括で行うことができる。即ち、消去ベリファイ時は、信
号NIOをトランジスタT14に入力するようにしてい
る。このため、消去OKのときに信号PEOKが“0”
レベルとなり、一括ベリファイが可能となる。
トを示す。この図61からわかるように、イレーズモー
ドにおいて、イレーズ動作自身は従来と同一であるが、
ベリファイ動作が一括でできる。このため、ベリファイ
時間の短縮が可能となる。
路であり、その詳細は、例えば、図62に示される。
が、メモリセルアレイとして、m行×256バイトのマ
トリクス状に配置されているアレイの一部を示してい
る。
ロームの厚さのAl膜で形成され、そのピッチは数μm
ピッチで配列される。このため、隣接するビット線とビ
ット線との間にも層間容量が存在する。同図に、ビット
線BL1とビット線BL2の層間容量をC12、ビット線
BL2とビット線BL3の層間容量をC23として示す。
また、ビット線はメモリセル上に配線されるため、対基
板容量も、存在することになる。これをC1 ,C2 ,C
3 として表わしている。また、メモリセルは、選択トラ
ンジスタを介して、ビット線に接続されている。そのた
め、選択トランジスタのジャンクション部分にも容量が
存在する。これをC1j,C2j,C3jとして表わす。
セルで構成される、16M NAND E2 PROMを
例にとると、 ビット線と基板との間の容量C1 =C2 =C3 =0.3
9pF、 ビット線とビット線との間の層間容量C12=C23=0.
14pF、 ジャンクション部の容量C1j=C2j=C3j=0.11p
F となる。
ト線を電源電圧Vccレベル迄プリチャージを行ない、プ
リチャージした電位が放電するか否かでなされることを
前に説明した。即ち、“1”セルの場合、メモリセルが
オンしてプリチャージした電位の放電を行なう。また、
“0”セルの場合は、メモリセルはオフしたままのた
め、プリチャージした電位はそのまま保持される。今、
隣接する3本のビット線を考える。ビット線BL1とB
L3は“1”セル、ビット線BL2のみ“0”セルに接
続されているとする。読み出す時は、ビット線BL2の
放電はなされず、ビット線BL1とBL3が放電される
ことになる。この時、前記したような容量が存在するた
め、ビット線BL2は電位変動の影響を受ける。即ち、
その影響により変位する電圧をΔVとすると、 となる。
おこすことになる。このことは、読み出し動作に限ら
ず、プログラム時のベリファイ動作時でも同じことがあ
てはまる。プログラムベリファイ時の方が充分に書き込
みがなされていないメモリセルが存在し得るため、動作
マージンはさらに厳しくなる。
グラムベリファイ時のタイミングチャートを示す。
力されるとプログラムモードになる。このとき、データ
レジスタ回路DRのトランスミッショントランジスタT
Tを制御する信号BLCDが“L”となり、トランジス
タTTがオフする。また、これと共に、昇圧回路SUが
動作し始め、次第に書込みプリチャージ回路WPC(図
55参照)に入力される信号BLCRL、BLCUが昇
圧してゆき、10V程度まで上昇する。このとき、メモ
リセルアレイ群の中のビット線BLも、BLCRLの上
昇と共に、電位が上昇する。このとき、選択されたWL
は20V程度の高電位に、NANDセル群のソース側の
セレクトゲートトランジスタのゲートは0Vに、他のゲ
ートは10V程度の中間レベルにそれぞれ設定される。
化させ、書込みデータをデータレジスタ回路DRへ入力
していく。このとき、データレジスタ回路DRへ入力さ
れた書込みデータはそこにラッチされる。256バイト
分の書込みデータがそれぞれデータレジスタ回路DRに
ラッチされると、信号BLCUが“L”となって書込み
プリチャージ回路WPCはオフする。これと共に、信号
BLCDが10V程度にまで上昇してトランジスタTT
がオンし、ビットラインBLとデータレジスタ回路DR
が接続される。このとき、データレジスタ回路DRに供
給される電源VBITも10V程度にまで上昇する。こ
の回路DRに“1”がラッチされていれば、ビット線B
Lの“H”がそのまま維持される。また、このデータレ
ジスタ回路DRに“0”がラッチされていれば、プリチ
ャージされたビット線のレベルは“L”になり、浮遊ゲ
ートへの電子の注入が起る。このようにして、256バ
イト分の書込みが同時に行われる。
VC(図示せず)が入力されて、プログラムモードが解
除される。信号BLCDは5Vになり、BLCRLは0
Vになり、信号VBITが5Vになり、これとともに、
リセット信号RSTによりビット線BLが放電される。
このとき、同時にデータレジスタDR内で書込みデータ
もリセットされる。
C内のトランジスタTR1が制御信号PREによりオン
して、ビット線がプリチャージされる。そしてメモリセ
ルのデータを前記したように読み出し、書込みデータの
ベリファイを行う。
期を見計らって、信号Pv ,BLCDを“H”レベルに
することにより、ビット線の“L”及び“H”レベルを
データラッチ回路DRへ転送し、再プログラムデータを
ラッチしなおす。もし、ベリファイNGのとき、すなわ
ち“0”書き込んだにも拘らず“1”が読み出されたと
きは、ビット線は“L”レベルになっている。このた
め、そのまま“L”レベルがラッチされることになる。
再書き込みの時は、再び“0”ライトする。これに対し
て、ベリファイOKのときは、ビット線は“H”レベル
になっている。このとき、信号Pv ,BLCDが“H”
レベルとなると、ビット線の“H”レベルがデータラッ
チ回路DRへ転送され、ラッチデータを“0”データか
ら“1”データへ反転させる。即ち、再プログラムする
時は、“1”ライトするためしきい値電圧の上昇はおこ
らない。また、“1”ライトしているビット線は、ベリ
ファイ時“L”レベルへ放電される。信号Pv が“H”
レベルになった時、トランジスタT11はデータレジスタ
DRの中に“1”がラッチされているためそのゲートが
“H”レベルとなる。これにより、トランジスタT11,
T12を介してビット線が再び“H”レベルとなる。そし
て、信号BLCDが“H”となると、ビット線の“H”
レベルが再びデータラッチ回路DRにラッチされる。こ
のようにして、“0”ライトしているビット線のうちN
Gのビットについてのみ再プログラムを行なう。
ファイ動作を行うとき、以下のような問題点がある。次
にその問題点について説明する。
る書き込みデータWDとベリファイデータVDの組み合
わせを示した図である。
“1”ライト、ビットラインBL2に“0”ライトを行
ない、“0”ライトしたビットが、ベリファイNGの場
合を示している。即ち、ベリファイ動作において、プリ
チャージした電位は、3本のビット線とも“L”レベル
に放電される。十分にビット線が放電されたころに、信
号Pv が“H”レベルとなり、再プログラムデータの設
定を行なう。即ち、ビット線BL1とBL3は“1”ラ
イトしているため、前記説明の様に、トランジスタ
T11,T12からの充電により“H”レベルとなる。この
とき、トランジスタT11,T12から、メモリセルを介し
て、電源VccからVssへ向う電流の直流パスが存在す
る。従って、メモリセルのgmに対して、トランジスタ
T11,T12のgmを充分に大きく設定し、その“H”レ
ベルが充分に保証されるよう設定している。
のため、やはり“L”レベルに放電され、信号CONが
“H”レベルとなっても、ビット線BL2は“L”レベ
ルのままである。この時に、問題となるのは、“1”ラ
イトしているビット線において、再プログラムデータ設
定時、ビット線の電位を“L”レベルから“H”レベル
へ再充電するところにある。即ち、前述の説明のよう
に、やはり、隣接ビット線間のカップリングの影響によ
り、ビット線BL2のレベルも持ち上がることになる
(Tup)。例えば、トランジスタT11によるしきい値
のドロップを考慮すると、電源電圧Vccが5Vのとき、
0Vから4V迄、持ち上がる。このとき、ビット線BL
2のレベルは、 ΔV=0.358×4=1.4V だけ変化することになる。
しきい値分布のばらつきに起因して、所定のベリファイ
後の電位レベルの分布もばらつくことになる。この様子
を図66に示す。ベリファイ後のレベルは、“0”V迄
完全に放電される場合と、1V程度迄しか放電されない
場合がある。このとき、前述のカップリングの影響を受
けると、2.4V迄電位が変動し、センスレベルをこえ
ることになる。即ち、“0”ライトNGとなるべきメモ
リセルが、“0”ライトOKと誤って検知されることに
なり、メモリセルの動作マージンを減らすことになる。
図65に示す〜の組み合わせの例は、カップリング
により誤動作する様な組み合わせはない。
説明する。プログラムコマンドが入力された後に、メモ
リセルにデータが書き込まれる動作は、図64で説明し
た動作と同一のため説明を省略する。異なるのは、プロ
グラムベリファイ時の動作である。プログラムベリファ
イモードとなると、信号PREによってビット線がプリ
チャージされる。ビット線のプリチャージが終了する
と、ベリファイリード動作を行なう。このとき、同時に
信号Pv も“H”レベルとする。これにより、“1”ラ
イトしているビット線については、トランジスタT11,
T12がオンするため、充電されることになる。従って、
“L”レベルに放電されることなく、“H”レベルを保
持することになる。そして、所定の時間の後、信号BL
CDを“H”レベルとすることにより、ビット線の電位
レベルをデータラッチ回路DRへ転送し、検知、ラッチ
する。即ち、“1”ライトしているビット線は常に
“H”レベルであり、“0”ライトしてベリファイOK
のビット線も“H”レベルとなる。また、ベリファイN
Gのビット線は放電されることとなる。このようにする
と、前述のように、“1”ライトのビット線が放電され
ることがない。このため、再書き込みデータを設定する
ときに、“L”レベルから“H”レベルという、前述の
ような電位変化はおこらないことになる。
なくデータを検知できる。このため、データの検知を誤
ることもなくなる。このことは図68に示されている。
図68のの組み合わせにおいて、図65で説明した
の場合と比較して、改善されていることが分かる。この
ことを、図69に、図66と対比させて図示する。前述
のように、再書き込み設定時に、ビット線のカップリン
グの影響による持ち上がりがなくなるため、正しくデー
タを読み出すことができる。
11,T12の他の例を示す。(a)は前述迄の説明に用い
た例で、(b)は他の例である。トランジスタT11とし
て、0V付近にしきい値電圧を持つトランジスタを用い
ることにより、ベリファイ時のビット線の“H”レベル
を、Vccに近く設定できる。また、トランジスタT12の
ゲートに、昇圧した電位を入力することにより、さらに
効果は上がる。即ち、電源電圧Vccに対し、電位ドロッ
プ(しきい値ドロップ)する分が少なくなり、これによ
り読み出し動作により大きなマージンがでる。
される一般的な回路図であるため説明は省略する。
うことにより、ビット線のカップリングの影響を無視で
きる。
ラムベリファイ時には、“0”セルに対してマージンを
得るために、0.5V程度メモリセルのゲートを持ち上
げている。
に対しては、ベリファイ動作のとき、常にトランジスタ
T11,T12がオンして、電流を、メモリセルを介して、
流していることになる。
の外で共通に接続され、消去時には20V程度の高電圧
が印加され、プログラム時、リード時には、GNDレベ
ルに設定するためのVwell回路に接続される。即ち、ソ
ースラインの配線抵抗が存在することになる。ベリファ
イ時、1セル当たり、10μA程度の電流を流したとす
る。約1ページについて“1”ライトしている時は、2
56バイト分のメモリセルについて電流が常時流れるこ
とになる。即ち、256×8×10μ=20mAとな
る。
在したとすると、ソースラインの電圧は、0.4V浮く
ことになる。これに対して、1ページのほとんどについ
て“0”ライトしている時は、常時流れる電流はほとん
ど存在しない。従って、ソースの電位はほとんど上昇せ
ず、GNDレベルとなる。即ち、書き込みパターンに起
因して、プログラムベリファイ時のソースの電位が変わ
るという問題がある。
は存在しないため、ソースのレベルはほとんどGNDレ
ベルとなる。従って、書き込みパターンによりメモリセ
ルの分布が異なり、メモリセルの動作マージンが異なる
ことになる。また、1ページ分のセルのほとんどについ
て“1”パターンを書く場合、プログラムベリファイ時
とリード時のソースの電位が異なるため、ベリファイは
OKとなっても、実際にリードするとNGということに
なる。
ベリファイ時、メモリセルのゲートを0.5V程度浮か
す回路のグランドは、周辺回路のVssラインに接続され
ている。また、メモリセルのソースラインは、Vwell回
路へ接続される。従って、書き込みパターンによりメモ
リセルのソースラインが浮いたとしても、ベリファイレ
ベル設定回路のソースは浮かないために、ソースライン
の電位に差がでることになる。このため、ベリファイレ
ベルの設定を、ソースの浮きを見込み、1.0Vに設定
したとする。書き込んだメモリセルのしきい値分布を
2.5Vとすると、1ページのほとんどのセルについて
“0”ライトしている場合、書き込んだメモリセルの上
限は(1V+2.5V=)3.5Vとなる。これに対し
て、ほとんど“1”ライトしている場合は、ソースの電
位も0.5V程度持ち上がるため、メモリセルのゲート
は0.5Vと等価になり、0.5V+2.5Vで、上限
のしきい値は3.0Vとなる。この違いは、AC特性の
違い、信頼性の違いとなる。
に、ベリファイレベル設定回路のソースを、トランジス
タTA を介して、メモリセルのソースと共通に接続す
る。トランジスタTA のゲートには、プログラムベリフ
ァイ時“H”レベルとなる信号“PROVERI”が加
えられる。このようにすると、プログラムベリファイ時
に、ベリファイレベル設定回路のソースはメモリセルの
ソースと共通になり、そのため、メモリセルのソース電
位の変化をそのまま反映することができる。
位も設定値に対して0.5V高くなり、このため常にメ
モリセルのソースとゲート間には、一定の電圧が印加さ
れることになる。即ち、いかなるパターンを書いても、
同一の分布を得られることになり、より高い信頼性を得
ることができる。
し、図81はVwell回路を示す。次に、別の回路構成で
第11の実施例(図55)と同様の効果を得られる、第
11の実施例の変形例を説明する。この変形例を示す図
82においては、第11実施例(図55)と同等の回路
には同一の符号を付している。図82には、1列分のメ
モリセルアレイとそれに対する周辺回路を示している。
なり、データラッチ回路DRを2つのデータラッチ回路
DR1,DR2を有するものとしている。第1のデータ
ラッチ回路DR1は、IOとNIOとの間に直接逆並列
に接続された2つのインバータを有する。第2のデータ
ラッチ回路DR2は、トランジスタT31,T32を介し
て、IOとNIOとの間に接続された2つのインバータ
を有する。トランジスタT31,T32は信号SDICによ
って制御される。さらに、第1、第2のデータラッチ回
路DR1,DR2の出力信号がイクスクルーシブノア回
路XNORに加えられている。すなわち、2つの入力信
号の論理レベルが一致している場合のみ“H”レベルと
なる。このイクスクルーシブノア回路XNORの出力
は、信号VREADによって制御されるトランジスタT
21を介してIOに加えられる。この回路XNORの出力
の反転信号は、信号VREADによって制御されるトラ
ンジスタT22を介して、NIOに加えられる。図82で
は、図55におけるトランジスタT11、トランジスタT
12は必要ないので除去している。
は、第11実施例と同様なので、説明を省略する。
動作は、前述したものと同様である。プログラムコマン
ドPCが入力されてプログラムモードになる。外部から
は、コラムアドレスとページを示すページアドレスが入
力される。このとき、信号BLCDが“L”となり、ト
ランジスタTTがオフする。また、これと共に、昇圧回
路SUが動作し始め、次第に書込みプリチャージ回路W
PCに入力される信号BLCRL、BLCUが昇圧して
ゆき、10V程度まで上昇する。このとき、メモリセル
アレイ群の中のビット線BLの電位も、BLCRLの上
昇と共に上昇する。このとき、選択されたWLは20V
程度の高電位に、NANDセル群のソース側のセレクト
ゲートトランジスタのゲートは0Vに、他のゲートは1
0V程度の中間レベルにそれぞれ設定される。
化させ、書込みデータをデータレジスタ回路DRへ入力
していく。このとき、データレジスタ回路DRへ入力さ
れた書込みデータは第1のデータラッチ回路DR1にラ
ッチされる。256バイト分の書込みデータがそれぞれ
第1データ回路DR1にラッチされた後、信号BLCU
が“L”となって、書込みプリチャージ回路WPCはオ
フする。さらに、信号SDICが“H”になるとトラン
ジスタT31、T32がオンし、第2のデータラッチ回路D
R2に書込みデータがラッチされる。続いて、信号SD
ICが“L”になりトランジスタT31、T32がオフにな
る。信号SDICを書き込みデータ入力と同時に“H”
レベルとして、第1、第2のデータラッチ回路に同時に
ラッチ動作をおこなってもよい。このとき、VREAD
は“L”であるためトランジスタT21、T22はオフして
いる。これと共に、信号BLCDが10V程度まで上昇
してトランジスタTTがオンし、ビットラインBLとデ
ータレジスタ回路DRが接続される。
される電源VBITも10V程度にまで上昇する。第1
のデータラッチ回路DR1に“1”がラッチされていれ
ば、ビット線BLの“H”がそのまま維持される。ま
た、この第1のデータラッチ回路DR1に“0”がラッ
チされていれば、プリチャージされたビット線のレベル
は“L”になり、浮遊ゲートへ電子の注入が起る。この
ようにして、256バイト分の書込みが同時に行われ
る。
終了した後ベリファイコマンドCFが入力される。これ
により、信号BLCDは0Vとなり、BLCRLは5V
に、信号VBITは5Vとなるとともに、リセット信号
RSTによりビット線が放電される。このとき、書込み
データはデータレジスタ回路DR内の第2のラッチ回路
DR2にラッチされたままの状態となる。この状態で、
リードプリチャージ回路RPCに“H”の制御信号RP
Cが加えられ、ビット線がプリチャージされる。
にともない、リードデータが第1のラッチ回路にラッチ
される。この時、第2のラッチ回路DR2にラッチされ
たデータとコンパレートを行う。続いて、信号BLCD
は0Vとなり、データラッチ回路がメモリセルと切離さ
れる。続いて、信号VREADが5Vとなり、トランジ
スタT21、T22がオンし、第1のラッチ回路DR1にコ
ンパレート結果がラッチされる。このレベルは、図83
に破線で囲んだ、書込みデータが“1”、ベリファイデ
ータが“0”という条件でもエラー判定がされる。つま
り、書込みデータが“1”、ベリファイデータが“0”
という、第11の実施例では無視していた条件でも、ベ
リファイNG信号が出力される。
同様である。すなわち、プログラム動作から所定時間経
過後、ベリファイリードコマンドCFを入力すると、ベ
リファイ出力モードに入る。すると、/REを“H”→
“L”→“H”→“L”と順次に変化させることによっ
て、カラムアドレスACが次々にインクリメントし、順
次にラッチデータの内容を256バイト分(256回)
出力する。図82の回路構成では、図83において説明
した、コンパレートした結果が出力される。すなわち、
ベリファイNGのビットに対しては“1”データが、そ
れ以外のビットに対しては“0”データがパラレルに出
力される。
ム、ベリファイ、再プログラムを行う方式で説明した
が、プログラムコマンドを入力することにより、内部オ
ート動作によりベリファイ動作、再プログラム動作を行
い、PASS、FAIL判定を行うようにすることもで
き、このようにすれば、さらに使いやすくなる。
す。プログラムオートコマンドはコマンドレジスタ回路
CRにより解読される。この回路CRの出力に基づい
て、論理回路LOG1がパルス信号AUTOpules
を出力する。信号AUTOpulesは、フリップフロ
ップFF1に入力され、プログラムモード信号PROが
“H”レベルの状態でラッチされる。
とによりプログラムが開始される。所定のプログラム時
間後、論理回路2からのプログラム終了信号PROEに
より、フリップフロップFF1及びコマンドレジスタ回
路CRをリセットする。プログラム終了信号PROE
は、フリップフロップFF1に入力するとともにフリッ
プフロップFF11にも入力され、ベリファイモードと
なる。所定のベリファイ時間は、バイナリカウンターB
C11によりカウントされる。
作を行い、ベリファイOKか否かを判定する。もし、N
Gの場合は、プログラム回数をカウントするカウンタP
NCのカウント値を1つ進めるとともに再プログラムを
行う。OKの場合はpassとする。
ラムコマンドを入力するだけでPASS、FAILの判
定が可能となり、使いやすくなる。
したが、消去動作についてもまったく同様に考えること
が可能である。
ムの組み合わせについて説明する。再プログラムを所定
の回数行っても、ベリファイがNGのままであると、そ
のページ(256バイト)はエラーとして扱われる。こ
こで、何ビットのセルがベリファイNGとなっているか
を外部から識別することができる。ここではこれをベリ
ファイリードモードと呼ぶことにする。以下、プログラ
ム→ベリファイリードの動作を図86のタイムチャート
を用いて説明する。
ある。プログラムコマンドPCが入力されるとプログラ
ムモードになる。外部からは、カラムアドレスとページ
を示すページアドレスが入力される。このとき、データ
レジスタ回路DRのトランスミッショントランジスタT
Tを制御する信号BLCDが“L”となり、トランジス
タTTがオフする(図55参照)。また、これと共に、
昇圧回路SUが動作し始め、次第に書込みプリチャージ
回路WPCに入力される信号BLCRL、BLCUが昇
圧してゆき、10V程度まで上昇する。このとき、メモ
リセルアレイ群の中のビット線BLの電位も、BLCR
Lの電位上昇と共に上昇する。このとき、選択されたW
Lは20V程度の高電位に、NANDセル群のソース側
のセレクトゲートトランジスタのゲートは0Vに、他の
ゲートは10V程度の中間レベルにそれぞれ設定され
る。
化させ、書込みデータをデータレジスタ回路DRへ入力
していく。図では/WEが入力データのラッチ信号とし
て働いている。このとき、データレジスタ回路DRへ入
力された書込みデータはそこにラッチされる。256バ
イト分の書込みデータがそれぞれデータレジスタ回路D
Rにラッチされると、信号BLCUが“L”となって書
込みプリチャージ回路WPCはオフする。これと共に、
信号BLCDが10V程度にまで上昇してトランジスタ
TTがオンし、ビットラインBLとデータレジスタ回路
DRが接続される。このとき、データレジスタ回路DR
に供給される電源VBITも10V程度にまで上昇す
る。この回路DRに“1”がラッチされていれば、ビッ
ト線BLの“H”がそのまま維持される。また、このデ
ータレジスタ回路DRに“0”がラッチされていれば、
プリチャージされたビット線のレベルは“L”になり、
浮遊ゲートへの電子の注入が起る。このようにして、2
56バイト分の書込みが同時に行われる。
コマンドVCではなく、ベリファイリードコマンドCF
を入力するとベリファイ出力モードに入る。カラムアド
レスACを次々にインクリメントさせ、順次ラッチデー
タの内容を256バイト分(256回)出力する。ベリ
ファイNGのビットに対しては“1”が、それ以外のビ
ットに対しては“0”がパラレルに出力される。
構成で、ベリファイNGかどうかをチップ外部に出力す
ることができる。ここで、出力データは従来のような実
際にセルに書込まれたデータではなくて、再書込みをす
べきかどうかを示すベリファイNG信号である。従っ
て、外部にコンパレート回路などを持つ必要なしに、書
込みエラーのおきたセル数をカウントすることができ
る。ベリファイリードで“0”が出力されたセルの合計
が“1”ページ分でのベリファイNGの合計である。ま
た、当然ではあるが、どこの番地でベリファイNGがあ
ったかを特定することができる。
(エラーコレクト回路)と組合わせた実施例を説明す
る。一般に、記憶データの信頼性を高めるため冗長セル
を付加してエラーセルを補償する手法が使われている。
例えば、256バイト(2Kビット)のページに対して
64ビットの冗長ビットを設ける。これに冗長ビットの
データとしてハミングの距離を用いたハミング符号化を
行うと、6ビットまでのデータ誤りを修正することがで
きる。さらに一般的に、Mビットのデータ列に対してN
ビットの冗長ビットを追加すると、 を満たすTビットの誤りを修正できる。
トを図87に示す。書込み動作に入り、プログラムを開
始すると、1ページ(256バイト)分のデータが書込
まれる。さらに、エラーコレクト回路の64ビットの冗
長セルに冗長データが書込まれる。続いて、ベリファイ
動作に入り、ベリファイOKならば書込みが異常なく終
了したことになり、書込み動作が終了する。ベリファイ
がNGであれば、次に、再プログラムが何回目かを示す
カウンターと比較して、これが3回目以下であれば再プ
ログラムを行う。再プログラムの設定回数(この場合3
回)を越えた場合、ベリファイリードを行う。ここで、
前述したように、1ページ分のNGビットの個数をカウ
ントする。続いて、このカウント結果が所定の冗長ビッ
ト数(この場合64ビット)で修正することができるか
を比較し、これが出来れば、書込みOKとなり、書込み
動作が終了する。また、NGビット数が冗長ビットでさ
えも救えないほど大きければ書込みエラーとなる。
じたとしてもECCで救済できる範囲内であれば書込み
エラーとならない。従って、このように記憶装置を構成
した場合、外部からみた書込みエラー数が従来と比較し
て大幅に低下する。とくに、経時劣化のあるEEPRO
Mでは効果が顕著である。
加した場合、NGビットがあるにも拘わらず書込みエラ
ーとならないことがある。しかし、NGビットがECC
で救済出来る範囲であるかを判定しながら、ECCの救
済限界にどれほど近づいているかを知ることができる。
例として、ECCの救済限界の8割がNGビットとなっ
たとき、警告を発するようにすれば良い。とくに、経時
劣化のあるEEPROMではチップの寿命を判定する手
段となる。
したようにベリファイ動作は一括で行える。従って、ベ
リファイ、を含めた書込み時間はそれほど長くならな
い。
が、これは、ワンチップで構成しても良いし、複数のE
EPROMチップからなる記憶システムとして構成して
も良い。効果はまったく変らない。また、冗長コードの
生成法としてハミング方式を用いたが、これに限る必要
はなく、リードソロモン式符号化法、HV符号化法、フ
ァイアー符号化法、サイクリック符号化法等、種々の符
号化法を用いても良い。
で説明をおこなってきたが、以下にアドレスピンとデー
タ入力ピンを共通にした例を説明する。
E,NWP,CE,NWE,REは外部制御信号であ
る。これらの信号はそれぞれ対応する入力ピンから入力
され、チップの動作モードが決定される。また、制御回
路からは、チップがアクセス可能か、不可能かを示す信
号が、Ready /Busyピンを介して、外部に出力される。
外部信号CLEはコマンド入力モードを決定する。外部
制御信号ALEはアドレス入力モードを決定する。外部
制御信号CEはチップセレクト信号である。外部制御信
号NWEは、コマンド入力モード、アドレス入力モード
及びデータ入力で、それぞれの入力データを取り込むク
ロック信号の働きをする。外部制御信号REは、データ
読み出し時に入力されたアドレスから連続したアドレス
を読みだす際の、アドレスインクリメントと、出力バッ
ファのイネーブル機能を持つクロック信号である。
ードを示すタイミングチャートである。ここで、まず、
コマンド入力モードで、シリアルデータ入力コマンド8
0Hが入力される。これにより、チップは、プログラム
開始番地を入力するため、アドレス入力モードとなる。
アドレス入力モードでは、外部制御信号NWEの3ステ
ップのクロックで、カラムアドレス及びページアドレス
を、アドレスバッファに取り込み、各内部アドレス信号
を入力アドレスデータに対応した所定の論理レベルに決
定する。このときReady /Busy出力端子にReady 信号が
保持されるように構成されている。アドレス入力動作が
終了すると、信号SDICが“L”→“H”レベルに変
化する。このため、共通バスラインIOi/IOiB
に、書き込みデータ及びその反転データが、I/O入力
端子より、転送される。次に、外部制御信号NWEが
“L”レベルとなっている間、入力されたカラムアドレ
スに対応するカラムデコーダ出力信号CSLnが“H”
レベルとなる。このようにしてデータレジスタ内にデー
タが転送される。
ータレジスタの内容は、イニシャライズされた時のデー
タ“1”となっている。N番地からN+j番地までのデ
ータレジスタには、I/O入出力端子から入力された、
データがラッチされている。
ードで、オートプログラムコマンド10Hを入力する
と、チップはメモリセルへの書き込みを行う。
ベリファイ→再プログラム)が自動的に行われる。
端子よりBusy信号が出力される。所定の書き込み時間が
経過すると、自動的にREADY信号が出力されるよう
に設定されている。この書き込みモードが正常に終了し
たかの検知は、コマンド入力モードで70Hのフラグリ
ードコマンドを入力して、ベリファイの結果(信号PE
OK)をI/O入出力端子より読み出すことにより可能
である。
トコマンドを用いずに書き込みを行う場合における外部
制御信号の入力波形と、データ入力タイミングを示す。
コマンド入力モードで、シリアルデータ入力コマンド8
0Hが入力される。これにより、チップはプログラム開
始番地を入力するため、アドレス入力モードとなる。ア
ドレス入力モードでは、前述の読みだしモードと同様
に、外部制御信号WEが“L”レベルとなっている間に
入力された、カラムアドレスに対応するカラムデータ出
力信号が“H”レベルとなる。これにより、データレジ
スタのラッチ内容は、共通バスライン上の書き込みデー
タラッチに書き込まれる。このようにして順次、書き込
みデータがラッチされる。ラッチが終わると、プログラ
ムコマンド“40H”が入力され、プログラムモードへ
移行する。
ロウアドレスに応じたアドレスバッファ回路内の内部ア
ドレス信号に対応したワード線が選択される。更に、所
定のディレイ時間の後、選択されたワード線にコントロ
ールゲートが接続された1ページ分のメモリセルデータ
が、ビット線を介して読み出され、データレジスタにラ
ッチされる。次に、このデータレジスタの内容PEを、
“H”→“L”→“H”と変化させ、カラムアドレスを
インクリメントさせ、順次、データをチップ外部に呼び
出す。読みだしたデータを、チップで、外部記憶書き込
みデータとコンパレートする。これにより、どの番地
で、何ビットがエラーとなったかを判定することができ
る。
行う場合の、外部制御信号の入力波形とデータ入力タイ
ミングを示す。まず、コマンド入力モードで、シリアル
データ入力コマンド80Hが入力される。これにより、
チップはプログラム開始番地を入力するため、アドレス
入力モードとなる。アドレス入力モードでは、前述の読
みだしモードと同様に、外部制御信号WEの3ステップ
のクロックで、カラムアドレス及びページアドレスを、
各々のアドレスバッファ回路に取り込み、各内部アドレ
ス信号を入力アドレスデータに対応した所定の論理レベ
ルに設定する。その後、外部制御信号WEが“L”レベ
ルとなっている間に入力された、カラムアドレスに対応
するカラムデータ出力データが“H”レベルとなる。こ
れにより、データレジスタのラッチ内容は、共通バスラ
イン上の書き込みデータに書き込まれる。このようにし
て、順次、書き込みデータをラッチする。このラッチが
終わると、プログラムコマンド“40H”が入力され、
プログラムモードへ移行する。このデータ書き込み時
は、次のベリファイリードコマンドが入力されるまでの
間、書き込みを行う。
イ)を入力すると、前述の説明のように、一括ベリファ
イが行われる。次に、この状態で先述と同じように、R
Eを“H”→“L”→“H”と変化させ、カラムアドレ
スをインクリメントさせ、順次、データをチップ外部に
読み出す。
ビットからは、“0”データが、OKとなったビットか
らは“1”データが出力される。このため、疑似的では
あるが、不良ビット数を判定することができる。図91
は図90に示したシステムの他の例である。ここでは、
ベリファイリードコマンドの入力後に、REを動かし、
カラムアドレスをインクリメントすることなく、フラグ
リードコマンド“70H”を入力し、プログラムOKか
否かを出力する例を示した。このようにシステムを構成
しても、Fail/Passの判定は可能である。
ータの書き込みは、フローティングゲートへのホットエ
レクトロンの注入によりなされる。故に、書き込み時、
1つのメモリセル当たり1〜2mA程度の書き込み電流
を消費する。このため、NAND E2 型では可能であ
るが、NOR型では256バイト等のページ書き込みが
行なえない。しかしながら、NOR型は、読み出しスピ
ードが速い等のメリットを有することから利用されてい
る。
データの書き換えが可能である。まず、アドレス指定を
行ない、書き込みデータを入力し、メモリセルへ書き込
みを行ない、次に書き込んだアドレスのデータを読みだ
し、データの比較を行ない、書き込みがなされたか否か
を判定する。
には、CPUが、データの書き込み、ベリファイ動作に
必要な信号を作ることになる。このため、この間、CP
Uが専有されてしまうという問題がある。
ップ内部でオート化をすることにより、CPUを開放す
る方法が一般的となっている。
と、読み出したデータをラッチする回路と、このデータ
を比較する回路とを設けた例もある(特願平3−125
399)。この例ではパターンエリアが比較的大きくな
り、チップサイズが大きくなるという問題がある。
ターンエリアで、書き込みだけでなく、消去時にも使え
るようにしたものである。
D構造のメモリセルを例にしたものであるが、以下に
は、2層構造のNOR型のセルを用いた場合の一括ベリ
ファイ方式について述べる。即ち、図92〜図94に2
層構造のメモリセル(EEPROM)の一例を示す。
のB−B′線断面図、図94は図92のC−C′線断面
図である。これらの図において、211は第1層目の多
結晶シリコンからなる浮游ゲート(FG)である。21
2は第2層目の多結晶シリコンからなる制御ゲート(C
G)である。この制御ゲート212はメモリセルのワー
ド線として使用される。
4および215は、この基板214上に形成されたN+
型拡散層からなるソース(S)及びドレイン(D)であ
る。216は、コンタクトホールである。217は、こ
のコンタクトホール217を介して、上記ドレイン21
6と接続されるアルミニウム層(ビット線BL)であ
る。さらに、218は浮游ゲートトランジスタ分のゲー
ト絶縁膜であり、厚さは100オングストロームであ
る。219は、浮游ゲート211と制御ゲート12との
間に設けられた絶縁膜であり、例えばO−N−O構造
(Oxide-Nitride-Oxide )の3層構造膜で構成されてお
り、厚さは酸化膜換算で約200オングストロームであ
る。220はフィールド絶縁膜であり、221は層間絶
縁膜である。
ソース214に消去電圧12Vを印加し、ドレイン21
5をフローティング状態とし、制御ゲート213を0V
とする。これにより、薄いゲート絶縁膜18を介して、
浮游ゲート211とソース214との間に、高電圧が印
加される。これによりファウラー・ノルトハイムのトン
ネル効果により、浮游ゲート211中の電子が、ソース
214に放出され、消去が行われる。
を、ソース214に0Vを、制御ゲート213に12V
をそれぞれ印加する。これにより、ドレイン近傍で、イ
ンパクト・アイオナイゼーションが起こり、電子が浮游
ゲート11に注入され、書き込みが行なわれる。
を、ソース214に0Vを、制御ゲート213に5Vを
加える。このとき、浮游ゲート211中に電子が有るか
否かによりオフ/オンし、それぞれ、データ“0”又は
“1”を示すことになる。
回路、例えば4ビット構成でのフラッシュ型EEPRO
Mは、図95に示すように構成される。
ス入力信号であり、ローアドレス・バッファ回路1によ
り増幅・整形されたのち、ローデコーダ回路2に入力す
る。Bi+1 〜Bj はカラムアドレス入力信号であり、カ
ラムアドレス・バッファ回路3により増幅・整形された
のち、カラムデコーダ回路4に入力する。ローデコーダ
回路2は、複数のワード線WLのうちの1本だけを選択
する。カラムデコーダ回路4は、各カラム選択ゲート回
路6中の1本のゲート6Aを選択的にオンして、ビット
線BLを各I/O毎に1本、都合4本だけ選択する。こ
れによって、メモリセルアレイ5の中から、各I/O毎
に1個、都合4個のメモリセルMCが選択される。選択
された各メモリセルMCの情報が、それぞれセンスアン
プ回路7で検知・増幅される。各センスアンプ回路7の
出力が、各出力バッファ回路8を経て、チップ外部へ読
出される。つまり、4つの情報が同時に外部に出力され
る。
4つのメモリセルアレイユニット(MCAU)5Aから
構成される。各ユニット5Aは、説明を簡単にするた
め、4本のワード線WLと、4本のビット線BLと、1
6個のメモリセルMCと、4つのリファレンスメモリセ
ルRMCとを有するものとしている。4本のビット線B
Lに対応させて、カラム選択ゲート回路6中のゲート6
Aも、4つとしている。これらのゲート6Aのうちの1
つが、カラムデコーダ回路4によって、オンさせられ
る。リファレンスメモリセルRMCは、途中にリファレ
ンスゲートRBTを有するリファレンスビット線RBL
によって、センスアンプ回路(SA)7に接続されてい
る。
ビットデータの書き込みは次のようにして行われる。即
ち、4つの入出力兼用パッド(図示せず)から、4つの
データを、各I/O毎に、読み込む。読み込んだデータ
に応じて、書き込み回路10が、ビット線BLの電位を
設定する。つまり、書き込み回路10は、書き込みデー
タが“0”のときは高電位を、“1”のときには低電位
を、入力アドレス信号により選択されるビット線BLに
それぞれ供給する。このとき、入力アドレス信号により
選択されるワード線WLにも高電位が出力される。
択されたワード線WLと、データを書き込むべきビット
線BLとが高電位となる。これにより、メモリセルMC
のドレインD近傍で発生したホットエレクトロンが、メ
モリセルMCの浮游ゲートFGに注入される。これによ
り、メモリセルMCのしきい値電圧が正方向へシフトさ
れ、“0”データがメモリされる。
ト線BLは低電位となる。これにより、浮游ゲートFG
へ電子が注入されることはなく、メモリセルMCのしき
い値電圧もシフトしない。これにより、“1”データが
記憶される。
のソースを高電圧にする。これにより、浮游ゲートFG
に注入されている電子が、F−N(ファウラーノルドハ
イム)のトンネル効果により、放出させられる。
たものであり、これらの図において同一の符号は同一の
回路を示している。図96は、特にセンスアンプ回路
(SA)7及びコンパレート回路9を具体的に示してい
る。さらに、コンパレート回路9に比較対象としての一
方の信号を入力する回路INCIRと、コンパレート回
路9の出力を受ける一括ベリファイ回路VECIRを示
している。
MOSトランジスタからなるメモリセル、RMCは浮游
ゲート型MOSトランジスタからなるリファレンスメモ
リセル(ダミーセル)、BLはビット線、RBLはリフ
ァレンスビット線、RBTはカラム選択ゲート用トラン
ジスタ6Aの1個と等価なダミービット線選択用トラン
ジスタである。このトランジスタRBTは、そのゲート
にVCC電位が与えられ、リファレンスビット線RBLに
挿入されている。BASは複数のカラム選択ゲート用ト
ランジスタ6A,6A,…が並列に接続されているバス
線、LD1はこのバス線BASに接続されている第1の
負荷回路(バイアス回路)、LD2はこのリファレンス
ビット線RBLに接続されている第2の負荷回路(バイ
アス回路)である。第1の負荷回路LD1の出力側のビ
ット線BL′の電位Vinと、第2の負荷回路LD2の出
力側のリファレンスビット線RBL′の電位(基準電
位)Vref とは、データ検知回路28(例えばCMOS
カレントミラーによって構成される)に加えられる。
て、VCC電源とデータ検知回路部28との間には、活性
化制御用のPチャネルトランジスタP4が接続されてい
る。このトランジスタP4のゲートには反転信号/CE
*1が与えられる。このトランジスタP4がオフの時に
は、データ検知回路部28が非動作状態となって、電流
消費が低減される。また、データ検知回路部28の出力
端DSOと接地端との間には、ゲートに反転信号/CE
*1が与えられるNチャネルトランジスタN7が接続さ
れている。
スメモリセルRMCのデータに基づいて生成されるリフ
ァレンスビット線RBLの基準電位Vref と、選択され
たメモリセルから読出されたデータに基づいて生成され
るビット線BLの電位Vinとが、比較される。この比較
結果に基づいて、メモリセル中の記憶データを検知し、
3つのインバータを介して出力バッファ回路8へ出力す
る。
ト回路9の一方の入力端へも入力される。コンパレート
回路9の他方の入力端へは、I/O pad へ加えられた
信号(書き込みデータ)が加えられる。コンパレート回
路9においては、これらの2つの入力信号を比較して、
その結果(VR0)を一括ベリファイ回路VECIRに
加える。一括ベリファイ回路VECIRには、これ以外
の3ビットにおけるコンパレート回路9,からの出力V
R1,VR2,VR3も加えられる。一括ベリファイ回
路VECIRは、これらの出力VR0,VR1,VR
2,VR3の全てが書き込みOKを示すときにのみ出力
回路Dout からの出力を許容する。これ以外の場合、つ
まり、出力VR0〜VR3のうちの1つでも、書き込み
NGを示す場合には、出力回路Dout からの出力を阻止
する。
ムベリファイ時及びイレーズベリファイ時におけるコン
パレート回路9からの出力VR0を示す。図97(a)
は、“1”ライトの場合を示している。プログラムOK
の場合は、センスアンプ出力DS0が“1”となる。こ
れにより、コンパレート出力VR0も“1”、即ち、プ
ログラムOKを示す。図97(b)は、“0”ライトの
場合を示す。“0”ライトNGの場合にはセンスアンプ
出力DS0が“1”を示す。このため、コンパレート回
路出力VR0は“0”、即ち、プログラムNGを示す。
図97(c)は、“0”ライトの場合を示す。“0”ラ
イトOKの場合には、センスアンプ出力DS0が“0”
を示す。このため、コンパレート回路出力VR0は
“H”、即ち、プログラムOKを示す。なお、コンパレ
ート回路出力VR0〜VR3の全てが“H(プログラム
OK)”を示すときには、一括ベリファイ回路出力PV
FYは“H”を示す。図98からわかるように、イレー
ズOK/NGの場合は、センスアンプ出力DS0は“1
/O”を示す。これに応じて、コンパレータ回路出力V
R0は、“1/O”を示す。コンパレート回路出力VR
0〜VR3の全てがイレーズOKを示すときには、一括
ベリファイ回路出力EVFYは“1”となる。コンパレ
ート回路出力VR0〜VR3の1つでもイレーズNGを
示すときには、前記出力EVFYは“0”となる。
す。この実施例は、特開平3−250495号公報の図
6に示されるメモリセルに一括ベリファイ回路を組み込
んだものである。この図99において、図96と同様の
回路にはそれと同一の符号を付している。
イト、及びリード時における各部位への印加電圧は、表
6に示される。
及びイレーズベリファイの動作は、前述の図90におけ
る動作と同様であるため、説明を省略する。
を有する不揮発性半導体記憶装置を用いた記憶システム
の例を説明する。
最大限の能力を引き出すために、階層的に構成されてい
る。それらの1つとしてのキャッシュシステムは、メモ
リアクセスの局所性を利用したものである。通常のキャ
ッシュシステムを用いた計算機は、CPUに加え、高速
で小容量のSRAMと低速で大容量のDRAMとを具備
している。このようなキャッシュシステムでは、アクセ
ス時間の長いDRAM等で構成された主記憶の一部を、
アクセス時間の短いSRAM等で置き換え、これにより
実効的なアクセス時間を短縮している。つまり、CPU
などからアクセスする際に、SRAM内にデータがあれ
ば(すなわちキャッシュがヒットしたときは)高速動作
可能なSRAMからデータを読み出し、ヒットしない場
合(ミスヒットの場合)はDRAM等の主記憶からデー
タを読み出す。キャッシュ容量及び置き換え方式が適当
であれば、ヒット率が95%を越え、平均的なアクセス
は非常に高速化される。
では、書き込み及び消去をページ単位(たとえば2Kビ
ット)で行うことが可能である。ページ単位での処理に
より、書き込み及び消去が非常に高速になる。しかしな
がら、このような装置では、ランダムアクセスを犠牲に
しているため、SRAMやDRAM等のRAMから構成
されるキャッシュメモリが必須である。NAND型EE
PROM等の不揮発性記憶装置にキャッシュシステムを
適用すると、書き込み回数が減り、その結果としてチッ
プの寿命が延びる。
ステムの第1の実施例を説明する。図100はその回路
構成を示している。このシステムは、ROM121と制
御回路122を有する。ROM121は、一括ベリファ
イ機能を有する。制御回路122は、ROM121の書
き込みを制御するもので、少なくとも内部に書き込みデ
ータレジスタを有する。この書き込み制御回路122
は、ROM121が出力する一括ベリファイ信号に応答
して、次に書き込むべきページデータを出力する。この
制御回路は、CPUを用いて構成しても良いし、ゲート
アレーやSRAMを含む複数チップで構成しても良い。
は、一括消去ブロックは通常数ページにわたる。従っ
て、キャッシュメモリなどのシステムを構成したときに
は、一括消去ブロック毎に書き込みを行う。例えば、上
述の8NAND型のメモリセルを有するNAND型EE
PROMでは、2Kビット(1ページ)×8=16Kビ
ット(8ページ)で1つの一括消去ブロックを構成して
おり、書き込みもこのブロック単位で行う。従って、書
き込み動作には常に8ページの書き込みが伴う。
が出力する一括ベリファイ信号VFYを用いて次のペー
ジの書き込み動作を行う。すなわち、1ページ目のデー
タをラッチした後はROM内部で書き込み及びベリファ
イが繰り返えされる。1ページ分のすべてのデータの書
き込みが完了すると、1ページ目についての一括ベリフ
ァイ信号VFYが出力される。この一括ベリファイ信号
VFYを制御回路122が検知し、2ページ目のデータ
をROM121にラッチする。続いて、ROM内部で2
ページ目についての書き込み及びベリファイが繰り返さ
れ、1ページ分のすべてのデータの書き込みが完了する
と、2ページ目についての一括ベリファイ信号VFYが
出力される。3ページ目以降についても上記と同様にし
て書き込まれる。
リセルを有するNAND型EEPROMでは、一回の書
き込み動作において、制御回路122は8ページ分のデ
ータ転送を行い、2ページ目以降は前ページにおける一
括ベリファイ信号を検知した後ページデータの転送を行
う。
と、制御回路122からROM121への書き込みペー
ジデータの転送を、一括ベリファイ信号に基づいて行う
ことができる。従来は、外部に比較回路やベリファイ読
み出し用の大容量のレジスタを設けていたが、本実施例
ではそのようにする必要がない。これにより、制御回路
122の構成は非常に簡単になる。
ROM121が一つである構成を示す。これに対し、一
括ベリファイ信号を出力するROMを複数個有するメモ
リシステムを構成することもできる。図101は、この
一例を示す。このシステムは、上述したような一括ベリ
ファイ機能を有する。このシステムは、ROM101〜
103とRAM104と制御回路105とを有する。R
OM101〜103は、書き込みが終了すると一括ベリ
ファイ信号を出力する。RAM104は、図示しないC
PUからのアクセスに対してキャッシュメモリとして用
いられる。制御回路105は、RAM104とROM1
01〜103との間のデータ転送の制御を行う。RAM
104とROM101〜103との間におけるデータ転
送は、データバス106を介して行われる。ROM10
1〜103が主記憶を構成し、キャッシュメモリとして
用いられるRAM104よりははるかに大容量である。
マッピング方法は、一般的な4ウェイが望ましいが、ダ
イレクトマッピングやフルアソシェイティブ等、既存の
種々の態様のマッピングが可能である。キャッシュメモ
リにおけるブロックは、一括消去ブロックと同じ容量と
する。
ピング方法が4ウェイの時を説明する。この時、SRA
Mは64Kビットであり、4個の16Kのブロックを有
する。これらのブロックは、ROM内の一括消去ブロッ
クのコピーデータを一時的に保持している。例えば、R
OM内の2、3、4、5番目の一括消去ブロック中のデ
ータについてアクセスが行われているとする。このとき
には、これらのデータのコピーデータが、SRAM内の
4個のブロックに、一時的に、保持されている。
括消去ブロックに対して書き込み及び消去動作が行われ
るとする。この際には、すでにそのデータのコピーがS
RAM内に存在する(ヒットする)ため、ROMに対し
て直接アクセスすることはなく、高速なSRAMのみを
介してデータのやりとりが行われる。
括消去ブロックに対して読み出しが行われるとする。こ
の際には、当該一括消去ブロックのデータのコピーは、
SRAMには存在しない(ミスヒットする)ため、RO
Mから読み出したデータをSRAMに転送する必要があ
る。しかし、これに先立って、SRAM内のブロックの
一つをROMに書き戻しておく必要がある。例えば、2
番目の一括消去ブロックのデータをSRAMからROM
に書き戻す際には、ROMの当該一括消去ブロックの全
データを消去し、引き続いてSRAMのブロックデータ
を順次転送して書き込みを行う。この書き戻し動作にお
いて、消去ベリフィイ信号を用いることができる。この
消去ベリファイ信号(消去動作が完了したことを示す)
に応答して、SRAMから、1ページ目のデータが転送
される。続いて、2ページ目以降のデータの転送は、上
述したように、前ページの一括ベリファイ信号を検知す
ることにより行うことができる。上述した8NAND型
EEPROMでは、8ページ分のデータ転送が必要であ
る。続いて、6番目の一括消去ブロックの全データを、
SRAMの空いたブロックにコピーし、当該アドレスに
おけるデータをSRAMがCPUに出力する。
括消去ブロックに対して書き込みが行われるとする。こ
の際には、当該一括消去ブロックのデータのコピーは、
SRAMには存在しない(ミスヒットする)。従って、
上述の書き戻し動作と読み出し動作を、SRAMへの書
き込み動作に先立って、行う必要がある。例えば、3番
目の一括消去ブロックのデータを、SRAMからROM
に書き戻す際には、ROMの当該一括消去ブロックの全
データを消去し、引き続いてSRAMのブロックデータ
を順次転送して書き込みを行う。この書き戻し動作にお
いて、消去ベリファイ信号を用いることができる。この
消去ベリファイ信号(消去動作が完了したことを示す)
に応答して、SRAMから、1ページ目のデータが転送
される。続いて、2ページ目以降のデータの転送は、上
述したように、前ページの一括ベリファイ信号を検知す
ることにより行うことができる。上述した8NAND型
EEPROMでは、8ページ分のデータ転送が必要であ
る。続いて、7番目の一括消去ブロックの全データをS
RAMの空いたブロックにコピーし、さらに、CPUか
ら書き込みの要求があったデータをSRAM中の対応す
る領域に書き込む。
るROMは、SRAM等と組み合わせて容易にキャッシ
ュシステムを構成することができる。ミスヒット時のデ
ータ書き戻しに一括ベリファイ信号を用いるためであ
る。
リシステムの第3の実施例を説明する。図102はその
回路例を示している。すなわち、一括ベリファイ機能を
有するROM111、112と、書き込みを制御し少な
くとも内部に書き込みデータレジスタを有する制御回路
113とを有する。この制御回路113は、CPUを用
いて構成しても良いし、ゲートアレーやSRAMを含む
複数チップで構成しても良い。また、ROM111及び
ROM112は1チップ上に混載しても良いし、複数チ
ップで構成しても良い。
OM112とに交互に格納される。例えば1、3、5、
…、(2N−1)ページ目は、ROM111に、2、
4、6、…、(2N)ページ目はROM112に格納さ
れる。上述したように、書き込みモードにおける動作
は、チップ内部の書き込みデータラッチにページデータ
を転送する動作と、これに続く書き込み及びベリファイ
動作とからなる。このシステムでは、書き込みデータを
ROM111に転送している間に、ROM112の書き
込み及びベリファイを行う。さらに、複数のページにわ
たるデータを書き込む際は、ROM111とROM11
2とに、交互にデータ転送を行う。
き込みデータ転送の制御はROMが出力する一括ベリフ
ァイ信号を用いる。はじめに、1ページ目のデータがR
OM111に転送され、続いてROM111について書
き込み及びベリファイ動作が行われる。ROM111に
書き込み及びベリファイ動作が行われている間に、制御
回路113は、ROM112に2ページ目のデータを転
送し引き続いて書き込み及びベリファイ動作を行う。R
OM111について1ページ目の書き込みが終了すると
一括ベリファイ信号が出力される。これに応じて、制御
回路113は、3ページ目のデータをROM111に転
送し引き続いて書き込み及びベリファイ動作を行う。4
ページ目以降のページ書き込みについても、上記と同様
である。
と、制御回路113からROM111、112への書き
込みページデータの転送を、一括ベリファイ信号をもと
に行うことができる。本実施例は、従来と異なり、外部
に比較回路やベリファイ読み出し用の大容量のレジスタ
を設ける必要がなく、制御回路112の構成は非常に簡
単になる。また、書き込みを交互に行うため、書き込み
時間が高速になる。ただし、一括消去ブロックの大きさ
は2倍になる。
れぞれに関しての書き込み、消去が適正に行われたか否
かを迅速に検知して、対象とする全てのメモリセルに関
しての書き込み、消去を迅速に行うことができ、しかも
書き込み、消去を繰り返してもメモリセルにおけるしき
い値の変動しすぎを防止することができる。
OMの構成を示すブロック図。
平面図と等価回路図。
回路図。
成を示す図。
の回路との接続関係を示す図。
認動作を示すタイミング図。
OMの構成を示すブロック図。
を示す図。
路の構成を示す図。
タイミング図。
別の実施例を示す図。
別の実施例を示す図。
実施例の回路図。
別の実施例を示す図。
別の実施例を示す図。
のアルゴリズムを示す図。
知用トランジスタを模式的に示す図。
ューズ用不揮発性メモリの構成を示す図。
ゴリズムを示す図。
成を示す図。
の他の構成例を示す図。
他の構成例を示す図。
他の構成例を示す図。
ータラッチ部に一括して同一のデータをラッチさせる動
作のタイミングを示す図。
ータラッチ部に一括して同一のデータをラッチさせる動
作のタイミングを示す図。
Fを隣り合う2本のビット線で共有した回路構成を示す
図。
ROMの構成を示す図。
的な構成を示す図。
タイミング図。
ミング図。
周辺回路の具体的構成を示す図。
ミング図。
ミング図。
置き換えを模式的に示す図。
置き換えを模式的に示す図。
線で共有した実施例を示す図。
を模式的に示す図。
を模式的に示す図。
7実施例を示すブロック図である。
路の回路図である。
のフローチャートである。
る。
路の回路図である。
ラッチ回路の回路図である。
兼ラッチ回路の回路図である。
ト。
の組み合わせを示す図。
ラインのしきい値依存性を示す図。
ト。
の組み合わせを示す図。
ラインのしきい値依存性を示す図。
布図。
ングチャート。
ト。
図。
ト。
ト。
ム。
Claims (15)
- 【請求項1】外部から入力された書き込みデータ及び読
出データを第1及び第2の論理レベルとして一時的に保
持する複数のデータラッチ手段と、 複数の前記データラッチ手段にそれぞれ対応して設けら
れ、トランジスタのしきい値が第1の範囲内にある時は
消去状態として、トランジスタのしきい値が第2の範囲
内にある時は書き込み状態としてデータを記憶するメモ
リセルであって、書き込み動作時には、対応する前記デ
ータラッチ手段に第1の論理レベルが保持されている時
にはしきい値が前記第1の範囲から前記第2の範囲へ向
かう方向に変動させられ、対応する前記データラッチ手
段に第2の論理レベルが保持されている時にはしきい値
の変動が抑制され、消去動作時には前記書き込み動作時
のしきい値の変動とは逆方向にしきい値が変動させられ
る複数のメモリセルと、 前記データラッチ手段に対応して設けられ、前記書き込
み動作に引き続いて行われる書き込みベリファイ動作に
おいて、書き込みデータが第1の論理レベルである場合
に、対応する前記メモリセルより読み出したデータと前
記データラッチ手段に保持されたデータとを比較し、当
該メモリセルのしきい値が前記第2の範囲内に達したと
きは当該データラッチ手段に第2の論理レベルを再設定
し、前記消去動作に引き続いて行われる消去ベリファイ
動作において、当該メモリセルのしきい値が前記第2の
範囲内にある時は第2の論理レベルを、当該メモリセル
のしきい値が前記第1の範囲内にある時は第1の論理レ
ベルを当該データラッチ手段に設定する複数のデータ再
設定手段と、 複数の前記データラッチ手段の全てに第2の論理レベル
が設定されたときに書き込み完了信号を出力し、複数の
前記データラッチ手段の全てに第1の論理レベルが設定
された時には消去完了信号を出力する一括ベリファイ手
段とを具備する不揮発性半導体記憶装置。 - 【請求項2】前記データラッチ手段がフリップフロップ
回路であり、前記一括ベリファイ手段が各々のゲートが
対応する前記フリップフロップ回路の一端に第1のトラ
ンジスタを介して接続され、他端に第2のトランジスタ
を介して接続された複数の検出用MOSトランジスタを
含み、且つこれらのデータ検出用MOSトランジスタを
並列に接続してなることを特徴とする請求項1記載の不
揮発性半導体記憶装置。 - 【請求項3】前記データラッチ手段がフリップフロップ
回路であり、前記一括ベリファイ手段が各々のゲートが
対応する前記フリップフロップ回路の一端に第1のトラ
ンジスタを介して接続され、他端に第2のトランジスタ
を介して接続された複数の検出用MOSトランジスタを
含み、且つこれらのデータ検出用MOSトランジスタを
直列に接続してなることを特徴とする請求項1記載の不
揮発性半導体記憶装置。 - 【請求項4】さらに、前記一括ベリファイ手段が書き込
み完了信号を出力するまで、書き込みを動作とベリファ
イ動作を繰り返し行うよう制御する書き込み動作制御手
段とを具備することを特徴とする請求項1〜請求項3の
1つに記載の不揮発性半導体記憶装置。 - 【請求項5】さらに、前記書き込み動作制御手段が書き
込み動作とベリファイ動作を繰り返すよう制御した後、
前記一括ベリファイ手段が書き込み完了信号を出力しな
いときに、複数の前記ラッチ回路のデータを外部に出力
するラッチデータ出力手段とを具備することを特徴とす
る請求項4記載の不揮発性半導体記憶装置。 - 【請求項6】さらに、前記一括ベリファイ手段が消去完
了信号を出力するまで、消去動作とベリファイ動作を繰
り返す消去動作制御手段とを具備することを特徴とする
請求項1〜請求項3の1つに記載の不揮発性半導体記憶
装置。 - 【請求項7】さらに、前記消去動作制御手段が消去動作
とベリファイ動作を繰り返すよう制御した後、前記一括
ベリファイ手段が消去完了信号を出力しないときに、複
数の前記ラッチ回路のデータを外部に出力するラッチデ
ータ出力手段とを具備することを特徴とする請求項6記
載の不揮発性半導体記憶装置。 - 【請求項8】さらに、前記書き込み完了信号もしくは前
記消去完了信号を外部に出力する出力手段を具備するこ
とを特徴とする請求項1〜請求項7の1つに記載の不揮
発性半導体記憶装置。 - 【請求項9】複数の不揮発性メモリセルと複数のビット
線と複数のワード線から構成されるメモリセルアレイ
と、 それぞれが選択された複数の前記メモリセルのそれぞれ
に書き込み電圧を印加するか否かを決める第1の論理レ
ベルあるいは第2の論理レベルの制御データを記憶する
複数のデータ記憶回路と、 前記複数のデータ記憶回路に記憶されている制御データ
に基づいて前記選択された複数のメモリセルのうち前記
第1の論理レベルの制御データが記憶されているデータ
記憶回路に対応するメモリセルのみに前記書き込み電圧
を印加し、前記第1の論理レベルの制御データを記憶し
ているデータ記憶回路に対応するメモリセルの書き込み
状態を検出し、所定の書き込み状態に達したと検出され
たメモリセルに対応するデータ記憶回路の制御データを
前記第1の論理レベルから前記第2の論理レベルに変更
する、書き込み手段と、 それぞれが前記複数のデータ記憶回路のそれぞれに隣接
又は近接して備えられ記憶されている制御データが前記
第2の論理レベルであるか否かを検査する複数の制御デ
ータ検査回路、及び前記制御データ検査回路のうち少な
くとも2つ以上で共有される検査結果を伝搬するための
検査結果出力線を含み、前記検査結果出力線の信号に基
づいて前記少なくとも2つのデータ記憶回路に記憶され
ている全ての制御データが前記第2の論理レベルである
か否かを一括して検査し、前記複数のデータ記憶回路に
記憶されている全ての制御データが前記第2の論理レベ
ルである場合に書き込み終了信号を出力する書き込み終
了検出手段と、 を具備する不揮発性半導体記憶装置。 - 【請求項10】前記複数の制御データ検査回路の全てが
共通の検査結果出力線に接続されることを特徴とする請
求項9記載の不揮発性半導体記憶装置。 - 【請求項11】前記複数のデータ記憶回路のそれぞれが
フリップフロップ回路であり、前記複数の制御データ検
査回路のそれぞれがゲート電極が前記フリップフロップ
の一端に接続されるMOSトランジスタを少なくとも1
つ含み、且つこれらのMOSトランジスタが並列に接続
されてなることを特徴とする請求項9又は10記載の不
揮発性半導体記憶装置。 - 【請求項12】前記複数のデータ記憶回路のそれぞれが
フリップフロップ回路であり、前記複数の制御データ検
査回路のそれぞれがゲート電極が前記フリップフロップ
の一端に接続されるMOSトランジスタを少なくとも1
つ含み、且つこれらのMOSトランジスタが直列に接続
されてなることを特徴とする請求項9記載の不揮発性半
導体記憶装置。 - 【請求項13】さらに、前記書き込み終了信号が出力さ
れると書き込み電圧印加動作と書き込み状態検出動作と
制御データ変更動作を止める書き込み制御手段を有する
ことを特徴とする請求項9記載の不揮発性半導体記憶装
置。 - 【請求項14】複数の不揮発性メモリセルと複数のビッ
ト線と複数のワード線から構成されるメモリセルアレイ
と、 それぞれが選択された複数の前記メモリセルのそれぞれ
に書き込み電圧を印加するか否かを決める第1の論理レ
ベルあるいは第2の論理レベルの制御データを記憶する
複数のデータ記憶回路と、 前記複数のデータ記憶回路に記憶されている制御データ
に基づいて前記選択された複数のメモリセルのうち前記
第1の論理レベルの制御データが記憶されているデータ
記憶回路に対応するメモリセルのみに前記書き込み電圧
を印加し、前記第1の論理レベルの制御データを記憶し
ているデータ記憶回路に対応するメモリセルの書き込み
状態を検出し、所定の書き込み状態に達したと検出され
たメモリセルに対応するデータ記憶回路の制御データを
前記第1の論理レベルから前記第2の論理レベルに変更
する、書き込み手段と、 所定個の前記メモリセルに消去電圧を印加する手段と、 前記所定個のメモリセルの消去状態を検出し、所定の消
去状態に達したと検出されたメモリセルに対応するデー
タ記憶回路に前記第1の論理レベルのベリファイデータ
を記憶させ、所定の消去状態に達したと検出されないメ
モリセルに対応するデータ記憶回路に前記第2の論理レ
ベルのベリファイデータを記憶させる、消去ベリファイ
手段と、 前記複数のデータ記憶回路に記憶されている全ての制御
データが前記第2の論理レベルである場合に書き込み終
了信号を出力し、前記複数のデータ記憶回路に記憶され
ている全ての制御データが前記第1の論理レベルである
場合に消去終了信号を出力する書き込み/消去終了検出
回路と、 を具備する不揮発性半導体記憶装置。 - 【請求項15】前記書き込み/消去終了検出回路は、そ
れぞれが前記複数のデータ記憶回路のそれぞれに隣接又
は近接して備えられる複数のデータ検査回路を含み、前
記複数のデータ記憶回路のそれぞれはフリップフロップ
回路であり、前記複数のデータ検査回路のそれぞれは、
前記フリップフロップ回路の一端に第1のMOSトラン
ジスタを介して接続され前記フリップフロップ回路の他
端に第2のMOSトランジスタを介して接続されるゲー
ト電極を有する第3のMOSトランジスタを含み、複数
の前記第3のMOSトランジスタは並列に接続されてな
る請求項14に記載の不揮発性半導体記憶装置。
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