JP2647027B2

JP2647027B2 - Erasable nonvolatile semiconductor memory device

Info

Publication number: JP2647027B2
Application number: JP26673894A
Authority: JP
Inventors: 昌司小山; 敏且神保
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1994-10-31
Filing date: 1994-10-31
Publication date: 1997-08-27
Anticipated expiration: 2012-08-27
Also published as: JPH08129893A; KR960015592A

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は半導体記憶装置に関し、
特に消去可能な不揮発性半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device,
In particular, it relates to an erasable nonvolatile semiconductor memory device.

【０００２】[0002]

【従来の技術】近年、電気的消去可能な不揮発性メモリ
（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅａｎ
ｄＰｒｏｇｒａｍａｂｌｅＲｅａｄＯｎｌｙＭ
ｅｍｏｒｙ：以下ＥＥＰＲＯＭと略記する）の中で一括
消去型のものがフラッシュメモリとして一般的になって
きている（Ｖ．Ｎ．Ｋｙｎｅｔｔｅｔａｌ．ＩＥ
ＥＥＪ．Ｓｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔ
ｓ，Ｖｏｌ．２３（１９８８），Ｐ１１５７〜１１６
３）。2. Description of the Related Art In recent years, electrically erasable nonvolatile memories (electrically erasable and non-volatile memories) have been developed.
d Programmable Read Only M
memory (hereinafter abbreviated as EEPROM), a flash-type flash memory has become popular as a flash memory (VN Kynett et al. IE.).
EEJ. Solid-State Circuit
s, Vol. 23 (1988), pp. 1157-116
3).

【０００３】図１０（ａ）は、この種の従来例のメモリ
セルアレイのメモリセルとして用いられるコントロール
ゲート１０２およびフローティングゲート１０５を有す
るメモリトランジスタ１００（以降、セルとも称する）
を示す断面図、図１０（ｂ）は図１０（ａ）で示される
セル１００を用いたメモリセルアレイを示す回路図であ
る。これら図面から分かるように、セル１００を用いた
セルアレイ構成の記憶装置は、セル構造の単純さおよび
セル面積の小ささにおいて優れており、このためその使
用が一般的になってきている。FIG. 10A shows a memory transistor 100 having a control gate 102 and a floating gate 105 used as a memory cell of a conventional memory cell array of this kind (hereinafter also referred to as a cell).
FIG. 10B is a circuit diagram showing a memory cell array using the cell 100 shown in FIG. As can be seen from these drawings, a memory device having a cell array configuration using the cell 100 is excellent in simplicity of a cell structure and small cell area, and therefore, its use has become popular.

【０００４】このような記憶装置のデータ書き込みは、
コントロールゲート１０２につながるワード線１１２と
基板１０１上のドレイン１０３につながるビット線１１
３との間に高電圧を印加してフローティングゲート１０
５に電子を注入することにより実行する。[0004] Writing data to such a storage device involves:
Word line 112 connected to control gate 102 and bit line 11 connected to drain 103 on substrate 101
3 and a floating gate 10
5 by injecting electrons.

【０００５】また消去は、例えば、ワード線１１２を接
地電圧に、ソース線１１４を高電圧を印加しフローティ
ングゲート１０５から電子を放出させることで行う場合
もあり、ワード線１１２に負電圧を印加しソース線に５
Ｖ程度の比較的低い電圧を印加して行う場合もある。さ
らには、ワード線１１２に負電圧を印加するとともに、
基板１０１に５Ｖ程度の電圧を印加して行う場合もあ
る。このように、消去方法として種々の方法が提案され
ており、これらの消去方法においては、アレイ内の消去
可能なブロックの数・形態について、列毎もしくは行毎
に行うものなど種々提案されている（特開平３−７６０
９８，特開平３−１０５７９５）。In some cases, erasing is performed, for example, by applying a high voltage to the word line 112 and a high voltage to the source line 114 to emit electrons from the floating gate 105, and applying a negative voltage to the word line 112. 5 for source line
In some cases, a relatively low voltage of about V is applied. Further, while applying a negative voltage to the word line 112,
In some cases, a voltage of about 5 V is applied to the substrate 101. As described above, various methods have been proposed as erasing methods, and in these erasing methods, the number and form of erasable blocks in the array have been variously proposed, such as those performed for each column or each row. (JP-A-3-760
98, JP-A-3-105795).

【０００６】しかしながら、これらの記憶装置のセルに
ついて、ある程度以上の数のセルを消去した場合には、
消去の度合のバラツキの問題が生じてくる。つまり各セ
ル間に消去速度の差があるために、最も遅いセルが消去
された状態において、同一アレイ内の最も速く消去され
たセルの閾値が低くなりすぎてしまう問題である（過剰
消去）。この場合、最低のセル閾値が０Ｖよりも低くな
ると、図１０で示したセル構造およびアレイ構造におい
ては、ビット線１１３に常に電流が流れてしまい、誤動
作を起こしてしまう。However, when a certain number or more of cells of these storage devices are erased,
The problem of variation in the degree of erasure arises. In other words, there is a problem that the threshold value of the fastest erased cell in the same array becomes too low in the state where the slowest cell is erased due to the difference in erase speed between the cells (excessive erase). In this case, if the lowest cell threshold value is lower than 0 V, in the cell structure and the array structure shown in FIG. 10, a current always flows through the bit line 113, causing a malfunction.

【０００７】この問題を解決するために、所定の数のセ
ルを単位とする消去ブロック毎に消去を行ないながら、
その消去レベルを検証していく方法が提案されている。
しかも消去後のセル閾値のバラツキ幅を抑えるために、
消去ブロックを分割しそのブロック毎に消去および検証
を行なっていく方法が提案されている（寺田他、日経
マイクロデバイス、１９９１、３月号、ｐ１００〜１０
４）。In order to solve this problem, while performing erasure for each erase block in units of a predetermined number of cells,
A method of verifying the erasing level has been proposed.
Moreover, in order to suppress the variation width of the cell threshold after erasing,
A method of dividing an erase block and performing erasure and verification for each block has been proposed (Terada et al., Nikkei Microdevices, March 1991, p100-10).
4).

【０００８】図１１および図１２で示される上述の提案
においては、全セルアレイをアレイＡ〜Ｄの領域に４分
割した後にさらにそれぞれのアレイを１６個のＩ／ＯＡ
−１〜Ａ−１６，〜に分割し合計６４の消去ブロックに
分割している。それぞれの消去ブロックには、それぞれ
センスアンプ、ソース線スイッチ、比較器、データラッ
チ、レジスタからなる列系回路を設けている。全アレイ
を消去する場合、消去パルスを印加した後に全アレイ内
セルを各ブロック同時に検証を行う。この時消去が終了
したブロックについては消去電圧がソース線に印加しな
いようにし、また消去未了のブロックについては次の消
去パルスを印加する。このことにより消去の速いブロッ
クは早く消去が終了し、消去の遅いセルの存在するブロ
ックは消去を繰り返すことになり、消去ブロック間の消
去速度のバラツキが存在しても消去後のセルの閾値分布
幅を小さくすることができる。In the above proposals shown in FIGS. 11 and 12, after dividing the entire cell array into four areas of arrays A to D, each array is further divided into 16 I / OAs.
-1 to A-16 and are divided into a total of 64 erase blocks. Each erase block is provided with a column circuit including a sense amplifier, a source line switch, a comparator, a data latch, and a register. When erasing the entire array, the cells in the entire array are simultaneously verified for each block after an erase pulse is applied. At this time, the erase voltage is not applied to the source line for the block where the erase has been completed, and the next erase pulse is applied for the block where the erase has not been completed. As a result, erasing is quickly completed in a block with fast erasing, and erasing is repeated in a block in which a cell with slow erasing is present. The width can be reduced.

【０００９】[0009]

【発明が解決しようとする課題】ところが、これら従来
の例においては、消去ブロック内の消去のバラツキを少
なくするため列をさらに分割すればするほど、列系回路
の数が増加し、センスアンプ等の付属回路の占有面積が
大きくなり、また制御が複雑になるという欠点を有して
いる。またブロック内の検証も消去パルス印加後、消去
未了ブロックには常に全セルにアクセスしなければなら
ず、検証時間が長くなるという欠点を有していた。However, in these conventional examples, as the column is further divided to reduce the variation in erasure in the erase block, the number of column-related circuits increases, and However, there is a disadvantage that the occupied area of the accessory circuit becomes large and the control becomes complicated. In addition, the verification in the block also has a drawback that the unerased block must always access all cells after the application of the erase pulse, and the verification time becomes longer.

【００１０】本発明は上述した検証すべき消去ブロック
の細分化によっても付属回路の増加が少なく制御が容易
な、かつさまざまな大きさの消去ブロックに対応可能な
不揮発性半導体記憶装置を提供することを目的としてい
る。An object of the present invention is to provide a non-volatile semiconductor memory device which can be easily controlled and has a small number of attached circuits even by the above-described subdivision of the erase block to be verified, and which can correspond to erase blocks of various sizes. It is an object.

【００１１】[0011]

【課題を解決するための手段】この目的を達成するため
に本発明の不揮発性半導体記憶装置は、メモリセルとし
てコントロールゲートとフローティングゲートとを有す
るメモリトランジスタを行列状にならべたメモリセルア
レイと、前記メモリトランジスタのコントロールゲート
を各行毎に接続したワード線と、前記メモリトランジス
タのドレインを各列毎に接続したビット線と、複数の列
をグループとし、同一グループに属する前記メモリトラ
ンジスタのソースを共通に接続したソース線と、アドレ
ス信号に基づきワード線を選択するＸデコーダと、ビッ
ト線を選択するＹデコーダとを有する不揮発性半導体記
憶装置において、前記Ｘデコーダの後段に各ワード線に
対応して配設され、対応させられたワード線に接続され
たセルが全て消去されているか否かのセル状態情報を蓄
積するとともに、接続されたセルが全て消去されたワー
ド線に対して過剰消去が行われないように消去禁止レベ
ルを設定するデータラッチ回路と、前記セル状態情報と
前記Ｘデコーダの出力とに基づいて、接続されたメモリ
セルが全て消去されたワード線を検出する消去済検知回
路と、前記ワード線のそれぞれに対して順次消去電圧を
印加し、ワード線単位にメモリセルの消去を行う消去電
圧発生回路と、前記ワード線のそれぞれに対して順次消
去電圧が印加される消去モードが実行されたとき、前記
消去済検知回路にて検出されたワード線に関する消去は
スキップさせるスキップ制御手段とを有することを特徴
とする。In order to achieve this object, a nonvolatile semiconductor memory device according to the present invention comprises a memory cell array in which memory transistors each having a control gate and a floating gate as memory cells are arranged in a matrix. A word line connecting the control gates of the memory transistors for each row, a bit line connecting the drains of the memory transistors for each column, and a plurality of columns are grouped, and the sources of the memory transistors belonging to the same group are shared. A nonvolatile semiconductor memory including a connected source line, an X decoder for selecting a word line based on an address signal, and a Y decoder for selecting a bit line.
In憶device, together with the corresponding to each word line in the subsequent stage of the X decoder is disposed, cells connected to the word line which is to correspond accumulates whether the cell status information is erased all connections word that the cell has been erased all
A data latch circuit for setting an erasure prohibition level so as not to perform excessive erasure on the read line, and a memory connected based on the cell state information and the output of the X decoder.
An erased detection circuit for detecting a word line in which all cells have been erased; and sequentially applying an erase voltage to each of the word lines.
To erase the memory cells for each word line.
Voltage generation circuit and the respective word lines.
When the erase mode in which the erase voltage is applied is executed,
And a skip control means for skipping erasure on the word line detected by the erased detection circuit .

【００１２】また、前記スキップ制御手段は、消去モー
ドにおける各セルの消去検証の際に、消去済検知回路が
ワード線に接続されたメモリトランジスタは全部消去さ
れていることを検知すると、当該ワード線に関する消去
検証はスキップさせるのが好ましい。Further, the skip control means, upon performing erase verification of each cell in the erase mode, when the erased detection circuit detects that all the memory transistors connected to the word line have been erased, the word line It is preferable to skip the erase verification for

【００１３】さらに、前記各データラッチ回路は、少な
くとも２本のワード線に接続されたメモリトランジスタ
に関するセル状態情報をそれぞれ蓄積し、前記消去検知
回路は、各ワード線に対応して配設された２段直列のト
ランジスタであって、トランジスタの各ゲートはワード
線に対応するデータラッチ回路のセル状態情報と、ワー
ド線に対するＸデコーダの出力とをそれぞれ入力してい
るのが好ましい。Further, each of the data latch circuits respectively accumulates cell state information on a memory transistor connected to at least two word lines, and the erase detection circuit is provided corresponding to each word line. Preferably, the transistors are two-stage transistors, and each gate of the transistor inputs the cell state information of the data latch circuit corresponding to the word line and the output of the X decoder for the word line.

【００１４】[0014]

【作用】消去モードのとき、メモリセルアレイの全セル
は、一旦データが書き込まれた後、消去される。消去
後、各ワード線に接続されたセルが全て消去されている
か否か検証され、その結果がセル状態情報としてデータ
ラッチ回路に蓄積される。全セルが消去されていない場
合には、ワード線を順次選択して再び消去が開始される
が、消去済検知回路が当該ワード線に接続されたセルが
全て消去されているワード線が選択されたことを検出す
ると、当該ワード線に関してはスキップ制御手段が消去
をスキップさせる。好適な実施態様によれば、消去検証
の際にも前記と同様なスキップを行なう。In the erase mode, all the cells in the memory cell array are erased after data is once written. After erasing, it is verified whether or not all the cells connected to each word line have been erased, and the result is stored in the data latch circuit as cell state information. If all the cells have not been erased, the word lines are sequentially selected and erase is started again.However, the erased detection circuit selects the word line from which all the cells connected to the word line have been erased. When this is detected, the skip control means skips erasing for the word line. According to a preferred embodiment, the same skip is performed at the time of erasure verification.

【００１５】[0015]

【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の不揮発性半導体記憶装置の第
１の実施例を示すブロック図、図２は図１の実施例の各
部の基板上の配置を示すレイアウト図である。本実施例
においては、メモリセルおよび基本的アレイ構成は図１
０（ａ），（ｂ）の従来例のものと同様であるものとす
る。したがって、書き込みおよび読み出しは各セルＳ０
０，Ｓ０１，〜，Ｓ０ｎ，〜のドレイン側で、消去はソ
ース側で行ない、各セルのコントロールゲートは行毎に
各ワード線Ｗ１，Ｗ２，〜，Ｗｎを介して、それぞれＸ
デコーダ５０，５１，〜，５ｎに接続される。Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a first embodiment of the nonvolatile semiconductor memory device according to the present invention, and FIG. 2 is a layout diagram showing an arrangement of each part of the embodiment of FIG. 1 on a substrate. In this embodiment, the memory cell and the basic array configuration are shown in FIG.
0 (a) and (b) are the same as those in the conventional example. Therefore, writing and reading are performed in each cell S0.
0, S01,..., S0n,... On the drain side, erasing is performed on the source side, and the control gate of each cell is connected to each of the rows via word lines W1, W2,.
Decoders 50, 51,..., 5n.

【００１６】セルのドレインは列毎に各ビット線に接続
され、各ビット線は列選択信号によって選択されるＹセ
レクタを介してセンスアンプ１０，１１，〜（以下、Ｓ
Ａ１０，１１，〜と略記する）および比較器２０，２
１，〜に接続されている。セルのソースは同一消去ブロ
ック内においては、互いに接続されている。互いに接続
された各消去ブロックのソースは、消去信号によって選
択されるＰｃｈ負荷トランジスタＱＰ１，ＱＰ２，〜を
介してそれぞれ消去電圧発生回路３０に接続される。ま
た各セルのソースは、書き込み時および読み出し時には
モード切換信号によりＮｃｈトランジスタＱＮ１，ＱＮ
２，〜を介してグランドに接続される。The drain of the cell is connected to each bit line for each column, and each bit line is connected to a sense amplifier 10, 11,.
A10, 11, ...) and comparators 20, 2
1, are connected to. The sources of the cells are connected to each other in the same erase block. The sources of the erase blocks connected to each other are connected to the erase voltage generating circuit 30 via Pch load transistors QP1, QP2,... Selected by the erase signal. The sources of the respective cells are connected to Nch transistors QN1 and QN in response to a mode switching signal during writing and reading.
It is connected to the ground via 2 to.

【００１７】各消去ブロックにおける各セルのソース
は、消去ブロック毎に分離され独立に消去動作が制御さ
れる。本実施例の大きな特徴は、各ワード線Ｗ１，Ｗ
２，〜，Ｗｎに対応してそれぞれデータラッチ回路４
０，４１，〜，４ｎ（以降、ラッチ回路４０，４１，
〜，４ｎと記す）を具備していることである。このラッ
チ回路４０，４１，〜，４ｎは、各ワード線Ｗ１，Ｗ
２，〜，Ｗｎに接続されたセルに未消去のものがあるか
否かの状態を各行デコーダであるＸデコーダ５０，５
１，〜，５ｎを通じて行毎にセットすることが可能とさ
れている。The source of each cell in each erase block is separated for each erase block and the erase operation is controlled independently. A major feature of this embodiment is that each word line W1, W
Data latch circuits 4 corresponding to 2,.
0, 41,..., 4n (hereinafter, latch circuits 40, 41,
, 4n). The latch circuits 40, 41,...
X decoders 50 and 5 as row decoders determine whether or not there is any unerased cell connected to 2,..., Wn.
It is possible to set for each row through 1,..., 5n.

【００１８】またラッチ回路４０，４１，〜，４ｎの出
力は各Ｘデコーダ内にとりこまれている。また各行毎の
ラッチ出力とＸデコーダ出力、すなわちワード線出力は
否定積となるように直列に接続されたＮチャネルトラン
ジスタのゲートにそれぞれ入力され、そのドレイン側は
互いに接続されてデータラッチ検知線６２を介してセン
スアンプ６１（ＳＡ）に接続され、レベル検知される。
このレベル検知情報は各行を選択したときのデータラッ
チ情報であり、この情報はシーケンス制御回路６０に入
力される。各行毎のラッチ回路４０，４１，〜，４ｎ
は、シーケンス制御回路６０からのセット信号ＳＳまた
はリセット信号ＲＳにより一括して‘１’状態もしくは
‘０’状態に設定可能にされている。Ｘデコーダは、モ
ード信号であるＰＧ（書き込み）、ＥＲ（消去）、ＶＲ
（検証）、ＲＤ（読み出し）でシーケンス制御回路によ
って制御される。またプラグラム等の書込用電圧Ｖ_PP、
読出用電圧Ｖ_CC、接地電圧ＧＮＤ、消去禁止電圧Ｖinhi
bit 、検証電圧Ｖ_VRを有する各電源が入力されている。
結局、このアレイ構成は図２に示すごとく行デコーダに
よってドライブされるアレイ群Ａ，Ｂ・・・を消去ブロ
ックＡ１〜Ａｍ，Ｂ１〜Ｂｍで分割した形になり従来例
（図１１）と同様になる。The outputs of the latch circuits 40, 41,..., 4n are incorporated in each X decoder. The latch output and the X decoder output of each row, that is, the word line output, are respectively input to the gates of N-channel transistors connected in series so as to form a negative product, and the drain sides thereof are connected to each other to form a data latch detection line 62. Is connected to the sense amplifier 61 (SA) via the controller and the level is detected.
This level detection information is data latch information when each row is selected, and this information is input to the sequence control circuit 60. Latch circuits 40, 41,..., 4n for each row
Can be set to the "1" state or the "0" state collectively by the set signal SS or the reset signal RS from the sequence control circuit 60. The X decoder has mode signals PG (write), ER (erase), VR
(Verification) and RD (Read) are controlled by the sequence control circuit. Also, a programming voltage V _PP for a program or the like,
Read voltage V _CC , ground voltage GND, erase inhibit voltage Vinhi
Each power supply having a bit and a verification voltage V _VR is input.
Eventually, the array configuration is such that the array groups A, B... Driven by the row decoder are divided by erase blocks A1 to Am and B1 to Bm as shown in FIG. 2, as in the conventional example (FIG. 11). Become.

【００１９】次に、図１で示された実施例の動作につい
て図３および表１を参照して説明する。Next, the operation of the embodiment shown in FIG. 1 will be described with reference to FIG.

【００２０】[0020]

【表１】消去前には各消去ブロックのセル閾値はデータに応じて
種々の値になっているのでこれをそろえるために消去前
書き込みを各セル毎に行っていく（ステップＳ１）。こ
れが完了した場合、各ワード線内のセルは全て書き込み
状態であるので全ラッチ回路の状態を‘０’にセットす
る（ステップＳ２）。この後特定の消去ブロックを選択
し、選択した消去ブロックにおいて、例えば９Ｖ、１０
ｍｓ幅の消去パルスをソースに印加する（ステップＳ
３）。この場合、表１に示すようにＸデコーダの出力電
圧は０Ｖであるためフローティングゲートとソースとの
間の電界が強くなり電子放出が起きセル閾値が低くなり
消去が行われる。[Table 1] Before erasure, the cell threshold of each erase block has various values according to the data, so that pre-erase write is performed for each cell in order to make them equal (step S1). When this is completed, all the cells in each word line are in the written state, so that the state of all the latch circuits is set to '0' (step S2). Thereafter, a specific erase block is selected, and in the selected erase block, for example, 9 V, 10 V
ms erase pulse is applied to the source (step S
3). In this case, as shown in Table 1, since the output voltage of the X decoder is 0 V, the electric field between the floating gate and the source becomes strong, electron emission occurs, the cell threshold value decreases, and erasing is performed.

【００２１】消去パルス印加後に、まずラッチ回路デー
タを読み出し、セル状態情報を検証する（ステップＳ
４）。状態が‘０’であるか否か判断し（ステップＳ
５）、０であれば各ワード線電圧を例えば３Ｖの検証用
電圧Ｖ_VR（通常の読み出しは、例えば５Ｖ）に接続し各
セル毎に読み出しを行う（ステップＳ６）。このときラ
ッチ回路データが‘１’であれば、そのワード線内のセ
ルは全て消去完了しているとして各セルの検証をスキッ
プし、ステップＳ４に戻り次のワード線の検証を行な
う。初期的には、ラッチ回路は必ず‘０’にセットして
あるので全ワード線の検証が行なわれる。After application of the erase pulse, first, the latch circuit data is read, and the cell state information is verified (step S).
4). It is determined whether the state is '0' (step S
5) If it is 0, each word line voltage is connected to a verifying voltage V _{VR of,} for example, 3 V (normal reading is, for example, 5 V), and reading is performed for each cell (step S6). At this time, if the latch circuit data is “1”, it is determined that all the cells in the word line have been erased, the verification of each cell is skipped, and the process returns to step S4 to verify the next word line. Initially, the latch circuit is always set to '0', so that all word lines are verified.

【００２２】ワード線電圧Ｖ_VRにおいてワード線内の全
てのセルがオン（導通状態）であると検知できるまでセ
ル閾値が下降しているか否かを判断し（ステップＳ
７）、下降していた場合消去は完了したとしてラッチ回
路の内容をＸデコーダを通じて‘１’に変更する（ステ
ップＳ９）。列を変えて検証していく最中に消去未了セ
ルが発見されると、そのワード線に接続されたセルの検
証は中止し、全ワード線の消去がＯＫか否か判断し（ス
テップＳ８）、全ワード線がＯＫでなければステップＳ
３に戻り、ＯＫであれば終了する。It is determined whether or not the cell threshold value has dropped until it is detected that all the cells in the word line are on (conducting state) at the word line voltage V _VR (step S).
7) If it has fallen, the erasure has been completed and the contents of the latch circuit are changed to '1' through the X decoder (step S9). If an unerased cell is found during verification while changing columns, verification of cells connected to the word line is stopped, and it is determined whether erasure of all word lines is OK (step S8). ), If all word lines are not OK, step S
Return to 3 and end if OK.

【００２３】すなわち、これらの動作を全ワード線に実
行し、一本でも消去未了のワード線がある場合、再度消
去パルスを印加する。しかし消去完了したワード線はラ
ッチ回路の状態が‘１’になっており、この信号により
Ｘデコーダ電圧は接地電圧から消去禁止電圧Ｖinhibit
に接続される。このため消去完了セルのコントロールゲ
ートには例えば消去禁止電圧として４Ｖが印加され、消
去の進行、すなわちセル閾値の低下が抑制される。That is, these operations are performed on all word lines, and if there is at least one uncompleted word line, an erase pulse is applied again. However, the state of the latch circuit of the erased word line is "1", and the X decoder voltage is changed from the ground voltage to the erase inhibit voltage Vinhibit by this signal.
Connected to. Therefore, for example, 4 V is applied to the control gate of the erase-completed cell as an erase inhibit voltage, and the progress of the erase, that is, a decrease in the cell threshold is suppressed.

【００２４】なお、ラッチ回路の検証およびワード線に
接続されたセルのデータ検証を前と同じく実行するが、
ラッチ回路の状態が‘１’のワード線についての列イン
クリメントによるセルデータ検証をスキップするので、
セルデータ検証は消去未了ワード線についてのみ行うこ
とになる。このサイクルは全てのワード線が消去状態に
なるまで繰り返される。The verification of the latch circuit and the data verification of the cell connected to the word line are executed as before.
Since the cell data verification by the column increment for the word line in which the state of the latch circuit is '1' is skipped,
The cell data verification is performed only for the uncompleted word line. This cycle is repeated until all the word lines are in the erased state.

【００２５】この装置および消去アルゴリズムの第１の
特徴は、消去ブロック内消去完了ワード線に接続された
セルは、他の消去の遅いセルを消去している間もコント
ロールゲートに消去禁止電圧が印加されるため、閾値電
圧の低下が抑制され、結局全てのセルの消去後の閾値分
布が小さくなることにある。A first feature of the device and the erase algorithm is that a cell connected to an erase completed word line in an erase block applies an erase inhibit voltage to the control gate even while erasing other slow erase cells. Therefore, a decrease in the threshold voltage is suppressed, and the threshold distribution after erasure of all the cells is eventually reduced.

【００２６】上述の第１の特徴について図４（ａ），
（ｂ），（ｃ）を参照して説明する。ここでは、図４
（ｃ）に示すようにコントロールゲート電圧はＶ_CG、ソ
ース電圧はＶ_Sである。図４（ａ）は消去時のセル閾値
変動を初期閾値およびコントロールゲート電圧をパラメ
ータとして示している。書き込みを行ったセルの閾値は
初期的に９．５Ｖであり、このときソース−フローティ
ングゲート間電位差は１３Ｖになり、この電界により電
子の放出が起きる。書き込みを行っていないセルでは、
かつ消去時のコントロールゲート電圧が０Ｖの場合、ソ
ース−フローティングゲート間電位差は８Ｖになり、書
き込みを行ったセルより電界は小さいが、やはり電子放
出が起きセル閾値の低下が起きる。このため消去前に書
き込みを行いセル閾値をあわせておく必要がある。とこ
ろが消去時にコントロールゲート電圧に４Ｖを加えた場
合、フローティングゲートの電圧はコントロールゲート
とチャネル電圧によって上昇し、ソース−フローティン
グゲート間電位差は１Ｖにでき、閾値の変動を抑制する
ことができる。Regarding the first feature described above, FIG.
This will be described with reference to (b) and (c). Here, FIG.
As shown in (c), the control gate voltage is V _CG and the source voltage is V _S. FIG. 4A shows the cell threshold fluctuation at the time of erasing using the initial threshold and the control gate voltage as parameters. The threshold value of the written cell is initially 9.5 V, and at this time, the potential difference between the source and the floating gate becomes 13 V, and electrons are emitted by this electric field. For cells that have not been written,
In addition, when the control gate voltage at the time of erasing is 0 V, the potential difference between the source and the floating gate becomes 8 V, and although the electric field is smaller than that of the cell in which writing has been performed, electron emission still occurs and the cell threshold value lowers. Therefore, it is necessary to perform writing before erasing and adjust the cell threshold value. However, when 4 V is applied to the control gate voltage at the time of erasing, the voltage of the floating gate rises due to the control gate and the channel voltage, the potential difference between the source and the floating gate can be made 1 V, and the fluctuation of the threshold can be suppressed.

【００２７】このため本実施例では消去が速く終了した
ワード線のセルには他のセルを消去しているときには図
４（ｂ）のように、コントロールゲート電圧４Ｖが印加
されるためその後の閾値の低下は起きなくなる。このた
め消去の遅いワード線のセルが消去完了したときに、そ
の閾値はほぼ一致することになる。この結果、前述した
従来例（１６Ｍを６４分割して２５６Ｋｂｉｔの消去ブ
ロックとし、ワード線数１０２４行で構成）を例にとる
と、セルのバラツキの母数を２５６Ｋから２５６個と１
／１０２４に小さくでき、かつワード線内の最も消去の
遅いセルの閾値をほぼワード線によらず一致させること
ができる。For this reason, in this embodiment, when another cell is being erased, a control gate voltage of 4 V is applied to the cell of the word line which has been erased quickly as shown in FIG. No longer occurs. Therefore, when the erasure of the cell of the word line which is late for erasure is completed, the thresholds are almost the same. As a result, in the above-described conventional example (16M divided into 64 to form an erase block of 256 Kbits and configured with 1024 rows of word lines), the parameter variation of the cell is 256K to 256 and 1
/ 1024, and the threshold value of the slowest erased cell in the word line can be made to match almost independently of the word line.

【００２８】第２の特徴は消去後の検証に要する時間が
短いことである。従来例ではセルの検証は消去のつどワ
ード線に対して各列をインクリメントして行う必要があ
った。ところが本発明ではワード線内のセルの検証前に
ラッチ回路部データを検証するため、既に消去が済んで
いるワード線ではセルの検証をスキップすることができ
る。このため検証時間を大幅に短縮することができる。
この短縮巾は特に消去が進み消去済ワード線が多くなっ
た場合に顕著になる。前述の例（１６Ｍを６４分割、行
数１０２４行）では検証時間を１／１０〜１／１００に
短縮することができた。The second characteristic is that the time required for verification after erasure is short. In the conventional example, it is necessary to perform cell verification by incrementing each column with respect to a word line every time erasing is performed. However, in the present invention, since the latch circuit section data is verified before verifying the cells in the word line, the verification of the cells can be skipped in the word line that has already been erased. Therefore, the verification time can be significantly reduced.
This shortened width becomes remarkable especially when erasing progresses and the number of erased word lines increases. In the above example (16M divided into 64, 1024 rows), the verification time could be reduced to 1/10 to 1/100.

【００２９】次に本発明の第２の実施例について図５を
参照して説明する。本実施例においては、第２の実施
例として図５は消去前書き込みを一括して行わない消去
アルゴリズムのフローチャートを示している。使用する
装置アレイ、ラッチ回路の構成は図１、図２と同じであ
る。本実施例では、従来行ってきた一律の消去前書き込
みを行わない。Next, a second embodiment of the present invention will be described with reference to FIG. In this embodiment, FIG. 5 shows a flowchart of an erasing algorithm in which writing before erasure is not performed collectively as a second embodiment. The configurations of the device array and the latch circuit used are the same as those in FIGS. In the present embodiment, the conventional uniform pre-erase writing is not performed.

【００３０】まずラッチ回路の内容を全ワードともに
‘０’にセットし（ステップＳ１１）、その後に各ワー
ド線毎にセルの検証を行う（ステップＳ１２）。消去状
態を判断し（ステップＳ１３）、ワード線の全てのセル
が消去状態であればラッチ回路に‘１’をＸデコーダを
介してセットする（ステップＳ１５）。１つでも書き込
み状態のセルがあるワード線については、そのままにし
て全ワード線の検証が済んだか否か判断し（ステップＳ
１４）、もし済んでいなければステップＳ１２に戻り、
全ワード線の検証を済ませる。First, the contents of the latch circuit are set to "0" for all the words (step S11), and then the cells are verified for each word line (step S12). The erase state is determined (step S13), and if all the cells on the word line are in the erase state, '1' is set in the latch circuit via the X decoder (step S15). With respect to the word line having at least one cell in the written state, it is determined whether or not the verification of all the word lines is completed (step S).
14) If not, return to step S12,
Complete verification of all word lines.

【００３１】全ワード線の検証が済んだ後、各ラッチ回
路のチェックし（ステップＳ１６）、保持しているデー
タが‘１’であるか否か判断し（ステップＳ１７）、
‘１’でないものに対応するワード線に接続されたセル
のみにデータを書き込みワード内セルを全て閾値が高い
状態にする（ステップＳ１８，Ｓ１９）。After all the word lines have been verified, each latch circuit is checked (step S16), and it is determined whether or not the held data is "1" (step S17).
Data is written only to the cells connected to the word line corresponding to the one other than "1", and all the cells in the word are set to the state where the threshold value is high (steps S18, S19).

【００３２】このように消去前書込完了した（ステップ
Ｓ２０）後に、セルに消去パルスを印加する（ステップ
Ｓ２１）。ただし、ラッチ回路の内容が‘１’のワード
線に接続されたセルは最初から消去状態であるため、消
去時に消去禁止電圧を当該ワード線に与えセルの閾値変
動を抑制する。After completion of the pre-erase writing (step S20), an erase pulse is applied to the cell (step S21). However, since the cell connected to the word line whose content of the latch circuit is “1” is in the erased state from the beginning, the erase inhibit voltage is applied to the word line at the time of erasure to suppress the threshold variation of the cell.

【００３３】ラッチ回路の内容が‘０’のワード線を選
択し（ステップＳ２２，Ｓ２３）、そのワード線に接続
された全セルを検証する（ステップＳ２４）。検証の結
果において消去がＯＫであるか否か判断し（ステップＳ
２５）、ＯＫであれば当該ラッチ回路に‘１’をセット
し（ステップＳ２７）、ステップＳ２２戻り、ＯＫでな
ければ、当該ワード線についてはそのままにしておい
て、全ワード線の消去がＯＫか否かを判断し（ステップ
Ｓ２６）、ＯＫでなければステップＳ２１に戻りＯＫで
あれば終了する。A word line whose contents of the latch circuit is "0" is selected (steps S22 and S23), and all cells connected to the word line are verified (step S24). It is determined whether the erasure is OK in the verification result (step S).
25) If OK, set "1" to the latch circuit (step S27), and return to step S22. If not OK, leave the word line as it is and check if all word lines have been erased. It is determined whether or not it is not (Step S26). If it is not OK, it returns to Step S21, and if it is OK, it ends.

【００３４】すなわち、上述の検証および消去動作にお
いてラッチ回路に‘１’がセットされている場合には、
当該ラッチ回路に対応するワード線に接続されたセルに
関しし検証および消去のシーケンスをスキップしてい
る。したがって、消去ブロック内のデータによっては、
消去前書き込み時間および消去検証時間が大幅に短縮で
きる。例えば消去ブロック２５６Ｋｂｉｔのワード線１
０２４本のうち半分のワード線につながっているセルが
未書き込み状態の場合、総合の１ブロックあたりの消去
時間が３０％の削減が可能になった。That is, when “1” is set in the latch circuit in the above-described verification and erase operations,
Verification and erase sequences are skipped for cells connected to the word line corresponding to the latch circuit. Therefore, depending on the data in the erase block,
The pre-erase write time and erase verify time can be significantly reduced. For example, the word line 1 of the erase block 256 Kbit
When the cells connected to half of the 024 word lines are in the unwritten state, the total erasing time per block can be reduced by 30%.

【００３５】次に本発明の第３の実施例について図６を
参照して説明する。図６は本発明によるデータラッチ付
Ｘデコーダの具体的回路の一例である。この回路の具体
的動作の説明のために、各電源およびノードの電圧と動
作状態の対応表を表２として示す。Next, a third embodiment of the present invention will be described with reference to FIG. FIG. 6 shows an example of a specific circuit of the X decoder with data latch according to the present invention. In order to explain the specific operation of this circuit, Table 2 shows a correspondence table between the voltage of each power supply and the node and the operation state.

【００３６】[0036]

【表２】この回路においては、アドレス入力によってワード線を
選択するデコード回路にデータラッチ部およびｓｅｔ，
ｒｅｓｅｔ用Ｔｒおよび消去モード信号（ＥＲＢ）とデ
ータラッチの内容のＮＯＲをとりデコーダ出力へフィー
ドバックをかける回路が付加されている。データラッチ
の内容は所望のワード線を選択した後にパルス状のｓｅ
ｔもしくはｒｅｓｅｔ信号を加えることでデータラッチ
部に蓄えられる。これによりノードＢ，Ｃの電圧が固定
される。各種ワード線電圧はワード線駆動用インバータ
の電源Ｖ_X を変化させることで得られる。[Table 2] In this circuit, a data latch section and set,
A circuit for taking a reset Tr, an erasing mode signal (ERB), and NOR of the contents of the data latch, and providing feedback to a decoder output is added. After selecting a desired word line, the contents of the data latch
The data is stored in the data latch unit by adding the t or reset signal. As a result, the voltages of the nodes B and C are fixed. Various word line voltage is obtained by varying the power V _X of the word line drive inverter.

【００３７】消去時にデータラッチの内容が‘１’であ
ればノードＡの電圧は低レベルになｗり、その結果ノー
ドＥが低レベルによりワード線電圧はＶ_X に固定され
る。データラッチ内容が‘０’であればノードＥは高レ
ベルになり、ワード線電圧は低レベルに保たれる。デー
タラッチ出力（ノードＣ）は前述のとおりワード線出力
とともに直列に接続されたＮｃｈトランジスタゲートに
入力され、データラッチの内容をワード線毎に検知する
ことができる。The voltage if the contents of the data latch at the time of erasing is '1' node A Ri w such a low level, so that the node E is the word line voltage by a low-level is fixed at V _X. If the data latch content is '0', node E goes high and the word line voltage is kept low. As described above, the data latch output (node C) is input to the Nch transistor gate connected in series with the word line output, and the contents of the data latch can be detected for each word line.

【００３８】次に本発明の第４の実施例について図７を
参照して説明する。個々のデータラッチ回路は、図６に
示すように単純であるが１ワード毎にデータラッチを設
けるとセルＸデコーダピッチに対して回路パターンを集
積する必要がある。第４の実施例はこの図７に示すよう
にデータラッチ回路の集積を容易にするため２つのＸデ
コーダに対してデータラッチ回路を１つ設けた例であ
る。この場合、消去ブロックの規模・構成が同一である
と行あたりのセルの分割が半分になる。つまり消去バラ
ツキの対象となるセルの母数は倍になる。しかしながら
前述の従来の２５６Ｋｂｉｔのブロック構成の例では、
まだ従来の１／５１２の５１２ｂｉｔであり、その有効
性はさほど変化しない。Ｘデコーダ何本あたりに１つの
データラッチ回路を設けるかはデータラッチ回路の集積
の実現性と消去バラツキの程度を考慮し自由に選択すれ
ばよい。Next, a fourth embodiment of the present invention will be described with reference to FIG. Each data latch circuit is simple as shown in FIG. 6, but if a data latch is provided for each word, it is necessary to integrate circuit patterns for the cell X decoder pitch. In the fourth embodiment, as shown in FIG. 7, one data latch circuit is provided for two X decoders to facilitate integration of the data latch circuit. In this case, if the size and configuration of the erase block are the same, the division of cells per row is halved. In other words, the number of cells to be erased is doubled. However, in the above-described example of the conventional 256 Kbit block configuration,
It is still 512 bits, 1/512 of the conventional one, and its effectiveness does not change much. The number of X decoders provided with one data latch circuit may be freely selected in consideration of the feasibility of integration of data latch circuits and the degree of erasure variation.

【００３９】さらに、本発明の第５の実施例について、
図８および図９並びに表３を参照して説明する。第１か
ら第４の実施例については消去ブロック単位が列毎に分
割され、消去のためにソース線を共有する型のものであ
った。しかしながら本発明は本実施例のように、消去ブ
ロック単位がワード毎に分割された型に対しても適用可
能である。Further, regarding a fifth embodiment of the present invention,
This will be described with reference to FIGS. 8 and 9 and Table 3. In the first to fourth embodiments, the erase block unit is divided for each column, and the source line is shared for erasure. However, the present invention is also applicable to a type in which an erase block unit is divided for each word as in the present embodiment.

【００４０】[0040]

【表３】この実施例の消去方法は消去ブロックのワード線に例え
ば−１３Ｖの負電圧を印加し、ソースには例えば３Ｖの
電圧を印加することで行う。このとき消去しないブロッ
クのワード線は０Ｖであり、ソースとフローティングゲ
ート間電界が小さく閾値の変動は起きない。書き込み、
読み出し、検証は第１の実施例と同様に行う。[Table 3] The erasing method of this embodiment is performed by applying a negative voltage of, for example, -13 V to the word line of the erase block and applying a voltage of, for example, 3 V to the source. At this time, the word line of the block that is not erased is at 0 V, the electric field between the source and the floating gate is small, and the threshold value does not change. writing,
Reading and verification are performed in the same manner as in the first embodiment.

【００４１】この実施例の大きな特徴は各消去ブロック
の状態がワード線に対応するデータラッチ回路にたくわ
えられセル状態情報により、任意のブロックの状態をデ
ータラッチ検知線とセンスアンプを使い読み出すことが
できる点である。ラッチ回路の内容は消去状態時を
‘１’にその他を‘０’としておけば消去ブロックでは
セルアレイを検証することなしに各種制御をすることが
できる。１例として半導体記憶装置内の既消去ブロック
数の検知がセルの検証なしにこのラッチ回路の内容を各
行毎にデータラッチ検知線を通して読み出すことができ
る。つまり半導体記憶装置内の空きエリアの検知が従来
に比べ速く行うことができる。この結果、格納データと
空きエリアの比較が容易にでき、格納データが空きエリ
アより少ないと消去動作を行わずそのまま書き込みを行
うことができる。また空き領域情報をもとに格納データ
のアレイ内への割り付けも容易になる。A major feature of this embodiment is that the state of each erase block is stored in a data latch circuit corresponding to a word line, and the state of an arbitrary block can be read out using a data latch detection line and a sense amplifier according to cell state information. It is possible. The contents of the latch circuit can be controlled variously in the erase block without verifying the cell array by setting the erase state to "1" and the others to "0". As an example, the number of erased blocks in the semiconductor memory device can be detected and the contents of the latch circuit can be read out for each row through a data latch detection line without verifying cells. That is, the detection of the empty area in the semiconductor memory device can be performed faster than in the past. As a result, it is possible to easily compare the stored data with the free area, and if the stored data is smaller than the free area, the writing can be performed without performing the erasing operation. Further, it becomes easy to allocate the stored data in the array based on the free area information.

【００４２】また半導体記憶装置全体を消去状態にする
ときもあらかじめ消去ブロックの内容を読み出しラッチ
回路内容が‘０’つまり非消去状態のワード線のみにつ
いて、消去前書き込みおよび消去を行うことで消去が効
率的に行うことができる。具体的には半導体記憶装置消
去の時間は全体の中の空き領域ワード線数に依存し、空
き領域が５０％の場合半導体記憶装置消去時間は従来に
比べ７０％に削減できる。なお本実施例は元々消去ブロ
ック単位がワード線毎に分割・細分化されているため、
実施例１〜４における消去ブロック細分化による消去バ
ラツキ抑制改善効果はなくなっている。When the entire semiconductor memory device is brought into the erased state, the contents of the erased block are read in advance, and the contents of the latch circuit are "0", that is, only the word lines in the non-erased state are erased by performing pre-erase writing and erasing. It can be done efficiently. Specifically, the time for erasing the semiconductor memory device depends on the number of word lines in the free area in the whole area. When the free area is 50%, the time for erasing the semiconductor memory device can be reduced to 70% as compared with the conventional case. In this embodiment, since the erase block unit is originally divided and subdivided for each word line,
In the first to fourth embodiments, the effect of suppressing and improving the erasure variation due to the subdivision of the erasure block is lost.

【００４３】[0043]

【発明の効果】以上説明したように本発明は、ワード線
もしくは複数のワード線に対応してデータラッチ回路を
設け、そのワード線に接続されたセルの状態を記憶さ
せ、その内容をＸデコーダ出力を使ってデータラッチ検
知線を通じセンスアンプで読みとることにより、下記の
効果を奏する。As described above, according to the present invention, a data latch circuit is provided corresponding to a word line or a plurality of word lines, the state of a cell connected to the word line is stored, and the contents are stored in an X decoder. The following effects are obtained by reading the data with the sense amplifier through the data latch detection line using the output.

【００４４】（１）消去済ワード線をそのワード線セル
をそのつど検証することなく検知することが可能であ
る。(1) It is possible to detect an erased word line without verifying the word line cell each time.

【００４５】（２）列分割型のフラッシュセルアレイ方
式でもワード線もしくはワード線群毎の消去および消去
検証動作が可能である。になる。(2) Erasing and erasure verifying operations for each word line or word line group can be performed even in a column division type flash cell array system. become.

【００４６】（３）セル消去閾値分布を少なくでき、同
時に消去時間の短縮を実現することが可能になる。(3) The cell erase threshold distribution can be reduced, and the erase time can be shortened at the same time.

【００４７】（４）さらに上述の機能を満たすための回
路は、各ワード線毎もしくは各ワード線群毎に設けた簡
単なデータラッチ回路とセンプアンプ１台だけであり、
付加される回路の規模も小さく、消去ブロックサイズを
小さく分割しても付属回路の占有面積の増加は少ない。(4) Further, a circuit for satisfying the above-mentioned functions is only a simple data latch circuit provided for each word line or each word line group and only one amplifier.
The scale of the circuit to be added is small, and the occupation area of the attached circuit is small even if the erase block size is divided into small pieces.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の不揮発性半導体記憶装置の第１の実施
例を示すブロック図である。FIG. 1 is a block diagram showing a first embodiment of a nonvolatile semiconductor memory device of the present invention.

【図２】図１の実施例の各部の基板上の配置を示すレイ
アウト図である。FIG. 2 is a layout diagram showing an arrangement of components of the embodiment of FIG. 1 on a substrate.

【図３】図１の実施例の消去動作を説明するためのフロ
ーチャートである。FIG. 3 is a flowchart for explaining an erasing operation of the embodiment of FIG. 1;

【図４】図１の実施例における消去時の閾値変動のコン
トロールゲート電圧依存性を示す図である。FIG. 4 is a diagram showing a control gate voltage dependency of a threshold variation at the time of erasing in the embodiment of FIG. 1;

【図５】第２の実施例の消去動作を説明するためのフロ
ーチャートである。FIG. 5 is a flowchart illustrating an erase operation according to a second embodiment.

【図６】本発明を適用した場合のデータラッチ付Ｘデコ
ーダの具体的回路を示す回路図である。FIG. 6 is a circuit diagram showing a specific circuit of an X decoder with a data latch when the present invention is applied.

【図７】本発明の第４の実施例を示す回路図である。FIG. 7 is a circuit diagram showing a fourth embodiment of the present invention.

【図８】本発明の第５の実施例を示す回路図である。FIG. 8 is a circuit diagram showing a fifth embodiment of the present invention.

【図９】図８の実施例の各部の基板上の配置を示すレイ
アウト図である。FIG. 9 is a layout diagram showing an arrangement of components of the embodiment of FIG. 8 on a substrate.

【図１０】（ａ）は、従来装置の記憶素子構造を示す断
面図である。（ｂ）は、（ａ）で示されるセルを用いた
メモリセルアレイを示す回路図である。FIG. 10A is a cross-sectional view showing a storage element structure of a conventional device. (B) is a circuit diagram showing a memory cell array using the cell shown in (a).

【図１１】従来例における各部の基板上の配置を示すレ
イアウト図である。FIG. 11 is a layout diagram showing an arrangement of each part on a substrate in a conventional example.

【図１２】従来例の書き込み・消去・読み出し回路を示
す回路図である。FIG. 12 is a circuit diagram showing a conventional write / erase / read circuit.

【符号の説明】[Explanation of symbols]

１０，１１，〜比較器２０，２１，〜ＳＡ（センスアンプ）３０消去電圧発生回路４０，４１，〜，４ｎラッチ回路５０，５１，〜，５ｎＸデコーダ６０シーケンス制御回路６１ＳＡ（消去済検出用）６２データラッチ検知線Ｗ０，Ｗ１，〜，Ｗｎワード線Ｓ００，Ｓ０１，〜セル（メモリトランジスタ） 10, 11,... Comparator 20, 21,... SA (sense amplifier) 30 Erase voltage generation circuit 40, 41,. 62) Data latch detection lines W0, W1, ..., Wn Word lines S00, S01, ... cells (memory transistors)

Claims

(57)【特許請求の範囲】(57) [Claims]

【請求項１】メモリセルとしてコントロールゲートと
フローティングゲートとを有するメモリトランジスタを
行列状にならべたメモリセルアレイと、前記メモリトラ
ンジスタのコントロールゲートを各行毎に接続したワー
ド線と、前記メモリトランジスタのドレインを各列毎に
接続したビット線と、複数の列をグループとし、同一グ
ループに属する前記メモリトランジスタのソースを共通
に接続したソース線と、アドレス信号に基づきワード線
を選択するＸデコーダと、ビット線を選択するＹデコー
ダとを有する不揮発性半導体記憶装置において、前記Ｘデコーダの後段に各ワード線に対応して配設さ
れ、対応させられたワード線に接続されたセルが全て消
去されているか否かのセル状態情報を蓄積するととも
に、接続されたセルが全て消去されたワード線に対して
過剰消去が行われないように消去禁止レベルを設定する
データラッチ回路と、前記セル状態情報と前記Ｘデコーダの出力とに基づい
て、接続されたメモリセルが全て消去されたワード線を
検出する消去済検知回路と、前記ワード線のそれぞれに対して順次消去電圧を印加
し、ワード線単位にメモリセルの消去を行う消去電圧発
生回路と、前記ワード線のそれぞれに対して順次消去電圧が印加さ
れる消去モードが実行されたとき、前記消去済検知回路
にて検出されたワード線に関する消去はスキップさせる
スキップ制御手段とを有することを特徴とする不揮発性
半導体記憶装置。1. A memory cell array in which memory transistors each having a control gate and a floating gate as a memory cell are arranged in a matrix, a word line connecting control gates of the memory transistors for each row, and a drain of the memory transistor. A bit line connected to each column, a source line commonly connecting the sources of the memory transistors belonging to the same group, and an X decoder for selecting a word line based on an address signal; In the nonvolatile semiconductor memory device having a Y decoder for selecting a word line, whether or not all the cells connected to the corresponding word line are arranged after the X decoder and are connected to the corresponding word line. Cell status information and erase all connected cells Word line
A data latch circuit for setting an erasure prohibition level so that excessive erasure is not performed , and based on the cell state information and the output of the X decoder.
To change the word line from which all connected memory cells have been erased.
Erased voltage is sequentially applied to each of the word lines, and an erased detection circuit for detection.
And erase voltage generation for erasing memory cells in word line units.
An erase voltage is sequentially applied to the raw circuit and each of the word lines.
When the erase mode is executed, the erased detection circuit
And a skip control means for skipping the erasure of the word line detected in (1) .

【請求項２】前記スキップ制御手段は、消去モードに
おける各セルの消去検証の際に、消去済検知回路がワー
ド線に接続されたメモリトランジスタは全部消去されて
いることを検知すると、当該ワード線に関する消去検証
はスキップさせる請求項１記載の不揮発性半導体記憶装
置。2. The erasure control circuit according to claim 2, wherein the erase control circuit detects that all of the memory transistors connected to the word line have been erased during erase verification of each cell in the erase mode. 2. The non-volatile semiconductor storage device according to claim 1, wherein the erasure verification on the nonvolatile semiconductor memory device is skipped.

【請求項３】前記各データラッチ回路は、少なくとも
２本のワード線に接続されたメモリトランジスタに関す
るセル状態情報をそれぞれ蓄積する請求項１または２記
載の不揮発性半導体記憶装置。3. The nonvolatile semiconductor memory device according to claim 1, wherein each of said data latch circuits stores cell state information on a memory transistor connected to at least two word lines.

【請求項４】前記消去検知回路は、各ワード線に対応
して配設された２段直列のトランジスタであって、トラ
ンジスタの各ゲートはワード線に対応するデータラッチ
回路のセル状態情報と、ワード線に対するＸデコーダの
出力とをそれぞれ入力している請求項１ないし３のいず
れか１項記載の不揮発性半導体記憶装置。4. The erasure detection circuit is a two-stage series transistor provided corresponding to each word line, wherein each gate of the transistor has cell state information of a data latch circuit corresponding to the word line, 4. The nonvolatile semiconductor memory device according to claim 1, wherein an output of an X decoder for a word line is input.

【請求項５】メモリセルとしてコントロールゲートと
フローティングゲートとを有するメモリトランジスタを
行列状にならべたメモリセルアレイと、前記メモリトラ
ンジスタのコントロールゲートを各行毎に接続したワー
ド線と、前記メモリトランジスタのドレインを各列毎に
接続したビット線と、各メモリトランジスタのソースを
共通に接続したソース線と、アドレス信号に基づきワー
ド線を選択するＸデコーダと、ビット線を選択するＹデ
コーダとを有する不揮発性半導体記憶装置において、前記Ｘデコーダの後段に各ワード線に対応して配設さ
れ、対応させられたワード線に接続されたセルが全て消
去されているか否かのセル状態情報を蓄積するととも
に、接続されたセルが全て消去されたワード線に対して
過剰消去が行われないように消去禁止レベルを設定する
データラッチ回路と、前記セル状態情報と前記Ｘデコーダの出力とに基づい
て、接続されたメモリセルが全て消去されたワード線を
検出する消去済検知回路と、前記ワード線のそれぞれに対して順次消去電圧を印加
し、ワード線単位にメモリセルの消去を行う消去電圧発
生回路と、前記ワード線のそれぞれに対して順次消去電圧が印加さ
れる消去モードが実行されたとき、前記消去済検知回路
にて検出されたワード線に関する消去はスキップさせる
スキップ制御手段とを有することを特徴とする不揮発性
半導体記憶装置。5. A memory cell array in which memory transistors each having a control gate and a floating gate as memory cells are arranged in a matrix, a word line connecting control gates of the memory transistors for each row, and a drain of the memory transistor. A non-volatile semiconductor having a bit line connected to each column, a source line commonly connecting the sources of the memory transistors, an X decoder for selecting a word line based on an address signal, and a Y decoder for selecting a bit line the storage device, together with the corresponding to each word line in the subsequent stage of the X decoder is disposed, cells connected to the word line which is to correspond accumulates whether the cell status information is erased all connections against the word line erase all the cell is
A data latch circuit for setting an erasure prohibition level so that excessive erasure is not performed , and based on the cell state information and the output of the X decoder.
To change the word line from which all connected memory cells have been erased.
Erased voltage is sequentially applied to each of the word lines, and an erased detection circuit for detection.
And erase voltage generation for erasing memory cells in word line units.
An erase voltage is sequentially applied to the raw circuit and each of the word lines.
When the erase mode is executed, the erased detection circuit
And a skip control means for skipping the erasure of the word line detected in (1) .