JP2647023B2 - Semiconductor storage device - Google Patents

Semiconductor storage device

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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は半導体記憶装置に関し、
特にＬＯＣ（リード・オン・チップ）組み立て技術を用
いた半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device,
In particular, the present invention relates to a semiconductor memory device using LOC (lead-on-chip) assembly technology.

【０００２】[0002]

【従来の技術】半導体記憶装置の進歩は目覚ましく、そ
の集積度は３年に４倍の割合で向上し続けている。この
集積度の向上とメモリ容量の増大に伴い、大サイズのチ
ツプをパツケージに組み立てるためのＬＯＣ（リード・
オン・チップ）組み立て技術が１６ＭビットＤＲＡＭの
世代以後、実用化されるようになってきた。これにより
比較的大きな面積を持つ半導体基板をも小さなパッケー
ジに搭載することが可能になった。2. Description of the Related Art The progress of semiconductor memory devices has been remarkable, and the degree of integration has been increasing four times in three years. With the increase in the degree of integration and the increase in memory capacity, the LOC (lead / lead) for assembling large-size chips into a package has been developed.
On-chip) assembling technology has been put to practical use since the generation of 16 Mbit DRAMs. As a result, a semiconductor substrate having a relatively large area can be mounted in a small package.

【０００３】図３は、従来のＬＯＣ組み立て技術を用い
た場合のチップレイアウトの一例を示す図である。この
例では主要面が長方形の半導体基板に４つのメモリセル
アレイ装置１a、１b、１c、１d、データ入出力系回路お
よびパッド領域３、制御信号系回路およびパッド領域
４、アドレス系回路およびパッド領域５が搭載されてい
る。以下の記述において、前記長方形主要面の平行な一
対の辺から等距離にある直線を中央線と記し、中央線を
含み基板面に垂直な仮想平面を中央面とし、中央面に垂
直な方向を垂直方向と記す。また、半導体基板面の前記
平行な一対の辺に近い側を外側、中央線に近い側を内側
と記す。図３では、半導体基板の左右の短辺が走る方向
（図の上下の方向）が垂直方向であり、それらの短辺を
垂直２等分して左右に走る直線（不図示）が中央線であ
る。図３の例では、 メモリセルアレイ装置１aおよび１
cは一方の外側に配列され、メモリセルアレイ装置１b、
１dは他方の外側に配列されている。また、データ入出
力系回路およびパッド領域３および制御信号系回路およ
びパッド領域４はメモリセルアレイ装置１a、１bの内側
に、中央線に平行に配列され、アドレス系回路およびパ
ッド領域５はメモリセルアレイ装置１c、１dの内側に配
置されている。データバス２a、２bは、それぞれデータ
入出力系回路およびパッド領域３とメモリセルアレイ装
置１aとの間、およびデータ入出力系回路およびパッド
領域３とメモリセルアレイ装置１bとの間に中央線に平
行に配置されている。各メモリセルアレイ装置に対する
給電は、電源パッド６a、６b、６cおよび接地パッド
７a、７b、７cによって、メタル配線８を経由して行わ
れる。これらの電源パッド、接地パッドは電源パッド対
（６a、７a）、（６b、７b）、（６c、７c）を構成して
設置されている。FIG. 3 is a diagram showing an example of a chip layout when a conventional LOC assembly technique is used. In this example, four memory cell array devices 1 a , 1 b , 1 c , 1 d , a data input / output system circuit and a pad region 3, a control signal system circuit and a pad region 4, an address system circuit are formed on a semiconductor substrate having a rectangular main surface. And a pad region 5 are mounted. In the following description, a straight line equidistant from a pair of parallel sides of the rectangular main surface is referred to as a center line, an imaginary plane including the center line and perpendicular to the substrate surface is referred to as a center plane, and a direction perpendicular to the center surface is referred to as a center plane. Described as vertical. A side near the pair of parallel sides of the semiconductor substrate surface is referred to as an outside, and a side near the center line is referred to as an inside. In FIG. 3, the direction in which the left and right short sides of the semiconductor substrate run (up and down directions in the figure) is the vertical direction, and the short side is vertically divided into two equal parts, and a straight line (not shown) running in the left and right direction is the center line. is there. In the example of FIG. 3, the memory cell array devices 1 a and 1
c are arranged on one outside, and the memory cell array device 1 b ,
1d is arranged outside the other. Further, the data input-output circuits and the pad region 3 and the control signal system circuit and the pad region 4 on the inside of the memory cell array apparatus 1 a, 1 b, are arranged parallel to the center line, the address-related circuit and the pad area 5 memory It is arranged inside the cell array devices 1 c and 1 d . Data bus 2 a, 2 b is central between each data output circuits and the pad region 3 between the memory cell array apparatus 1 a, and a data input-output circuits and the pad region 3 and the memory cell array unit 1 b It is arranged parallel to the line. Power is supplied to each memory cell array device via the metal wiring 8 by the power supply pads 6a , 6b , 6c and the ground pads 7a , 7b , 7c . These power supply pads and ground pads are provided as power supply pad pairs ( 6a , 7a ), ( 6b , 7b ), ( 6c , 7c ).

【０００４】それぞれのメモリセルアレイ装置は複数の
ワード線と複数のビット線の交点に配置されたメモリセ
ルアレイとメモリセルアレイからの微小差電位を増幅す
るためのセンスアンプと増幅された信号をデータバス２
a、２bに取り出すためのセレクターを含んでいる。デー
タ入出力系回路は外部回路との間の信号レベルの整合を
行うレベル変換機能や、外部回路との間の信号の伝送タ
イミングの整合を行う入出力バッファ機能を有するイン
タフェース回路である。アドレス系回路は外部回路から
入力されたアドレス信号をＣＭＯＳレベルに変換した後
ラッチし、メモリセルアレイの指定されたアドレスをア
クセスするための内部アドレス信号を生成する。制御信
号系回路は、データ入出力系回路に対して入出力制御
（外部書き込み・読み出し制御）を行い、およびアドレ
ス系回路に対して内部読み出し・書き込み制御（メモリ
セルアレイから内部バス上へのデータの読み出し・書き
込み制御）を行う。Each memory cell array device includes a memory cell array disposed at the intersection of a plurality of word lines and a plurality of bit lines, a sense amplifier for amplifying a minute difference potential from the memory cell array, and a data bus 2 for amplifying the amplified signal.
It includes a selector for extracting the a, 2 b. The data input / output system circuit is an interface circuit having a level conversion function for matching a signal level with an external circuit and an input / output buffer function for matching a signal transmission timing with an external circuit. The address-related circuit converts an address signal input from an external circuit into a CMOS level and latches the converted signal, thereby generating an internal address signal for accessing a specified address of the memory cell array. The control signal circuit performs input / output control (external write / read control) for the data input / output circuit and internal read / write control (data transfer from the memory cell array to the internal bus) to the address circuit. Read / write control).

【０００５】各々のメモリセルアレイ装置１a〜１dから
読み出されたデータはデータバス２ a、２bを介しデータ
入出力系回路およびパッド領域３に伝達される。データ
入出力系回路は、制御信号系回路およぴパッド領域４で
生成された制御信号によって外部読み出し制御（外部回
路への出力制御）を受け、データ入出力系回路およびパ
ッド領域３内に設けられた出力パッドから外部回路に読
み出される。また、図より明らかなように半導体記憶装
置内部から外部ヘの出力もしくは半導体記憶装置外部か
ら内部ヘの入力を行うためのボンデイングパッドが全て
チツプ中央に配列されている。この従来例に示されてい
るレイアウトによれば、データの、半導体記憶装置外へ
の読み出しおよび半導体記憶装置外からの書き込みを制
御する制御系信号パッド（代表的な制御信号名としてＲ
ＡＳｂ、ＣＡＳｂ、ＷＥｂ、ＯＥｂがある）と制御信号
系回路がデータ入出力系回路の近傍に配置できるため半
導体記憶装置の動作速度を高速化できると言う利点があ
る。また、データバス２a、２bを半導体基板中央部に集
中配置できるため、メモリセルアレイからのデータ読み
出し（もしくはメモリセルアレイヘのデータ書き込み）
速度をメモリセルアレイの場所依存なく等価にできる。
したがって、語構成が１ビットのメモリ、各メモリセル
アレイを独立したバンクとみなすようなマルチバンクの
シンクロナスＤＲＡＭに対しても展開が容易となる利点
がある。[0005] Each memory cell array device 1a~ 1dFrom
The read data is the data bus 2 a, 2bVia data
The signal is transmitted to the input / output circuit and the pad area 3. data
The input / output circuit is composed of the control signal circuit and pad area 4.
External reading control (external
Output control to the data input / output
Read from an output pad provided in the pad area 3 to an external circuit.
Is spilled out. Also, as is clear from the figure, the semiconductor memory device
Output from inside to outside or outside of semiconductor storage device
All the bonding pads for input to the inside
It is arranged in the center of the chip. This is shown in the prior art
According to the layout, data is transferred out of the semiconductor memory device.
Read and write from outside the semiconductor storage device.
Control signal pad (a typical control signal name is R
ASb, CASb, WEb, OEb) and control signals
System circuit can be placed near the data input / output system circuit.
The advantage is that the operation speed of the conductive memory device can be increased.
You. Data bus 2a, 2bIn the center of the semiconductor substrate.
Data can be read from the memory cell array
Output (or write data to memory cell array)
The speed can be equalized without depending on the location of the memory cell array.
Accordingly, a memory having a word configuration of 1 bit, each memory cell
Multi-banks that consider the array as an independent bank
Advantages of easy development for synchronous DRAM
There is.

【０００６】図４は図３に示されているレイアウトを持
つメモリデバイスについてＬＯＣ組み立て技術を用いて
組み立てを行った場合についての組み立て図一例を示す
図で、半導体基板の中央部に中央線に沿って配列されて
いるボンディングパッド群に、リードフレーム１０の各
ピン（電源ピン、接地ピン、データ入出力ピン、制御系
信号ピン、アドレス系信号ピン）がボンディングワイヤ
によって接続されている回路構成をリードフレーム側か
ら見た平面図である。６４ＭＤＲＡＭ以上の最先端メモ
リにおいては半導体基板面積が大きく（１８０ｍｍ2以
上）動作時の電源ノイズ、接地ノイズを抑制するため、
各メモリセルアレイヘの充分な給電が必要となる。その
ため、電源パッドおよび接地パッドは、図３に示されて
いるように、少なくとも３ヵ所以上に配置する必要があ
り、各パッドは、その近傍のメモリセルアレイ装置にメ
タル配線８を経由して給電を行っている。しかし現在主
流でありＪＥＤＥＣで標準化されている１６ＭＤＲＡ
Ｍ、６４ＭＤＲＡＭｘ１、ｘ４ のピン配置では、図４
に示されているように、電源ピン、接地ピンが各メモリ
セルアレイ装置の両端に１対づつしか用意されていな
い。従って、半導体基板中央部の電源パッド６b、接地
パッド７bに給電するため、リードフレーム１１a、１１
bを半導体基板両端に橋渡しさせボンデイングを行って
いた。FIG. 4 is a view showing an example of an assembling diagram in a case where the memory device having the layout shown in FIG. 3 is assembled by using the LOC assembling technique. The circuit configuration in which each pin (power supply pin, ground pin, data input / output pin, control system signal pin, address system signal pin) of the lead frame 10 is connected to a bonding pad group arranged by bonding wires is provided. It is the top view seen from the frame side. In a state-of-the-art memory of 64 MDRAM or more, the semiconductor substrate area is large (180 mm 2 or more).
Sufficient power supply to each memory cell array is required. Therefore, the power supply pad and the ground pad need to be arranged at at least three places as shown in FIG. 3, and each pad supplies power to the nearby memory cell array device via the metal wiring 8. Is going. However, 16MDRA is currently mainstream and standardized by JEDEC.
In the pin arrangement of M, 64MDRAM x1, x4, FIG.
As shown in FIG. 2, only one pair of power supply pins and ground pins are provided at both ends of each memory cell array device. Therefore, in order to supply power to the power supply pad 6 b and the ground pad 7 b at the center of the semiconductor substrate, the lead frames 11 a , 11 b
b was bridged to both ends of the semiconductor substrate for bonding.

【０００７】[0007]

【発明が解決しようとする課題】上述した従来の半導体
記憶装置では、電源電位または接地電位のリードフレー
ム上をポンデイングワイヤが跨ぐことになる。図５はＬ
ＯＣ法によって構成された図３の半導体記憶装置の摸式
的な断面図である。図５に図示されていないメモリセル
アレイ装置、データ入出力系回路、制御信号系回路、ア
ドレス系回路等の能動素子はシリコン基板５１上に形成
され、これらの能動素子は、外部から侵入してくる水分
から防護するために窒化膜等のカバー膜によって被覆さ
れている。リードフレーム５６、５７は、ＬＯＣの手法
に従って、ポリイミドテープ等の接着テープによって固
定される。前記したように、メモリセルアレイ装置が、
その両端に一対の電源ピン、接地ピンしか備えていない
場合には、電源ピン間、接地ピン間を橋渡しするリード
フレームの部分は、必然的に他のマルチピン（データ入
出力ピン、制御系信号ピン、アドレス系信号ピン）より
も内側（ボンディングパッド５２側）に配置されること
になる。図５において、異電位リードフレーム５６は電
源電位の内部リードまたは接地電位の内部リードで、リ
ードフレーム５７は電源ピン、接地ピン以外のマルチピ
ンを表わす。したがって、ボンディングワイヤ５５は異
電位リードフレーム５６を跨いでリードフレーム５７と
ボンディングパッド５２を接続することになる。In the conventional semiconductor memory device described above, a bonding wire straddles a lead frame at a power supply potential or a ground potential. FIG. 5 shows L
FIG. 4 is a schematic sectional view of the semiconductor memory device of FIG. 3 configured by an OC method. Active elements such as a memory cell array device, a data input / output circuit, a control signal circuit, and an address circuit not shown in FIG. 5 are formed on a silicon substrate 51, and these active elements enter from the outside. It is covered with a cover film such as a nitride film to protect it from moisture. The lead frames 56 and 57 are fixed by an adhesive tape such as a polyimide tape according to the LOC method. As described above, the memory cell array device
If only a pair of power pins and ground pins are provided at both ends, the portion of the lead frame that bridges between the power pins and ground pins is inevitably connected to other multi pins (data input / output pins, control system signal pins). , Address-related signal pins) (on the bonding pad 52 side). In FIG. 5, a different potential lead frame 56 is a power supply potential internal lead or a ground potential internal lead, and a lead frame 57 represents a multi-pin other than a power supply pin and a ground pin. Therefore, the bonding wire 55 connects the lead frame 57 and the bonding pad 52 across the different potential lead frame 56.

【０００８】その結果、データ入出力ピン、制御系信号
ピン、アドレス系信号ピン（以下、入出力信号ピンと記
す）が電源電位または接地電位と短絡することをを防ぐ
ためにポンデイングワイヤ５５と異電位リードフレーム
５６との間に十分な距離が必要になる。一方、最近の傾
向として高密度実装に適した薄型バッケージが主流とな
ってきており、代表的なパッケージとしてＴＳＯＰパッ
ケージ（Ｔｈｉｎ Ｓｉｎｇｌｅ ０ｕｔｌｉｎｅ Ｐ
ａｃｋａｇｅ）がある。ＴＳＯＰの場合には、パッケー
ジ厚が１ｍｍ程度であり、シリコン基板厚が３５０〜４
００ミクロン程度、リードフレーム厚が１２５ミクロン
程度、パッケージ表面（両面）の樹脂厚が１００ミクロ
ン程度であることが必要である。そのため、従来のチツ
プをＴＳＯＰパツケージに搭載する場合には非常に厳格
なボンディング精度が要求される。その結果、組み立て
歩留りを低下させてしまうという間題点があった。As a result, the data input / output pin, the control signal pin, and the address signal pin (hereinafter, referred to as input / output signal pin) are connected to different potentials from the bonding wire 55 in order to prevent a short circuit with a power supply potential or a ground potential. A sufficient distance from the lead frame 56 is required. On the other hand, recently, a thin package suitable for high-density mounting has become mainstream, and a typical package is a TSOP package (Thin Single Bottom Package).
package). In the case of TSOP, the package thickness is about 1 mm, and the silicon substrate thickness is 350 to 4 mm.
It is necessary that the thickness of the lead frame is about 100 microns, the thickness of the lead frame is about 125 microns, and the thickness of the resin on the package surface (both sides) is about 100 microns. Therefore, when a conventional chip is mounted on a TSOP package, very strict bonding accuracy is required. As a result, there is a problem that the assembly yield is reduced.

【０００９】上記間題点を解決するため、図６に示され
ているようなレイアウトが提案されている。このレイア
ウトにおいては、データ入出力系回路およびパッド領域
３a、３b制御系信号パッド領域４a、４bアドレス系回路
およびパッド領域５a、５bが総て半導体基板の両側に配
置され、４つのメモリセルアレイ装置１a、１b、１ c、
１dおよび制御信号系回路４cが中央部に配置されてい
る。また、データバス２a、２bはメモリセルアレイ装置
とデータ入出力系回路およびパッド領域３、制御系信号
パッド領域４a、アドレス系回路およびパッド領域５と
の間に形成されている。図７は、半導体基板の両方の辺
に沿って配列されている入出力信号用ボンディングパッ
ド（データ入出力パッド、制御系信号パッド、アドレス
系信号パッド）に、リードフレーム１０の各入出力信号
用ピン（データ入出力ピン、制御系信号ピン、アドレス
系信号ピン）がボンディングワイヤによって接続されて
いる回路構成をリードフレーム側から見た平面図であ
る。このレイアウトによれば、図７から明らかなよう
に、ボンデイングワイヤがリードフレームをまたぐこと
がないため、ボンディングに対するマージンが増加す
る。しかし、図６のレイアウトにおいては、制御系信号
パッド４a，４bが半導体基板の両側に分離配置されるこ
とになるため、制御信号系回路を構成するために必要な
入力信号が分離されることになり（例えば、ＲＡＳｂ，
ＷＥｂ信号とＣＡＳｂ，ＯＥｂ信号の分断）、必然的
に、図６に示されているように、中央部に制御信号系回
路領域４cが配置されるレイアウトとなる。このため制
御系信号パッドから制御信号系回路までの信号伝達遅
延、制御信号系回路からデータ入出力系回路までの信号
伝達遅延が生じ、アクセス時間の劣化が生じる原因とな
る。また、データバス２a、２bが半導体基板の両側に配
置されるため、メモリセルアレイ装置からのデータ読み
出し（もしくはメモリセルアレイヘのデータ書き込み）
速度がメモリセルアレイ装置の位置に依存するという傾
向が生じる。その結果、語構成が１ビットのメモリ、各
メモリセルアレイ装置を独立したバンクとみなすような
マルチバンクのシンクロナスＤＲＡＭに対して展開が困
難となるという問題がある。To solve the above problem, FIG.
Such a layout has been proposed. This leia
Data input / output circuit and pad area
3a, 3bControl system signal pad area 4a, 4bAddress circuit
And pad area 5a, 5bAre located on both sides of the semiconductor substrate.
And four memory cell array devices 1a, 1b, 1 c,
1dAnd control signal system circuit 4cIs located in the center
You. Data bus 2a, 2bIs a memory cell array device
And data input / output circuit and pad area 3, control system signal
Pad area 4a, address circuit and pad area 5
Is formed between. FIG. 7 shows both sides of the semiconductor substrate.
I / O signal bonding pads arranged along
(Data input / output pad, control system signal pad, address
Input / output signals of the lead frame 10
Pins (data I / O pins, control signal pins, address
System signal pins) are connected by bonding wires
FIG.
You. According to this layout, as is apparent from FIG.
The bonding wire straddles the lead frame
No margin increases the margin for bonding.
You. However, in the layout of FIG.
Pad 4a, 4bAre separated on both sides of the semiconductor substrate.
Is necessary to configure the control signal circuit.
The input signals will be separated (eg, RASb,
Separation of WEb signal and CASb, OEb signal), inevitable
As shown in FIG. 6, the control signal system
Road area 4cIs arranged. For this reason
Signal transmission delay from control signal pad to control signal circuit
Signal from control signal circuit to data input / output circuit
Propagation delays cause access time degradation.
You. Data bus 2a, 2bOn both sides of the semiconductor substrate
Data read from the memory cell array device.
Output (or write data to memory cell array)
There is a tendency that the speed depends on the position of the memory cell array device.
Direction occurs. As a result, a memory having a 1-bit word structure,
Considering memory cell array devices as independent banks
Difficult to deploy multi-bank synchronous DRAM
There is a problem that it becomes difficult.

【００１０】本発明の目的は、従来の半導体記憶装置が
もつ前記の長所を維持しながら、ボンディングワイヤが
異電位内部リード上を跨ぐことを不要とする半導体記憶
装置を提供することにある。An object of the present invention is to provide a semiconductor memory device which does not require a bonding wire to cross over internal leads of different potentials while maintaining the above advantages of the conventional semiconductor memory device.

【００１１】[0011]

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体記憶装置は、複数のワード線と複
数のビット線との交点にメモリセルが配置されてなるメ
モリセルアレイをそれぞれ備えている少なくとも４つの
メモリセルアレイ装置と、メモリセルアレイに書き込む
データを外部回路から入力し、メモリセルアレイから読
み出されたデータを外部回路へ出力するためのボンディ
ングパッド群であるデータ入出力パッド群と、外部回路
からアドレス信号を入力するためのボンディングパッド
群であるアドレス系信号パッド群と、メモリセルアレイ
のアクセスの制御および前記データの入出力の制御のた
めの信号を外部回路との間で送受信するためのボンディ
ングパッド群である制御系信号パッド群が、少なくとも
１対のほぼ平行な対辺を有する半導体基板面上にリード
オンチップ構成で搭載されている半導体記憶装置であっ
て、平行な対辺から等しい距離にある中央線を含み当該
半導体基板面に垂直な平面を中央面とし、半導体基板
の、前記平行な対辺の側を外側とし、中央面の側を内側
とし、該中央面に垂直な方向を垂直方向とするとき、デ
ータ入出力パッド群と制御系信号パッド群は、半導体基
板の内側に、かつ、相互に隣接して中央面に平行に配列
され、第１、第２のメモリセルアレイ装置はデータ入出
力パッド群と制御系信号パッド群の配列の外側に配置さ
れ、第３、第４のメモリセルアレイ装置は、第１、第２
のメモリセルアレイ装置に対して中央線の方向にずれた
位置に相互に垂直方向に対向して配列され、第１、第２
のアドレス系信号パッド群は、それぞれ第３、第４のメ
モリセルアレイ装置の外側に配置されている。In order to achieve the above object, a semiconductor memory device according to the present invention comprises a memory cell array having memory cells arranged at intersections of a plurality of word lines and a plurality of bit lines. At least four memory cell array devices, a data input / output pad group as a bonding pad group for inputting data to be written to the memory cell array from an external circuit, and outputting data read from the memory cell array to the external circuit; An address signal pad group, which is a bonding pad group for inputting an address signal from an external circuit, and a signal for controlling access to the memory cell array and controlling input / output of the data are transmitted / received to / from the external circuit. Control system signal pad group, which is a bonding pad group for A semiconductor memory device mounted in a lead-on-chip configuration on a semiconductor substrate surface having sides, including a center line at an equal distance from a parallel opposite side, and a plane perpendicular to the semiconductor substrate surface as a center plane. When the side of the parallel side of the substrate is the outside, the side of the center plane is the inside, and the direction perpendicular to the center plane is the vertical direction, the data input / output pad group and the control signal pad group are the semiconductor substrate. And the first and second memory cell array devices are arranged outside the array of the data input / output pad group and the control system signal pad group, and , The fourth memory cell array device comprises first, second
And the first and second memory cell array devices are arranged at positions shifted in the direction of the center line so as to face each other vertically.
Are arranged outside the third and fourth memory cell array devices, respectively.

【００１２】前記の半導体記憶装置において、第３、第
４のメモリセルアレイ装置は、第１、第２のメモリセル
アレイ装置に対して、それぞれ垂直方向内側に位置をず
らして配置されていることが望ましい。また、第１のメ
モリセルアレイ装置と第２のメモリセルアレイ装置、第
３のメモリセルアレイ装置と第４のメモリセルアレイ装
置、第１のアドレス系信号パッド群と第２のアドレス系
信号パッド群はそれぞれ同一の形状および寸法を有し、
中央面に関して対称に配置されていることが望ましい。
上記の半導体記憶装置に第１、第２のデータバスを設
け、第１のデータバスを、データ入出力パッド群と制御
系信号パッド群との配列と第１のメモリセルアレイ装置
との間と、第３のメモリセルアレイ装置の内側を通って
形成し、第２のデータバスを、データ入出力パッド群と
制御系信号パッド群との配列と第２のメモリセルアレイ
装置との間と、第４のメモリセルアレイ装置の内側を通
って形成することができる。上記の半導体記憶装置は、
さらに電源パッドと接地パッドでなる電源パッド対を少
なくとも３対備え、第１の電源パッドと第１の接地パッ
ドでなる第１の電源パッド対を、当該半導体基板の中央
線の方向に関して中央の、前記中央面の近傍に位置決め
し、半導体基板の中央線方向の両端を端部と呼称すると
き、第２の電源パッドと第２の接地パッドでなる第２の
電源パッド対を、当該半導体基板の第１、第２のメモリ
セルアレイ装置側端部である第１の端部の前記中央面の
近傍に位置決めし、第３の電源パッドと第３の接地パッ
ドでなる第３の電源パッド対を、当該半導体基板の、第
３、第４のメモリセルアレイ装置側端部である第２の端
部の前記中央面の近傍に位置決することができる。In the above-mentioned semiconductor memory device, it is desirable that the third and fourth memory cell array devices are arranged so as to be shifted vertically inward from the first and second memory cell array devices. . In addition, the first memory cell array device and the second memory cell array device, the third memory cell array device and the fourth memory cell array device, the first address-related signal pad group and the second address-related signal pad group are the same. Has the shape and dimensions of
Desirably, they are arranged symmetrically with respect to the central plane.
First and second data buses are provided in the semiconductor memory device, and the first data bus is connected between an array of a data input / output pad group and a control system signal pad group and the first memory cell array device. A second data bus is formed through the inside of the third memory cell array device, and a second data bus is formed between the arrangement of the data input / output pad group and the control system signal pad group and the second memory cell array device. It can be formed through the inside of the memory cell array device. The above semiconductor memory device is
Further, at least three pairs of power supply pads each composed of a power supply pad and a ground pad are provided, and the first power supply pad pair composed of the first power supply pad and the first ground pad is disposed at the center with respect to the direction of the center line of the semiconductor substrate. When positioned near the center plane and both ends in the direction of the center line of the semiconductor substrate are called ends, a second power supply pad pair including a second power supply pad and a second ground pad is connected to the semiconductor substrate. A third power supply pad pair including a third power supply pad and a third ground pad, which is positioned near the central surface of the first end, which is the end of the first and second memory cell array devices, The semiconductor substrate can be positioned in the vicinity of the central plane at the second end, which is the end on the third and fourth memory cell array device side.

【００１３】上記の装置を、電源ピンと接地ピンでなる
電源ピン対を両端に１対ずつ備えたリードフレームに装
着し、該リードフレームのデータ入出力マルチピン、制
御系信号マルチピン、アドレス系信号マルチピンを、半
導体基板の前記外側から、それぞれ対応するデータ入出
力パッド群、制御系信号パッド群、アドレス系信号パッ
ド群にワイヤボンディングし、第１の電源ピンと第１の
接地ピンでなる第１の電源ピン対にそれぞれ接続された
内部電源リードと内部接地リードを、第２の端部の中央
面の近傍から該中央面に平行に導き、それぞれ第１の電
源パッドと第１の接地パッドの近傍で終端させ、内部電
源リードを第１、第３の電源パッドにワイヤボンディン
グし、内部接地リードを第１、第３の接地パッドにワイ
ヤボンディングし、第２の電源ピン対を構成する第２の
電源ピンと第２の接地ピンを、それぞれ第２の電源パッ
ドと第２の接地パッドにワイヤボンディングすることが
できる。The above-mentioned device is mounted on a lead frame having a pair of power supply pins including a power supply pin and a ground pin at each end, and a data input / output multi-pin, a control system signal multi-pin, and an address system signal multi-pin of the lead frame are connected. A first power supply pin including a first power supply pin and a first ground pin, wire-bonded from the outside of the semiconductor substrate to the corresponding data input / output pad group, control system signal pad group, and address system signal pad group, respectively; Leading an internal power lead and an internal ground lead respectively connected to the pair from near the center plane of the second end parallel to the center plane and terminating near the first power pad and the first ground pad, respectively. Then, wire the internal power supply leads to the first and third power pads, and wire bond the internal ground leads to the first and third ground pads. A second power supply pin and the second ground pins constituting the second power supply pin pairs may be wire bonded to the second power supply pad and a second ground pad respectively.

【００１４】[0014]

【作用】第１、第２のアドレス系信号パッド群は、それ
ぞれ第３、第４のメモリセルアレイ装置の外側に配置さ
れているので、リードフレームのアドレス系信号マルチ
ピンを外側から半導体基板上に導入した場合には、内側
部分（中央面に近い部分）に設けられた配線を跨ぐこと
なく、そのマルチピンと、第１、第２のアドレス系信号
パッド群とをワイヤボンディングすることができる。し
たがって、電源電位または接地電位の内部リードを、第
２の端部から中央面の近傍を通って中央面に平行に装着
した場合には、その内部リードは、ボンディングワイヤ
に跨がれないで電源電位または接地電位を第２の端部か
ら半導体基板の中央部に伝達することができる。このよ
うにして、第１、第２のメモリセルアレイ装置は、その
内部リードによって半導体基板の中央部に伝達された電
源を駆動電源の１つとして使用することができる。その
結果、第１、第２のメモリセルアレイ装置上に、電源電
位または接地電位の内部リードを橋渡しする必要はな
い。Since the first and second address-related signal pad groups are arranged outside the third and fourth memory cell array devices, respectively, the address-related signal multi-pins of the lead frame are introduced onto the semiconductor substrate from outside. In this case, the multi-pin can be wire-bonded to the first and second address-related signal pad groups without straddling the wiring provided on the inner portion (the portion near the center plane). Therefore, when the internal lead of the power supply potential or the ground potential is mounted in parallel with the central plane from the second end through the vicinity of the central plane, the internal lead does not straddle the bonding wire, and A potential or a ground potential can be transmitted from the second end to the center of the semiconductor substrate. In this manner, the first and second memory cell array devices can use the power transmitted to the central portion of the semiconductor substrate by the internal leads as one of the driving powers. As a result, there is no need to bridge the internal leads of the power supply potential or the ground potential on the first and second memory cell array devices.

【００１５】前掲のように、リードフレームのマルチピ
ンを外側から半導体基板上に導入する場合には、データ
入出力マルチピン、制御系信号マルチピンとデータ入出
力パッド、制御系信号パッドとをそれぞれ接続するボン
ディングワイヤは、半導体基板の外側から第１、第２の
メモリセルアレイ装置上を通って内側へ延びてボンディ
ングされる。しかし、本発明のボンディングパッドの配
置によると、前記したように、電源電位または接地電位
の内部リードが第１、第２のメモリセルアレイ装置上を
橋渡しする必要はないので、ボンディングワイヤが電源
電位または接地電位の内部リードを跨ぐという問題は回
避される。As described above, when introducing the multi-pins of the lead frame from the outside onto the semiconductor substrate, bonding is performed to connect the data input / output multi-pins, the control system signal multi-pins with the data input / output pads, and the control system signal pads. The wire extends from the outside of the semiconductor substrate to the inside through the first and second memory cell array devices and is bonded. However, according to the arrangement of the bonding pads of the present invention, as described above, it is not necessary for the internal lead of the power supply potential or the ground potential to bridge over the first and second memory cell array devices. The problem of straddling the internal lead of the ground potential is avoided.

【００１６】本発明のボンディングパッドの配置による
と、データ入出力パッド群と制御系信号パッド群は、隣
接して配列される。その結果、制御信号系回路をデータ
入出力系回路の近傍に配置することができ、それによっ
て、半導体記憶装置の動作速度を高速化することが保証
される。According to the arrangement of the bonding pads of the present invention, the data input / output pad group and the control system signal pad group are arranged adjacent to each other. As a result, the control signal circuit can be arranged in the vicinity of the data input / output circuit, thereby ensuring that the operation speed of the semiconductor memory device is increased.

【００１７】本発明のボンディングパッドの配置による
と、データ入出力パッド群と制御系信号パッド群は、半
導体基板の内側に、中央面に平行に配列される。それに
よって、データバスを半導体基板の内側、すなわち、中
央面の近傍に集中して配置することが可能になる。その
結果、第１、第２のメモリセルアレイ装置とデータ入出
力系回路間の信号パスの長さをほぼ等しくすることがで
きると共に、第３、第４のメモリセルアレイ装置とデー
タ入出力系回路間の信号パスの長さをもほぼ等しくする
ことができる。それによって、メモリセルアレイ装置か
らのデータの読み出し速度、および、メモリセルアレイ
装置へのデータの書き込み速度の、メモリセルアレイ装
置の位置依存性を少なくすることができる。このこと
は、半導体記憶装置が、語構成が１ビットのメモリであ
る場合や各メモリセルアレイを独立したバンクとみなせ
るようなマルチバンクのシンクロナスＤＲＡＭの場合に
は特に重要である。According to the arrangement of the bonding pads of the present invention, the data input / output pad group and the control system signal pad group are arranged inside the semiconductor substrate in parallel with the central plane. Thus, the data buses can be concentratedly arranged inside the semiconductor substrate, that is, near the central plane. As a result, the length of the signal path between the first and second memory cell array devices and the data input / output system circuit can be made substantially equal, and the length of the signal path between the third and fourth memory cell array device and the data input / output system circuit can be reduced. Can be made substantially equal in length. Thus, the position dependency of the memory cell array device on the data reading speed from the memory cell array device and the data writing speed on the memory cell array device can be reduced. This is particularly important when the semiconductor memory device is a memory having a word configuration of 1 bit or a multi-bank synchronous DRAM in which each memory cell array can be regarded as an independent bank.

【００１８】第３、第４のメモリセルアレイ装置を、第
１、第２のメモリセルアレイ装置に対して、それぞれ垂
直方向内側に位置をずらして配置することにより、半導
体基板上への実装密度を向上させることができる。The third and fourth memory cell array devices are vertically displaced from the first and second memory cell array devices inward in the vertical direction, respectively, so that the mounting density on the semiconductor substrate is improved. Can be done.

【００１９】メモリセルアレイ装置およびボンディング
パッド群に関する前掲の配置を、中央面に関して対称に
構成することによって、上記の作用をさらに確実に実現
することができるばかりでなく、装置の設計と製作を容
易にすることができる。By arranging the above arrangement of the memory cell array device and the bonding pad group symmetrically with respect to the center plane, not only can the above-mentioned action be realized more reliably, but also the design and manufacture of the device can be facilitated. can do.

【００２０】[0020]

【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の実施例を示すレイアウト図で
ある。以下の記述において、図３、図４に示されている
構成要素と同一の構成要素には、同一の参照番号を付し
て説明する。このレイアウトの特徴としてデータ入出力
系回路およびパツド領域３、制御信号系回路およびパッ
ド領域４が半導体基板の内側に隣接して配列されている
ことと、アドレス系回路およびパッド領域５a、５bが半
導体基板の両外側部分に配置されていることである。こ
のため、データ入出力系回路およびパッド領域３と制御
信号系回路およびパッド領域４の外側にあるメモリセル
アレイ装置１a、１b、とアドレス系回路およびパッド領
域５a、５bの内側にあるメモリセルアレイ装置１c、１d
とは、図１に示されているように垂直方向（中央面に対
して垂直な方向）にずれて配置されている。データバス
２a、２bは半導体基板の中央の、メモリセルアレイ装置
１a、１bとデータ入出力系回路およびパッド領域３およ
び制御信号系回路およびパッド領域４との間、メモリセ
ルアレイ装置１cとメモリセルアレイ装置１dとの間に集
中配置されている。Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a layout diagram showing an embodiment of the present invention. In the following description, the same components as those shown in FIGS. 3 and 4 are denoted by the same reference numerals. Data input-output circuits and pads region 3 as a feature of this layout, the control signal system circuit and a possible pad area 4 is arranged adjacent to the inside of the semiconductor substrate, the address-related circuit and the pad area 5 a, 5 b Are disposed on both outer portions of the semiconductor substrate. For this reason, the data input / output circuit and the pad area 3, the control signal circuit and the memory cell array devices 1 a and 1 b outside the pad area 4, and the address circuit and the pad areas 5 a and 5 b inside the pad areas 5 a and 5 b Memory cell array device 1 c , 1 d
Are shifted from each other in the vertical direction (the direction perpendicular to the center plane) as shown in FIG. Data bus 2 a, 2 b is the center of the semiconductor substrate, between the memory cell array apparatus 1 a, 1 b and a data input-output circuits and the pad region 3 and the control signal system circuit and a pad area 4, the memory cell array apparatus 1 c It is concentrated disposed between the memory cell array apparatus 1 d.

【００２１】図２は本発明の半導体記憶装置をＬＯＣ組
み立て技術を用いて組み立てた場合についてリードフレ
ームおよびボンディングワイヤの配線の一例を示す図で
ある。基板の中央の電源パッド６bおよび接地パッド７b
ヘの電源の供給は、図２に示されているように、メモリ
セルアレイ装置１c、１d側の電源ピン、接地ピンから中
央部へ内部リード９c、９dを導き、そのリードフレーム
の先端と当該電源パッドとの間をワイヤボンディングす
ることによって達成される。この配線においては、リー
ドフレームのデータ入出力ピンおよび制御系信号ピンと
データ入出力系回路およびパッド領域３および制御信号
系回路およびパッド領域４との間に異電位（電源電位、
接地電位）リードフレームが介在しないので、図４の従
来例において問題となった異電位リードフレーム上をボ
ンデイングワイヤが跨ぐ必要がない。また、アドレス系
回路およびパッド領域５a、５bは基板の外側部分にある
ので、異電位リードフレーム上をボンデイングワイヤが
跨ぐことなく、リードフレームのアドレスピンとアドレ
ス系信号パッドとの間のワイヤボンディングを実施する
ことができる。FIG. 2 is a view showing an example of the wiring of the lead frame and the bonding wires when the semiconductor memory device of the present invention is assembled by using the LOC assembling technique. Central power supply pad of the substrate 6 b and the ground pad 7 b
Supply of power F, as shown in FIG. 2, the power supply pins of the memory cell array apparatus 1 c, 1 d side, leads to internal leads 9 c, 9 d from the ground pin to the center portion, the lead frame This is achieved by wire bonding between the tip and the power supply pad. In this wiring, different potentials (power supply potential, power supply potential, power supply potential,
Since the lead frame does not intervene, there is no need for the bonding wire to cross over the different potential lead frame, which is a problem in the conventional example of FIG. Further, since the address-related circuit and the pad area 5 a, 5 b is in the outer portion of the substrate, without crossing over different potentials leadframe bonding wire, wire bonding between the address pins and address system signal pad of the lead frame Can be implemented.

【００２２】さらに、データ入出力ピン、制御系信号ピ
ンに対応するボンデイングパツドは半導体基板の中央線
に沿って配列されているので、データの読み出しおよび
書き込みを制御する制御系信号パッドと制御信号系回路
をデータ入出力系回路の近傍に配置することができるた
め、半導体記憶装置の動作速度の高速化をも実現するこ
とができる。また、データバス２a、２bをメモリセルア
レイ装置１a、１c、およびメモリセルアレイ装置１b、
１dに沿って基板の中央部に集中配置できるため、メモ
リセルアレイ装置からのデータ読み出し（もしくはメモ
リセルアレイ装置ヘのデータ書き込み）速度をメモリセ
ルアレイ装置の位置に依存することなく等しくすること
ができる。それによって、語構成が１ビットのメモリ
や、各メモリセルアレイを独立したバンクとみなすよう
なマルチバンクのシンクロナスＤＲＡＭに対しても展開
が容易となり、図３に示されている従来型レイアウトに
よる利点も損なわれることなく維持される。Further, since the bonding pads corresponding to the data input / output pins and the control system signal pins are arranged along the center line of the semiconductor substrate, a control system signal pad for controlling reading and writing of data and a control signal are provided. Since the system circuit can be arranged near the data input / output system circuit, the operation speed of the semiconductor memory device can be increased. The data bus 2 a, 2 b of the memory cell array apparatus 1 a, 1 c, and a memory cell array unit 1 b,
Because focus located in the center of the substrate along a 1 d, it can be equal without depending the speed (data writing or the memory cell array unit f) data read from the memory cell array unit to the position of the memory cell array device. This facilitates the development of a memory having a word structure of 1 bit or a multi-bank synchronous DRAM in which each memory cell array is regarded as an independent bank. The advantage of the conventional layout shown in FIG. Is also maintained without loss.

【００２３】[0023]

【発明の効果】以上説明したように、本発明は次の効果
を有する。 １）第１、第２のアドレス系信号パッド群を、それぞれ
第３、第４のメモリセルアレイ装置の外側に配置するこ
とにより、リードフレームのアドレス系信号マルチピン
を外側から半導体基板上に導入する場合には、内側の中
央面に近い部分に設けられた配線を跨ぐことなく、その
マルチピンと、第１、第２のアドレス系信号パッド群と
をワイヤボンディングすることができる。したがって、
電源電位または接地電位の内部リードを、第２の端部か
ら中央面の近傍を通って中央面に平行に装着する場合に
は、その内部リードは、ボンディングワイヤに跨がれな
いで電源電位または接地電位を第２の端部から半導体基
板の中央部に伝達することができる。このようにして、
第１、第２のメモリセルアレイ装置は、その内部リード
によって半導体基板の中央部に伝達された電源を駆動電
源の１つとして使用することができる。その結果、第
１、第２のメモリセルアレイ装置上に、電源電位または
接地電位の内部リードを橋渡しする必要はなくなる。こ
のようにして、ボンディングワイヤ群が電源電位または
接地電位の内部リードを跨ぐという問題は完全に回避さ
れる。As described above, the present invention has the following effects. 1) When the first and second address-related signal pad groups are arranged outside the third and fourth memory cell array devices, respectively, and the address-related signal multi-pins of the lead frame are introduced onto the semiconductor substrate from outside. In this method, the multi-pin and the first and second address-related signal pad groups can be wire-bonded without straddling the wiring provided in a portion near the inner central surface. Therefore,
When the internal lead of the power supply potential or the ground potential is mounted in parallel with the center plane from the second end through the vicinity of the center plane, the internal lead is not connected to the bonding wire and is not connected to the power supply potential or the ground wire. The ground potential can be transmitted from the second end to the center of the semiconductor substrate. In this way,
The first and second memory cell array devices can use the power transmitted to the central portion of the semiconductor substrate by the internal leads as one of the driving power. As a result, there is no need to bridge the internal leads of the power supply potential or the ground potential on the first and second memory cell array devices. In this way, the problem that the bonding wire group straddles the internal lead at the power supply potential or the ground potential is completely avoided.

【００２４】２）データ入出力パッド群と制御系信号パ
ッド群を隣接して配列することにより、制御信号系回路
をデータ入出力系回路の近傍に配置することができ、そ
れによって、半導体記憶装置の動作速度を高速化するこ
とができる。2) By arranging the data input / output pad group and the control system signal pad group adjacent to each other, the control signal system circuit can be arranged near the data input / output system circuit. Operation speed can be increased.

【００２５】３）データ入出力パッド群と制御系信号パ
ッド群を、半導体基板の内側に、中央面に平行に配列す
ることによって、データバスを半導体基板の内側、すな
わち、中央面の近傍に集中して配置することが可能にな
る。その結果、メモリセルアレイ装置からのデータの読
み出し速度、および、メモリセルアレイ装置へのデータ
の書き込み速度の、メモリセルアレイ装置の位置依存性
を少なくすることができる。3) By arranging the data input / output pad group and the control signal pad group inside the semiconductor substrate in parallel with the central plane, the data bus is concentrated inside the semiconductor substrate, ie, near the central plane. It becomes possible to arrange. As a result, the position dependency of the memory cell array device on the data reading speed from the memory cell array device and the data writing speed on the memory cell array device can be reduced.

【００２６】４）第３、第４のメモリセルアレイ装置
を、第１、第２のメモリセルアレイ装置に対して、それ
ぞれ垂直方向内側に位置をずらして配置することによ
り、半導体基板上への実装密度を向上させることができ
る。4) The third and fourth memory cell array devices are vertically displaced from each other with respect to the first and second memory cell array devices so that the mounting density on the semiconductor substrate is reduced. Can be improved.

【００２７】５）メモリセルアレ装置およびボンディン
グパッド群に関する本発明の配置を、中央面に関して対
称に構成することによって、上記の効果をさらに確実に
実現することができるばかりでなく、装置の設計と製作
を容易にすることができる。5) By arranging the arrangement of the present invention with respect to the memory cell array device and the bonding pad group symmetrically with respect to the center plane, not only the above effects can be realized more reliably, but also the design of the device and Production can be facilitated.

【００２８】６）上記の効果によって、本発明は語構成
が１ビットのメモリや、各メモリセルアレイを独立した
バンクとみなすようなマルチバンクのシンクロナスＤＲ
ＡＭに対しても展開が容易となる。6) Due to the above effects, the present invention provides a memory having a word structure of 1 bit or a multi-bank synchronous DR in which each memory cell array is regarded as an independent bank.
It can be easily developed for AM.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施例を示す半導体記憶装置のレイア
ウト図である。FIG. 1 is a layout diagram of a semiconductor memory device showing an embodiment of the present invention.

【図２】図１に示した実施例をＬＯＣ組み立て技術を用
いて組み立てた場合の組み立て図である。FIG. 2 is an assembly diagram when the embodiment shown in FIG. 1 is assembled using a LOC assembly technique.

【図３】半導体記憶装置の従来例のレイアウト図であ
る。FIG. 3 is a layout diagram of a conventional example of a semiconductor memory device.

【図４】図３に示されている従来例をＬＯＣ組み立て技
術を用いて組み立てた場合の組み立て図である。FIG. 4 is an assembly diagram when the conventional example shown in FIG. 3 is assembled using a LOC assembly technique.

【図５】ＬＯＣ組み立て技術を用いて組み立てられた半
導体記憶装置の従来例の摸式的断面図である。FIG. 5 is a schematic cross-sectional view of a conventional example of a semiconductor memory device assembled using a LOC assembly technique.

【図６】半導体記憶装置の他の従来例のレイアウト図で
ある。FIG. 6 is a layout diagram of another conventional example of a semiconductor memory device.

【図７】図６に示した従来例をＬＯＣ組み立て技術を用
いて組み立てた場合の組み立て図である。FIG. 7 is an assembly diagram when the conventional example shown in FIG. 6 is assembled using a LOC assembly technique.

【符号の説明】[Explanation of symbols]

１a、１b、１c、１d メモリセルアレイ装置 ２a、２b データバス ３ データ入出力系回路およびパッ
ド領域 ４ 制御信号系回路およびパッド領
域 ５、５a、５b アドレス系回路およびパッド領
域 ６a、６b、６c 電源パッド ７a、７b、７c 接地パッド ８ メタル配線 ９c、９d 内部リード １０ リードフレーム 1 a, 1 b, 1 c , 1 d memory cell array unit 2 a, 2 b data bus 3 the data input and output circuits and the pad area 4 control signal system circuit and the pad area 5,5 a, 5 b the address circuits and pads region 6 a, 6 b, 6 c power pads 7 a, 7 b, 7 c ground pad 8 metal wiring 9 c, 9 d inner lead 10 lead frame

Claims (6)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 複数のワード線と複数のビット線との交
点にメモリセルが配置されてなるメモリセルアレイをそ
れぞれ備えている少なくとも４つのメモリセルアレイ装
置と、メモリセルアレイに書き込むデータを外部回路か
ら入力し、メモリセルアレイから読み出されたデータを
外部回路へ出力するためのボンディングパッド群である
データ入出力パッド群と、外部回路からアドレス信号を
入力するためのボンディングパッド群であるアドレス系
信号パッド群と、メモリセルアレイのアクセスの制御お
よび前記データの入出力の制御のための信号を外部回路
との間で送受信するためのボンディングパッド群である
制御系信号パッド群が、少なくとも１対のほぼ平行な対
辺を有する半導体基板面上にリードオンチップ構成で搭
載されている半導体記憶装置において、前記平行な対辺
から等しい距離にある中央線を含み当該半導体基板面に
垂直な平面を中央面とし、前記半導体基板の、前記平行
な対辺の側を外側とし、前記中央面の側を内側とし、該
中央面に垂直な方向を垂直方向とするとき、 データ入出力パッド群と制御系信号パッド群は、半導体
基板の内側に、かつ、相互に隣接して中央面に平行に配
列され、第１、第２のメモリセルアレイ装置はデータ入
出力パッド群と制御系信号パッド群の配列の外側に配置
され、第３、第４のメモリセルアレイ装置は、第１、第
２のメモリセルアレイ装置に対して中央線の方向にずれ
た位置に相互に垂直方向に対向して配列され、第１、第
２のアドレス系信号パッド群は、それぞれ第３、第４の
メモリセルアレイ装置の外側に配置されていることを特
徴とする半導体記憶装置。At least four memory cell array devices each including a memory cell array in which memory cells are arranged at intersections of a plurality of word lines and a plurality of bit lines, and data to be written to the memory cell array are input from an external circuit. A data input / output pad group as a bonding pad group for outputting data read from the memory cell array to an external circuit; and an address signal pad group as a bonding pad group for inputting an address signal from the external circuit. And a control signal pad group, which is a bonding pad group for transmitting / receiving signals for controlling access to the memory cell array and controlling input / output of the data to / from an external circuit, includes at least one pair of substantially parallel signal pads. Semiconductor mounted in a lead-on-chip configuration on a semiconductor substrate surface having opposite sides In the storage device, a plane that includes a center line at an equal distance from the parallel opposite side and that is perpendicular to the semiconductor substrate surface is defined as a central plane, and the side of the parallel opposite side of the semiconductor substrate is defined as an outside, and the side of the central plane is defined as a side. When the direction perpendicular to the center plane is the vertical direction, the data input / output pad group and the control system signal pad group are arranged inside the semiconductor substrate and adjacent to each other and parallel to the center plane. The first and second memory cell array devices are arranged outside the arrangement of the data input / output pad group and the control system signal pad group, and the third and fourth memory cell array devices are arranged in the first and second memory cell arrays. The first and second address-related signal pads are arranged outside the third and fourth memory cell array devices, respectively, at positions deviated in the direction of the center line with respect to the device and opposed to each other in the vertical direction. It is located A semiconductor memory device characterized by the following. 【請求項２】 第３、第４のメモリセルアレイ装置は、
第１、第２のメモリセルアレイ装置に対して、それぞれ
垂直方向内側に位置をずらして配置されていることを特
徴とする請求項１に記載の半導体メモリ装置。2. The third and fourth memory cell array devices include:
2. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is arranged so as to be shifted inward in the vertical direction with respect to the first and second memory cell array devices. 【請求項３】 前記第１のメモリセルアレイ装置と第２
のメモリセルアレイ装置、第３のメモリセルアレイ装置
と第４のメモリセルアレイ装置、第１のアドレス系信号
パッド群と第２のアドレス系信号パッド群はそれぞれ同
一の形状および寸法を有し、中央面に関して対称に配置
されていることを特徴とする請求項１または２に記載の
半導体メモリ装置。3. The first memory cell array device and a second memory cell array device.
Memory cell array device, the third memory cell array device and the fourth memory cell array device, the first address-related signal pad group and the second address-related signal pad group have the same shape and dimensions, respectively, 3. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is arranged symmetrically. 【請求項４】 第１、第２のデータバスを有し、第１の
データバスは、データ入出力パッド群と制御系信号パッ
ド群との配列と第１のメモリセルアレイ装置との間と、
第３のメモリセルアレイ装置の内側を通って形成され、
第２のデータバスは、データ入出力パッド群と制御系信
号パッド群との配列と第２のメモリセルアレイ装置との
間と、第４のメモリセルアレイ装置の内側を通って形成
されている、請求項１に記載の半導体記憶装置。4. A first data bus having a first data bus, a first data bus, a first data bus, a data input / output pad group, a control system signal pad group, and a first memory cell array device.
Formed through the inside of the third memory cell array device;
The second data bus is formed between the arrangement of the data input / output pad group and the control system signal pad group and between the second memory cell array device and the inside of the fourth memory cell array device. Item 2. The semiconductor memory device according to item 1. 【請求項５】 電源パッドと接地パッドでなる電源パッ
ド対を少なくとも３対備え、第１の電源パッドと第１の
接地パッドでなる第１の電源パッド対は、当該半導体基
板の中央線の方向に関して中央の、前記中央面の近傍に
位置決めされ、半導体基板の中央線方向の両端を端部と
呼称するとき、第２の電源パッドと第２の接地パッドで
なる第２の電源パッド対は、当該半導体基板の第１、第
２のメモリセルアレイ装置側端部である第１の端部の前
記中央面の近傍に位置決めされ、第３の電源パッドと第
３の接地パッドでなる第３の電源パッド対は、当該半導
体基板の、第３、第４のメモリセルアレイ装置側端部で
ある第２の端部の前記中央面の近傍に位置決めされてい
る、請求項３に記載の半導体記憶装置。5. A power supply pad comprising at least three pairs of power supply pads comprising a power supply pad and a ground pad, wherein the first power supply pad pair comprising a first power supply pad and a first ground pad is oriented in the direction of the center line of the semiconductor substrate. The center of the semiconductor substrate is positioned near the center plane, and when both ends in the direction of the center line of the semiconductor substrate are called ends, a second power supply pad pair including a second power supply pad and a second ground pad is: A third power supply, which is positioned near the center plane at the first end of the semiconductor substrate on the side of the first and second memory cell array devices and includes a third power supply pad and a third ground pad; 4. The semiconductor memory device according to claim 3, wherein the pad pair is positioned near the central surface of a second end of the semiconductor substrate that is a third end of the semiconductor cell array device side. 【請求項６】 電源ピンと接地ピンでなる電源ピン対を
両端に１対ずつ備えたリードフレームに装着され、該リ
ードフレームのデータ入出力マルチピン、制御系信号マ
ルチピン、アドレス系信号マルチピンは、半導体基板の
前記外側から、それぞれ対応するデータ入出力パッド
群、制御系信号パッド群、アドレス系信号パッド群にワ
イヤボンディングされ、第１の電源ピンと第１の接地ピ
ンでなる第１の電源ピン対にそれぞれ接続された内部電
源リードと内部接地リードは、第２の端部の中央面の近
傍から該中央面に平行に導かれ、それぞれ第１の電源パ
ッドと第１の接地パッドの近傍で終端し、内部電源リー
ドは第１、第３の電源パッドにワイヤボンディングさ
れ、内部接地リードは第１、第３の接地パッドにワイヤ
ボンディングされ、第２の電源ピン対を構成する第２の
電源ピンと第２の接地ピンは、それぞれ第２の電源パッ
ドと第２の接地パッドにワイヤボンディングされてい
る、請求項５に記載の半導体記憶装置。6. A lead frame provided with a pair of power pins each comprising a power pin and a ground pin at each end, and a data input / output multi-pin, a control signal multi-pin, and an address signal multi-pin of the lead frame are connected to a semiconductor substrate. Are wire-bonded to the corresponding data input / output pad group, control system signal pad group, and address system signal pad group from the outside, respectively, and are respectively connected to a first power supply pin pair including a first power supply pin and a first ground pin. The connected internal power lead and internal ground lead are guided from the vicinity of the center plane of the second end in parallel with the center plane, and terminated near the first power pad and the first ground pad, respectively. The internal power lead is wire bonded to the first and third power pads, the internal ground lead is wire bonded to the first and third ground pads, and the second 6. The semiconductor memory device according to claim 5, wherein the second power supply pin and the second ground pin constituting the power supply pin pair are wire-bonded to the second power supply pad and the second ground pad, respectively.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5744870A (en) * 1996-06-07 1998-04-28 Micron Technology, Inc. Memory device with multiple input/output connections
JPH10269765A (en) * 1997-03-24 1998-10-09 Mitsubishi Electric Corp Semiconductor memory device
JPH11195766A (en) * 1997-10-31 1999-07-21 Mitsubishi Electric Corp Semiconductor integrated circuit device
KR100311035B1 (en) * 1997-11-21 2002-02-28 윤종용 Semiconductor memory device with efficiently disposed pads
US5896310A (en) * 1997-12-24 1999-04-20 Texas Instruments Incorporated Multiple bank memory with over-the-array conductors programmable for providing either column factor or y-decoder power connectivity
JPH11283386A (en) * 1998-03-31 1999-10-15 Nec Ic Microcomput Syst Ltd Semiconductor memory
JPH11306763A (en) * 1998-04-23 1999-11-05 Nec Corp Semiconductor memory
JP3996267B2 (en) * 1998-05-12 2007-10-24 エルピーダメモリ株式会社 Semiconductor memory device
GB2348317B (en) * 1998-06-23 2001-03-07 Samsung Electronics Co Ltd An arrangement of data input/output circuits for use in a semiconductor memory device
KR100382739B1 (en) * 2001-04-13 2003-05-09 삼성전자주식회사 Semiconductor memory device having asynchronous data path
JP2005092969A (en) 2003-09-16 2005-04-07 Renesas Technology Corp Nonvolatile semiconductor memory
US7499366B2 (en) 2006-07-31 2009-03-03 Sandisk 3D Llc Method for using dual data-dependent busses for coupling read/write circuits to a memory array
US8279704B2 (en) * 2006-07-31 2012-10-02 Sandisk 3D Llc Decoder circuitry providing forward and reverse modes of memory array operation and method for biasing same
US7570523B2 (en) * 2006-07-31 2009-08-04 Sandisk 3D Llc Method for using two data busses for memory array block selection
US7463536B2 (en) * 2006-07-31 2008-12-09 Sandisk 3D Llc Memory array incorporating two data busses for memory array block selection
KR100849071B1 (en) * 2007-05-31 2008-07-30 주식회사 하이닉스반도체 Semiconductor memory device
JP5419431B2 (en) * 2008-11-28 2014-02-19 ルネサスエレクトロニクス株式会社 Semiconductor memory device
JP2013021528A (en) * 2011-07-12 2013-01-31 Elpida Memory Inc Semiconductor device and method of adjusting impedance of output buffer
JP5535351B1 (en) 2013-03-01 2014-07-02 株式会社東芝 Semiconductor device
JP6081229B2 (en) 2013-03-01 2017-02-15 株式会社東芝 Semiconductor device, wireless device, and storage device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5208782A (en) * 1989-02-09 1993-05-04 Hitachi, Ltd. Semiconductor integrated circuit device having a plurality of memory blocks and a lead on chip (LOC) arrangement
US5251168A (en) * 1991-07-31 1993-10-05 Texas Instruments Incorporated Boundary cells for improving retention time in memory devices

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