JP2646713B2 - Semiconductor device comparison test circuit - Google Patents
Semiconductor device comparison test circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体素子の比較試験回路に係り、特に高密
度集積回路(LSI)の遅延差等の検出可能なLSI比較試験
回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device comparison test circuit, and more particularly to an LSI comparison test circuit capable of detecting a delay difference or the like of a high density integrated circuit (LSI).
従来、この種のLSI比較試験器においては、素子に適
当なパターンを入力し、素子から出力されたパターンを
単に比較しているのみであり、多くは実動作よりも遅い
クロックで動作させており、LSIのロット等の違いによ
る遅延差をも判定することは出来なかった。Conventionally, in this type of LSI comparison tester, an appropriate pattern is input to the element and the pattern output from the element is simply compared, and most of them operate with a clock slower than the actual operation. Also, it was not possible to determine a delay difference due to a difference between LSI lots and the like.
前述した従来のLSI比較試験回路では、同一種類のLSI
のロット等の違いによる遅延のバラツキが考慮に入れら
れておらず、実動作クロックで動作していないものが多
く、従って遅延差が大きいものでも、比較試験が“OK"
となり、後に装置に搭載されてから、問題となることが
あるという欠点があった。In the conventional LSI comparison test circuit described above, the same type of LSI
The variation in delay due to differences in lots etc. is not taken into account, and many of them do not operate with the actual operating clock, so even if the delay difference is large, the comparison test is “OK”.
However, there is a drawback that a problem may occur after the device is mounted on an apparatus.
本発明の目的は前記欠点が解決され、遅延時間のバラ
ツキも比較試験ができるようにした半導体素子の比較回
路を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a comparison circuit of a semiconductor device in which the above-mentioned drawbacks are solved and a comparison test can be performed on the variation in delay time.
本発明の半導体素子の比較試験回路の構成は、少なく
とも第1,第2の半導体素子に入力する試験パターンを生
成するランダム符号発生器と、複数のクロック信号を生
成するタイミング発生器と、前記第1,第2の半導体素子
固有の動作上の互いの遅延差があらわれるような高い周
波数のクロック信号を、前記クロック信号の中から選択
する選択回路と、前記試験パターンが入力された前記第
1,第2の半導体素子が出力する信号を、前記選択回路で
選択されたクロック信号により、一時記憶するラッチ回
路と、前記ラッチ回路で記憶された信号を互いに比較し
て、前記遅延差が許容範囲を超えると不良と判定して出
力する比較器とを備えたことを特徴とする。The configuration of the semiconductor element comparison test circuit of the present invention includes a random code generator that generates a test pattern to be input to at least the first and second semiconductor elements, a timing generator that generates a plurality of clock signals, 1, a selection circuit for selecting a clock signal having a high frequency such that a delay difference between the operations of the second semiconductor element appears from among the clock signals, and a selecting circuit to which the test pattern is input.
1. A latch circuit for temporarily storing a signal output from the second semiconductor element by a clock signal selected by the selection circuit, and a signal stored in the latch circuit are compared with each other, and the delay difference is allowed. And a comparator for judging a failure when the value exceeds the range and outputting the result.
次に本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第1図は本発明の一実施例の半導体素子の比較試験回
路を示す回路図である。第1図において、本実施例の比
較試験回路は、ランダム符号発生器1において、適当な
パターンを生成し、比較試験を行なう第1のLSI2と第2
のLSI3との入力端子に各々入力する。その結果、出力端
子より出力されたパターンをD型フリップフロップ群4
の入力にいれ、そのデータをタイミング発生器(Timing
Generator)6によって生成されたクロック信号を、装
置上許容できる最大の遅延と同様なクロックをクロック
(CLK)選択回路7で選らび、そのクロックでラッチす
る。その結果を、比較器5によって、遅延を含めたLSI
比較試験を行なうものである。ここで、選択回路7は、
三つのクロック信号の中から、唯一つのクロック信号が
選択されて、D型フリップフロップ郡4及び比較器5の
クロック信号として使用されている。FIG. 1 is a circuit diagram showing a comparative test circuit of a semiconductor device according to one embodiment of the present invention. In FIG. 1, the comparison test circuit of the present embodiment includes a first LSI 2 and a second
To the input terminal of LSI3. As a result, the pattern output from the output terminal is transferred to the D-type flip-flop group 4.
And input the data to the timing generator (Timing
The clock signal generated by the generator 6 is selected by a clock (CLK) selection circuit 7 and a latch similar to the maximum delay allowable in the device is latched by the clock. The result is compared with the LSI including the delay by the comparator 5.
A comparative test is performed. Here, the selection circuit 7
Only one clock signal is selected from the three clock signals, and is used as a clock signal for the D-type flip-flop group 4 and the comparator 5.
第2図は第1図に示した回路のタイミング図である。
第1のLSI2の出力信号8と、第2のLSIの出力信号9と
を、タイミング発生器6で生成したクロック(CLK)信
号10でラッチ(Latch)し、それぞれの出力信号11,12を
比較器5で比較し、比較器5の出力信号13によってGO,N
OGOの判定を行なう。なお、比較器5には、一度NOGOに
なると、その信号をホールドする機能を持っている。
尚、出力信号8,9の遅延差ΔTは、ロット等の違いによ
る。FIG. 2 is a timing chart of the circuit shown in FIG.
The output signal 8 of the first LSI 2 and the output signal 9 of the second LSI are latched by the clock (CLK) signal 10 generated by the timing generator 6 and the respective output signals 11 and 12 are compared. Are compared by the comparator 5, and GO, N
Perform OGO determination. Note that the comparator 5 has a function of holding the signal once it becomes NOGO.
Note that the delay difference ΔT between the output signals 8 and 9 depends on the difference between lots and the like.
以上、本実施例によれば、ランダム符号発生器1より
生成された試験パターンを、同一種類の2つのLSI2,3に
入力し、それによって出力されたパターンを、D型フリ
ップフロップ群4に入力し、そのデータをタイミング発
生器6より、装置上動作する最大の遅延と同一な高い周
波数のクロックでラッチすることにより、遅延差が許容
できる範囲を越えると、次のまたは先のデータをラッチ
してしまい、次段の比較器においてNOGOと判定するもの
であり、LSIのロット等による遅延差をも含めた比較試
験を可能にした。As described above, according to the present embodiment, the test pattern generated by the random code generator 1 is input to the two LSIs 2 and 3 of the same type, and the output pattern is input to the D-type flip-flop group 4. Then, the data is latched by the timing generator 6 with a clock having the same high frequency as the maximum delay operating on the device. When the delay difference exceeds an allowable range, the next or previous data is latched. Therefore, the next-stage comparator determines NOGO, and enables a comparison test including a delay difference between LSI lots and the like.
以上説明したように、本発明は、LSI信号遅延比較が
可能であるため、LSIのロット等のバラツキによる遅延
差までも判定でき、LSIの遅延差による装置上の誤動作
を実装前に防止できるという効果がある。さらに、本発
明によれば、選択回路が存在することにより、遅延差が
あらわれるようなクロック信号を選択できるだけでな
く、複数のクロック信号でテストして得られたデータか
ら、不良モードの分類の可能性もあるという効果もあ
る。As described above, according to the present invention, since it is possible to compare LSI signal delays, it is possible to determine even a delay difference due to variations in LSI lots and the like, and it is possible to prevent a malfunction on a device due to an LSI delay difference before mounting. effective. Furthermore, according to the present invention, the presence of the selection circuit allows not only the selection of a clock signal having a delay difference but also the classification of a failure mode from data obtained by testing with a plurality of clock signals. There is also an effect that there is.
第1図は本発明の一実施例の半導体素子の比較試験回路
を示すブロック図、第2図は第1図で示した回路のタイ
ミング図である。 1……ランダム符号発生器、2,3……比較する・されるL
SI、4……D型フリップフロップ群、5……比較器、6
……タイミング発生器、7……CLK選択回路、8,9,10,1
1,12,13……信号。FIG. 1 is a block diagram showing a comparative test circuit of a semiconductor device according to one embodiment of the present invention, and FIG. 2 is a timing chart of the circuit shown in FIG. 1 …… Random code generator, 2,3 …… L to be compared
SI, 4 ... D-type flip-flop group, 5 ... Comparator, 6
…… Timing generator, 7 …… CLK selection circuit, 8, 9, 10, 1
1,12,13 …… Signal.
Claims (1)
る試験パターンを生成するランダム符号発生器と、複数
のクロック信号を生成するタイミング発生器と、前記第
1,第2の半導体素子固有の動作上の互いの遅延差があら
われるような高い周波数のクロック信号を、前記クロッ
ク信号の中から選択する選択回路と、前記試験パターン
が入力された前記第1,第2の半導体素子が出力する信号
を、前記選択回路で選択されたクロック信号により、一
時記憶するラッチ回路と、前記ラッチ回路で記憶された
信号を互いに比較して、前記遅延差が許容範囲を超える
と不良と判定して出力する比較器とを備えたことを特徴
とする半導体素子の比較試験回路。A random code generator for generating a test pattern to be input to at least first and second semiconductor elements; a timing generator for generating a plurality of clock signals;
1, a selection circuit for selecting a clock signal having a high frequency such that a delay difference between the operations of the second semiconductor element appears from among the clock signals, and the first and second inputting the test patterns A latch circuit that temporarily stores a signal output from the second semiconductor element by a clock signal selected by the selection circuit and a signal stored by the latch circuit are compared with each other, and the delay difference is within an allowable range. A comparator circuit for comparing semiconductor devices, comprising: a comparator that determines that the measured value exceeds the threshold and outputs the result.
Priority Applications (1)
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---|---|---|---|
JP63291351A JP2646713B2 (en) | 1988-11-17 | 1988-11-17 | Semiconductor device comparison test circuit |
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JPH02136768A JPH02136768A (en) | 1990-05-25 |
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JP5254898B2 (en) * | 2009-07-22 | 2013-08-07 | 株式会社東海理化電機製作所 | Semiconductor inspection method |
Family Cites Families (1)
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JPS59216069A (en) * | 1983-05-25 | 1984-12-06 | Hitachi Ltd | Diagnosing device for logical circuit |
-
1988
- 1988-11-17 JP JP63291351A patent/JP2646713B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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