JP2635281B2 - Semiconductor integrated circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は半導体集積回路に関し、
特に、外部電源電圧を半導体集積回路チップ内で電圧リ
ミッタを通して降下させ、その電圧をチップ内の微細ト
ランジスタに印加するための電圧リミッタに関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit,
In particular, the present invention relates to a voltage limiter for lowering an external power supply voltage through a voltage limiter in a semiconductor integrated circuit chip and applying the voltage to a fine transistor in the chip.

【０００２】[0002]

【従来の技術】バイポーラあるいはＭＯＳトランジスタ
などの素子微細化に伴う素子耐圧低下によって、集積回
路の動作電圧はそれにみあって低下させざるを得なくな
ってきている。しかしユーザからみると、使い易い５Ｖ
単一電源が望ましい。このような集積回路メーカとユー
ザの異なる要請に応える手段として、外部電源電圧Ｖ_CC
をチップ内で降下させて、その降下させた電圧Ｖ_Lで微
細素子を動作させることが考えられる。2. Description of the Related Art The operating voltage of an integrated circuit has to be reduced in accordance with the reduction of the withstand voltage of an element such as a bipolar transistor or a MOS transistor due to miniaturization of the element. However, from the user's point of view, 5V is easy to use.
A single power supply is preferred. As a means for responding to the different requirements of such integrated circuit manufacturers and users, an external power supply voltage V _CC
Is reduced in the chip, and the fine element is operated at the reduced voltage _VL .

【０００３】図１はその一実施例で、たとえば入出力イ
ンターフェース回路を含むチップ１０全体の回路Ａ′
を、電圧リミッタ１３で降下させた内部電源電圧Ｖ_Lで
動作させる例である。尚、本例では、チップ全体がほぼ
同一寸法の素子で構成できる。FIG. 1 shows an embodiment of the present invention. For example, a circuit A 'of an entire chip 10 including an input / output interface circuit is shown.
Is operated with the internal power supply voltage _VL dropped by the voltage limiter 13. In this example, the entire chip can be constituted by elements having substantially the same dimensions.

【０００４】図２は、特願昭５６−５７１４３号で先に
出願したもので、チップ１０の実質的集積密度を決定す
る回路Ａには微細素子を用い、外部電源電圧Ｖ_CCを電圧
リミッタ１３により降下させた電圧Ｖ_Lで動作させた例
である。一方集積密度にそれほど寄与しないたとえば入
出力インターフェースを含む駆動回路Ｂには比較的大き
な寸法の素子を用いて、それにＶ_CCを印加させて動作さ
せる例である。これによってチップ外部からみてＶ_CCで
動作する高集積回路（以下ＬＳＩ）が可能となる。尚、
Ａ，Ａ′，Ｂの回路は、バイポーラトランジスタあるい
はＣ−ＭＯＳやＮ−ＭＯＳなどのＭＯＳトランジスタの
いずれで構成されていてもよい。またこれら２種類のト
ランジスタが混在していてもよい。また通常動作点のＶ
_CCとして必ずしも５Ｖにこだわる必要はなく、Ｖ_CC＝
３．５Ｖ，Ｖ_L＝２．５Ｖなどというように設計の都合
によって任意に設定できることは明らかである。FIG. 2 is an application filed in Japanese Patent Application No. 56-57143, in which a fine element is used for a circuit A for determining the substantial integration density of the chip 10, and an external power supply voltage V _CC is applied to a voltage limiter 13. This is an example in which the operation is performed at the voltage _VL lowered by the following. On the other hand, in this example, an element having a relatively large size is used for a drive circuit B including an input / output interface which does not significantly contribute to the integration density, and is operated by applying V _CC to it. This enables a highly integrated circuit (hereinafter, LSI) that operates at V _{CC as} viewed from the outside of the chip. still,
The circuits A, A 'and B may be constituted by either bipolar transistors or MOS transistors such as C-MOS and N-MOS. Further, these two types of transistors may be mixed. The normal operating point V
_It is not always necessary to stick to 5 V as _CC , V _CC =
It is apparent that the voltage can be arbitrarily set such as 3.5 V, V _L = 2.5 V or the like depending on the design.

【０００５】ここでチップとは、メモリＬＳＩ，論理Ｌ
ＳＩ，あるいはその他のＬＳＩが作りつけられた素片を
示す。すなわちメモリＬＳＩでは、回路Ａはメモリアレ
ーならびにその関連回路を、また論理ＬＳＩでは、たと
えばマイクロコンピュータのように各種ＲＯＭあるいは
ＲＡＭの領域のようにある種のセルの繰り返しで構成さ
れる領域などを示す。Here, a chip means a memory LSI, a logic L
This shows a unit in which SI or another LSI is built. That is, in the case of a memory LSI, the circuit A indicates a memory array and its related circuits, and in the case of a logic LSI, for example, an area composed of a repetition of a certain type of cell such as an area of various ROMs or RAMs such as a microcomputer. .

【０００６】上記の如き電圧リミッタ方式において、電
圧リミッタ回路の具体例が、特願昭５６−５７１４３号
あるいは特願昭５６−１６８６９８号に記載されてい
る。しかし電圧リミッタからみた負荷の性質ならびに、
素子破壊を防止する電圧条件ならびにエージング電圧条
件と通常の動作電圧条件との関係、消費電力などを考慮
した具体例という意味では不十分であった。In the voltage limiter system as described above, specific examples of the voltage limiter circuit are described in Japanese Patent Application No. 56-57143 or Japanese Patent Application No. 56-168698. However, the nature of the load as seen from the voltage limiter and
It is not sufficient in terms of a voltage condition for preventing element destruction, a relationship between an aging voltage condition and a normal operating voltage condition, a specific example in consideration of power consumption, and the like.

【０００７】[0007]

【発明が解決しようとする課題】従って本発明の目的
は、電圧リミッタとしての内部電圧発生手段から内部回
路へ比較的大きな電流を流す時の電圧変動を防ぐことの
可能な半導体集積回路を提供することにある。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a semiconductor integrated circuit capable of preventing a voltage fluctuation when a relatively large current flows from an internal voltage generating means as a voltage limiter to an internal circuit. It is in.

【０００８】上記目的は、ＭＯＳトランジスタを含む内
部回路(Ａ，ＬＣ１)と、外部電源電圧(ＶCC)が印加さ
れ、該外部電源電圧(ＶCC)より絶対値の小さい内部電圧
(ＶDP)を上記内部回路に出力するとともに、出力ＭＯＳ
トランジスタ(Q４)のソース・ドレイン経路を介して上
記内部回路に電流を供給する内部電圧発生手段(１３)と
をチップ(１０)上に具備した半導体集積回路であって、
上記内部回路(Ａ，ＬＣ１)は制御信号に応じて制御され
る負荷(ＬＣ１)を含み、 上記負荷(ＬＣ１)に比較的大き
な電流を流す時に、上記内部電圧発生手段(１３)は上記
制御信号(φ1)に応じて上記内部回路(Ａ，ＬＣ１)への
電流供給能力を向上する如く構成されることにより達成
される（図３７及び図３８参照）。The above object is achieved by applying an internal circuit (A, LC1) including a MOS transistor to an external power supply voltage (VCC), and an internal voltage having an absolute value smaller than the external power supply voltage (VCC).
(VDP) to the internal circuit and output MOS
A semiconductor integrated circuit comprising, on a chip (10), an internal voltage generating means (13) for supplying a current to the internal circuit via a source / drain path of a transistor (Q4),
The internal circuit (A, LC1) is controlled according to a control signal.
That includes load (LC1), when passing a relatively large current to the load (LC1), the internal voltage generating means (13) is the internal circuit in response to the <br/> control signal (.phi.1) (A, This is achieved by improving the current supply capability to the LC1) (see FIGS. 37 and 38).

【０００９】[0009]

【作用】内部回路(Ａ，ＬＣ１)に比較的大きな電流を流
す時に、内部電圧発生手段(１３)の電流供給能力が大き
くされるので、内部回路(Ａ，ＬＣ１)に供給される内部
電圧(Ｖ _DP )の電圧変動を防ぐことができる。本発明のそ
の他の目的と特徴とは、以下の実施例から明らかとなろ
う。When a relatively large current flows through the internal circuit (A, LC1), the current supply capability of the internal voltage generating means (13) is increased, so that the internal voltage (A, LC1) supplied to the internal circuit (A, LC1) is increased. V _DP ) can be prevented. Other objects and features of the present invention will be apparent from the following examples.

【００１０】[0010]

【実施例】まず、Ｖ_CCに対して各種のＶ_L特性をもたせ
る電圧リミッタ回路形式とそれらの具体例を述べ、次に
電圧リミッタへの給電法ならびに大きな負荷を駆動する
のに好適な電圧リミッタ用バッファ回路について具体的
実施例を述べる。DESCRIPTION OF THE PREFERRED EMBODIMENTS First, a voltage limiter circuit type for giving various _VL characteristics to V _CC and specific examples thereof will be described. Next, a power supply method to the voltage limiter and a voltage limiter suitable for driving a large load will be described. A specific example of the buffer circuit for use will be described.

【００１１】図３〜図６は、電圧リミッタ回路の基本概
念を示したものである。すなわち図３は、たとえばすで
に出願した特願昭５６−１６８６９８号の第１４図のＲ
₃を可変にし、かつ出力電圧Ｖ_Lが入力される負荷に対す
る電流駆動能力を高めるために、トランジスタＱを用い
たものである。ここでトランジスタＱの制御端子電圧Ｖ
_Gは、外部電源電圧Ｖ_CCの変化に対して変化する特性を
もち、これは回路ＲＥＦの出力電圧である。すなわち、
図４のように、Ｖ_CCを０Ｖから徐々に増大させていった
場合、あるＶ_CCの点Ｖ_PでＶ_GがトランジスタＱをオンに
するものとする。このＶ_P以上のＶ_CCでは、Ｑは常にオ
ンになるから、基本回路ＢＬ全体の実効的インピーダン
スは低下し、したがって実効的インピーダンスＲとの比
が変化し、図４のようにＶ_P以上のＶ_CCで領域の異なる
直線となる。ここでＶ_Gは、Ｖ_P以上のＶ_CCで０Ｖから急
激にある電圧に立ち上がる例を図４で示したが、Ｖ_CCが
０Ｖから変化させた場合に、Ｖ_Gは０Ｖから徐々に上昇
し、Ｖ_P点でトランジスタＱをオンにする電圧レベルに
なる特性でもよい。Ｖ_GがあるＶ_CC電圧以上で急激に立
ち上がる例は、特願昭５６−１６８６９８号に示したよ
うに整流特性をもつ素子の縦続接続で回路ＲＥＦを実現
できる。また除々に立ち上がる例は、単純な抵抗分割回
路で回路ＲＥＦを実現できる。尚、図４Ｖ_LのＶ_CCに対
する係数は、ＲとトランジスタＱの設計によって任意に
変えられる。3 to 6 show the basic concept of the voltage limiter circuit. That is, FIG. 3 shows, for example, R in FIG. 14 of Japanese Patent Application No. 56-168698 already filed.
_The transistor Q is used in order to make ₃ variable and to increase the current driving capability for a load to which the output voltage _VL is input. Here, the control terminal voltage V of the transistor Q
_G has a characteristic that changes with a change in the external power supply voltage V _CC , which is the output voltage of the circuit REF. That is,
As shown in FIG. 4, when gradually increasing the V _CC from 0V, V _G is assumed to turn on the transistor Q at a point V _P of a V _CC. In the V _P above V _CC, because Q is always turned on, the effective impedance of the entire basic circuit BL is reduced, thus the ratio of the effective impedance R is changed, the above V _P as shown in FIG. 4 A straight line having a different area is obtained at V _CC . Here V _G, the example that rises to a voltage that is rapidly from 0V at V _P above V _CC in Figure 4, when the V _CC is changed from 0V, V _G gradually rises from 0V , may be a characteristic becomes the voltage level to turn on the transistor Q in V _P point. Examples which rises abruptly at V _CC voltage or more is V _G can realize a circuit REF in cascade connection of elements having rectifying characteristics as shown in Japanese Patent Application Sho 56-168698. Also, in the case of gradually rising, the circuit REF can be realized by a simple resistance dividing circuit. Incidentally, the coefficient for V _{CC in} FIG. 4 V _L can be arbitrarily changed by the design of R and the transistor Q.

【００１２】図５は、図３と同じ基本回路ＢＬを用いた
他の実施例である。図３が、Ｖ_CC側からＶ_Lをとり出す
のに対して、アース側からＶ_Lをとり出した例である。
回路ＲＥＦからの出力電圧Ｖ_Gの特性が、Ｖ_P以上のＶ_CC
でトランジスタＱがオンとなるようにしておけば、基本
回路ＢＬ全体の実効的インピーダンスと、実効的インピ
ーダンスＲによってＶ_Lは決定されるから、Ｖ_Lは図６の
ようになる。FIG. 5 shows another embodiment using the same basic circuit BL as in FIG. FIG. 3 shows an example in which _VL is extracted from the V _CC side while _VL is extracted from the ground side.
Characteristic of the output voltage V _G from the circuit REF is, V _P above V _CC
If the transistor Q is turned on at this time, _VL is determined by the effective impedance of the entire basic circuit BL and the effective impedance R, and _VL is as shown in FIG.

【００１３】尚、図３，図５はトランジスタとしてＭＯ
Ｓを例にとったが、バイポーラトランジスタでもさしつ
かえない。特に図１、図２の例で、チップ全体がＭＯＳ
で構成される場合には、図３，図５は一般にＭＯＳトラ
ンジスタで構成した方が設計しやすく、チップ全体がバ
イポーラトランジスタの場合にはバイポーラトランジス
タで構成した方がよい。しかし場合によっては、チップ
がＭＯＳトランジスタとバイポーラトランジスタで構成
される場合がある。この場合には、用途に応じて、図
３，図５の回路にはＭＯＳトランジスタ、バイポーラト
ランジスタあるいはそれらの混在形を使えることは明ら
かである。また回路ＲＥＦの特性例として、図４，図６
をあげたが、特にこの例に限定されることはなく、Ｖ_L
設計の目的に応じて、回路ＲＥＦの特性を定めればよ
い。またＶ_P以上のＶ_CCで、Ｖ_LのＶ_CCに対する変化率
（係数）を変える目的は、特願昭５６−１６８６９８号
にも明らかなように、リミッタ回路の負荷となる、ある
いはＶ_Lが印加される微細素子を過大電圧から保護する
ことにある。この場合の問題点は、通常の動作電圧（ノ
ミナル電圧）Ｖ_CCと、たとえば電圧マージン測定時に印
加できる許容最大電圧Ｖ_CCを、Ｖ_Pに対してどのような
位置関係で決めるかである。これについては、たとえば
図４では、通常の動作点Ｖ_CCをＶ_P以下に、また電圧マ
ージン測定時の許容電圧Ｖ_CCをＶ_P以上に設定すること
もできる。これによってＶ_LはＶ_CCに一致するので通常
の動作条件では比較的高い動作電圧で図１，図２の回路
Ａ，Ａ′，Ｂが設計できるので、設計が容易である。ま
たＶ_Lの変化率が小になった分だけ微細素子が保護され
る結果、マージン測定時の許容電圧Ｖ_CCを大きな値にと
れる。しかし場合によっては通常動作電圧Ｖ_CCをＶ_P以
上に設定することも可能である。この場合、回路によっ
ては、Ｖ_LのＶ_CCに対する変化が少ないために、外部電
源Ｖ_CCが変化しても、より安定に動作する回路設計が可
能となる。なお図６の例では、通常の動作点Ｖ_P以上に
設定せざるを得ないことは明らかである。FIG. 3 and FIG. 5 show MO transistors as transistors.
Although S is taken as an example, a bipolar transistor may be used. In particular, in the examples of FIGS.
3 and FIG. 5 are generally easier to design if they are composed of MOS transistors, and if the whole chip is bipolar transistors, it is better to configure them with bipolar transistors. However, in some cases, the chip may be composed of MOS transistors and bipolar transistors. In this case, it is apparent that MOS transistors, bipolar transistors, or mixed types thereof can be used in the circuits of FIGS. 3 and 5 depending on the application. 4 and 6 show examples of the characteristics of the circuit REF.
Although mentioned, it is not particularly limited to this example, V _L
The characteristics of the circuit REF may be determined according to the purpose of the design. In addition V _P above V _CC, the purpose of changing the rate of change with respect to V _CC of V _L (the coefficients), as it is apparent in Japanese Patent Application Sho 56-168698, a load limiter circuit, or V _L is The purpose is to protect the applied fine element from an excessive voltage. The problem with this case is either the normal operating voltage and (nominal voltage) V _CC, a maximum allowable voltage V _CC that can be applied for example when a voltage margin measurement, determine in what positional relationship V _P. See, for example in FIG. 4, the normal operating point V _CC below V _P, also it is possible to set the allowable voltage V _CC at the time of voltage margin measurement than V _P. As a result, since V _L matches V _CC , the circuits A, A ′, and B shown in FIGS. 1 and 2 can be designed with a relatively high operating voltage under normal operating conditions, which facilitates the design. In addition, as a result of protection of the fine element by an amount corresponding to a decrease in the rate of change of V _L , the allowable voltage V _CC during margin measurement can be set to a large value. However, in some cases, it is possible to set the normal operating voltage V _CC to _VP or more. In this case, depending on the circuit, the change of V _L with respect to V _CC is small, so that even if the external power supply V _CC changes, the circuit can be designed to operate more stably. Note that in the example of FIG. 6, it is clear inevitably set to a normal or operating point V _P.

【００１４】次に図３を例に、図３の回路を基本にして
Ｖ_LのＶ_CCに対する特性を種々変化させた実施例を述べ
る。図７，図８は、図３の回路の実効的インピーダンス
Ｒに並列に基本回路ＢＬをｋ個接続した例である。ただ
しＶ_P0でＢＬ₀がまずオンし、次にＶ_P1でＢＬ₁がオン
し、最後にＶ_PKでＢＬ_Kがオンするというように各ＢＬ
内の回路ＲＥＦが設定されている。またそれぞれのＶ_L
のＶ_CCに対する変化係数が変えられるように各ＢＬ内の
トランジスタが設計されている。Ｖ_CCが大になるにつれ
てＲに対して並列にインピーダンスが次々に加わること
になるので、Ｖ_Lの全体特性はＶ_P0以上のＶ_CCで凹形に
なる。本回路は、特願昭５６−１６８６９８号第１７図
において、エージング時にスイッチを用いてＲに並列に
インピーダンスを挿入してＶ_LのＶ_CCに対する係数を大
にする例の具体的でかつ一般的な実施例ともいえる。た
だし本実施例では、それぞれ異なるＶ_PでＶ_Lの変化係数
を異ならしめている点に特長がある。本回路は、通常動
作時の動作の安定度ならびに図２の方式における効果的
なエージングという点で実用的な回路である。例えば通
常のＶ_CC動作点を、安定動作せしめるためにＶ_CCに対し
てできるだけＶ_Lが変化しないすなわち変化係数が小さ
い点に設定し、エージング時には、特願昭５６−１６８
６９８号で述べられているように、大きな寸法のトラン
ジスタと小さな寸法のトランジスタのストレス電圧条件
をほぼ等しくするように、変化係数の大きい点に設定す
る。たとえば、図７において、ＢＬ₀とＢＬ₁のみを使用
した場合、図８において、Ｖ_P0（たとえば２〜３Ｖ）と
Ｖ_P1（たとえば６Ｖ）の間では変化係数を小さくし、こ
の間にＶ_CCに関しての通常動作点（たとえば５Ｖ）を設
定し、一方Ｖ_P1とＶ_P2（たとえば７〜９Ｖ）の間では変
化係数を大にして、この間にエージング動作点（たとえ
ばＶ_CC＝８Ｖ）を設定すればよい。尚、設計の目的によ
ってはＢＬ₂，ＢＬ₃と多数用いて、任意のＶ_CC点に動作
電圧点とエージング電圧点を設定できることは明らかで
ある。また多数のＢＬを用いることによって、Ｖ_L特性
をＶ_CCに対してより滑らかにすることもできるために内
部回路の動作がより安定にできる。さらには、エージン
グ時にＶ_CC電圧が高いので、電圧リミッタ回路自身を高
耐圧トランジスタで構成することも有効である。このた
めには、たとえば図２の方式で、電圧リミッタ回路を大
きい寸法のトランジスタで構成すればよい。Next, referring to FIG. 3, an embodiment will be described in which the characteristics of V _L with respect to V _CC are variously changed based on the circuit of FIG. 7 and 8 show examples in which k basic circuits BL are connected in parallel with the effective impedance R of the circuit of FIG. However firstly turned ON BL ₀ in V _P0, BL ₁ is turned on at V _P1 then finally the so called BL _K is turned in the V _PK BL
Circuit REF is set. In addition, each V _L
The transistors in each BL are designed such that the coefficient of change with respect to V _CC can be changed. Since V _CC impedance in parallel to R is to join the successively as becomes large, the overall characteristics of the V _L becomes concave with V _P0 or on V _CC. The circuit in FIG. 17 in Japanese Patent Application No. Sho 56-168698, Example concrete and general in which the coefficient for V _CC of V _L to atmospheric by inserting impedance in parallel with the R with switch during aging It can be said that this is a simple embodiment. However, in this embodiment, it has an advantage in that it occupies different coefficient of variation V _L at different V _P. This circuit is a practical circuit in terms of stability of operation during normal operation and effective aging in the method of FIG. For example, the normal V _CC operating point is set to a point where V _L does not change as much as possible with respect to V _CC, that is, a point where the coefficient of change is small as much as possible for stable operation.
As described in U.S. Pat. No. 6,985, the point where the coefficient of change is large is set so that the stress voltage conditions of the large-sized transistor and the small-sized transistor are substantially equal. For example, in FIG. 7, when using only BL ₀ and BL _1, 8, and reduce the change coefficient between the V _P0 (e.g. 2-3 V) and V _P1 (e.g. 6V), with respect to V _CC during which set the normal operating point (for example 5V), whereas between the V _P1 and V _P2 (e.g. 7～9V) by the change factor in large, by setting aging operating point (e.g., V _CC = 8V) during this time Good. It is apparent that the operating voltage point and the aging voltage point can be set at arbitrary V _CC points by using a large number of BL ₂ and BL ₃ depending on the purpose of the design. Also, by using a large number of BLs, the _VL characteristics can be made smoother than V _CC , so that the operation of the internal circuit can be made more stable. Furthermore, since the V _CC voltage is high at the time of aging, it is also effective to configure the voltage limiter circuit itself with a high breakdown voltage transistor. For this purpose, for example, the voltage limiter circuit may be composed of large-sized transistors in the manner shown in FIG.

【００１５】図９，図１０は、基本回路ＢＬをアース側
に並列に接続した例である。前述したように各ＢＬを設
計すれば、Ｖ_Lの全体特性はＶ_CCに対して凸形にでき
る。この特性は、たとえば図１の方式において、回路
Ａ′を過大Ｖ_L電圧から保護するのに有効である。これ
によってチップ全体のＶ_CC電圧マージンを測定する場
合、微細素子を破壊することなく、十分高いＶ_CCを印加
できる利点がある。FIGS. 9 and 10 show an example in which the basic circuit BL is connected in parallel to the ground. By designing each BL as described above, the overall characteristics of V _L can be made convex with respect to V _CC . This characteristic is effective, for example, in protecting the circuit A 'from an excessive _VL voltage in the system shown in FIG. As a result, when measuring the V _CC voltage margin of the entire chip, there is an advantage that a sufficiently high V _CC can be applied without destroying a fine element.

【００１６】尚、用途によっては、図７，図９を混在さ
せることもできる。たとえば通常動作点は変化係数の少
ない点に設定し、エージング時には変化係数の大きい点
に設定する。これらは図７の回路のＢＬ₀とＢＬ₁で実現
する。さらにこのエージング条件のＶ_CC以上で、素子の
永久破壊を防ぐために、再び変化係数を少なくするため
に、図９の回路形式のように、他のＢＬをＢＬ₀と並列
に動作するように接続する。こうすることによってエー
ジング条件のＶ_CC以上でも素子が破壊しにくい回路が設
計できることになる。Note that FIG. 7 and FIG. 9 can be mixed depending on the application. For example, the normal operating point is set to a point having a small change coefficient, and is set to a point having a large change coefficient during aging. These are realized by BL ₀ and BL ₁ in the circuit of FIG. Further, in order to prevent permanent destruction of the element and to reduce the coefficient of change again in order to prevent permanent destruction of the element above the aging condition of V _CC , another BL is connected so as to operate in parallel with BL ₀ as in the circuit form of FIG. I do. By doing so, it is possible to design a circuit in which the element is hardly damaged even under the aging condition of V _CC or more.

【００１７】図１１，図１２は、図３の回路に並列に基
本回路ＢＬ′を接続することによって、あるＶ_CC電圧
Ｖ′_P以上で、Ｖ_Lの変化率を負にしたものである。すな
わちＶ_CCを増加させていくと、まずＢＬ内の回路ＲＥＦ
の出力電圧Ｖ_GがＶ_P以上でトランジスタＱがオンとなり
Ｖ_CCに対するＶ_Lの傾斜は減少する。次にあるＶ_CCすな
わちＶ′_Pで、ＢＬ′内のトランジスタＱ′がオンにな
るようにＲＥＦ′を設計しておき、かつＱ′のコンダク
タンスが、Ｑのコンダクタンスよりも十分大きく設計し
ておけば、トランジスタＱ′の導通後のＶ_L特性は、Ｂ
Ｌ′の特性で支配され、Ｖ_Lは図１２のように負の傾斜
となる。[0017] 11, 12, 'by connecting, certain V _CC voltage V' basic circuit BL in parallel with the circuit of FIG. 3 in _P or more is obtained by the rate of change of V _L negatively. That is, when V _CC is increased, first, the circuit REF in the BL
Output voltage V _G of the transistor Q above V _P is the slope of the V _L for V _CC turned on decreases. Then 'in _P, BL' is V _CC or V conductance of the transistor Q in advance to design 'is REF to turn on', and Q 'is set sufficiently larger design than the conductance of the Q For example, the _VL characteristic after the conduction of the transistor Q 'is B
It is dominated by the characteristic of L ', and _VL has a negative slope as shown in FIG.

【００１８】本回路の特長は、微細素子の破壊電圧以下
に上記のＶ_L降下点を設定しておけば、Ｖ_CCを十分昇圧
しても、微細素子は破壊から完全に保護されることであ
る。前述したように図７のＢＬ₀とＢＬ₁を用いた回路に
おいて、エージング時のＶ_Lに対応したＶ_CC以上のＶ_CC
領域で、本回路が作動するように設計すれば、エージン
グ条件以上にＶ_CCが上昇しても素子破壊が防げるので、
特に効果的であることは明らかである。The feature of this circuit is that if the above _VL drop point is set below the breakdown voltage of the fine element, the fine element is completely protected from destruction even if V _CC is sufficiently boosted. is there. In the circuit using the BL ₀ and BL ₁ in FIG. 7 as described above, V _CC or more V _CC corresponding to V _L at the time of aging
If this circuit is designed to operate in the region, even if V _CC rises above the aging condition, element destruction can be prevented.
It is clear that it is particularly effective.

【００１９】尚、図５においても、図３の例と同様に、
ＢＬを並列接続することによって任意のＶ_L特性が得ら
れることは明らかである。In FIG. 5, similarly to the example of FIG.
It is apparent that an arbitrary _VL characteristic can be obtained by connecting the BLs in parallel.

【００２０】以上電圧リミッタ回路の概念例を述べてき
たが、以下ではこれらの概念に基づいた具体的回路例に
ついて述べる。Although the concept examples of the voltage limiter circuit have been described above, specific circuit examples based on these concepts will be described below.

【００２１】図１３は、バイポーラトランジスタを用い
た図３の実施例である。ＣＶＲは定型圧回路であり、そ
の両端子電圧はＶ_CCとは無関係にほぼ一定となるよう
な、例えばツエナーダイオードあるいは通常のダイオー
ドの縦続接続されたものである。（Ａ）は、よく知られ
ている定電圧回路である。これについては、電波科学19
82年，2月号，P.111あるいは、Transistor Circuit Ana
lysis, Joyce and Clarke 著，Addison-Wesley Publish
ing Company, Ine., P.207に詳しい。しかしこのままで
は、Ｖ_Lは定電圧なので、エージング実施時などには不
都合である。そこでこの欠点を解決したのが（Ｂ）であ
る。ＣＶＲと抵抗ｒが直列接続されているために、
（Ｃ）に示すように、Ｖ_LはＶ_CCに対して傾斜をもつよ
うになる。FIG. 13 shows the embodiment of FIG. 3 using a bipolar transistor. CVR is a fixed voltage circuit, and its terminal voltage is substantially constant independently of V _CC , for example, a cascade connection of a Zener diode or a normal diode. (A) is a well-known constant voltage circuit. About this, radio science 19
February 1982, P.111 or Transistor Circuit Ana
lysis, Joyce and Clarke, Addison-Wesley Publish
ing Company, Ine., P.207. However, in this state, since _VL is a constant voltage, it is inconvenient when aging is performed. Therefore, (B) solves this disadvantage. Because CVR and resistor r are connected in series,
As shown in (C), V _L has a slope with respect to V _CC .

【００２２】図１４は他の実施例である。（Ａ）は、周
知のエミッタフォロアを用いた定電圧電源回路であり、
やはりＶ_Lは定電圧なので、（Ｂ）ではその解決策とし
て抵抗ｒを使用している。これによって（Ｃ）のような
特性となる。FIG. 14 shows another embodiment. (A) is a constant voltage power supply circuit using a known emitter follower,
Again, since _VL is a constant voltage, a resistor r is used as a solution in (B). As a result, a characteristic as shown in FIG.

【００２３】これら図１３，図１４の例は、特に図１の
ような方式に好適である。すなわち図１において、入出
力インターフェース関連回路には、通常大きな電流が流
れるため、それにみあって電圧リミッタにも大きな電流
駆動能力が要求される。これにはバイポーラトランジス
タで構成された電圧リミッタが適することは明らかであ
る。The examples shown in FIGS. 13 and 14 are particularly suitable for the system shown in FIG. That is, in FIG. 1, since a large current usually flows through the input / output interface-related circuits, a large current driving capability is required for the voltage limiter accordingly. It is clear that a voltage limiter composed of bipolar transistors is suitable for this.

【００２４】次に図３，図７，図９，図１１をもとに、
電圧リミッタをＭＯＳトランジスタで構成した具体例を
述べる。Next, based on FIGS. 3, 7, 9, and 11,
A specific example in which the voltage limiter is configured by a MOS transistor will be described.

【００２５】図１５は、Ｖ_Lとしてある特定の電圧Ｖ₀以
上のＶ_CCで傾斜ｍの特性をもたせた図４の具体的特性例
である。Ｖ₀以上の電圧でＶ_Lの変化が少なくなるため、
その分だけ微細素子の破壊がおこりにくくなる。FIG. 15 is a specific characteristic example of FIG. 4 in which the characteristic of the slope m is provided at V _CC which is equal to or higher than a specific voltage V ₀ as V _L. Since the change in _VL decreases at a voltage higher than V ₀ ,
The destruction of the fine element is less likely to occur.

【００２６】なお、Ｖ₀以上のＶ_CCでＶ_L＝Ｖ_CCとしてい
るのは以下の理由による。一般にＭＯＳＴは動作電圧が
低くなるにつれてトランジスタのしきい値電圧降下によ
って速度が劣化する。これを防ぐためにはＶ₀以上のＶ
_CCのような低電圧側でできるだけ高い電圧にすることが
望ましい。すなわちＶ_CCであることが望ましい。[0026] It should be noted, are you with the V _L = V _CC at greater than or equal _to V ₀ of V _CC for the following reason. Generally, as the operating voltage of a MOST decreases, the speed of the MOST deteriorates due to a drop in the threshold voltage of the transistor. Greater than or equal _to V ₀ of V in order to prevent this
It is desirable to make the voltage as high as possible on the low voltage side such as _CC . That is, V _CC is desirable.

【００２７】図１６は、そのための具体的な回路の実施
例で図３の具体例に相当する。FIG. 16 shows an embodiment of a specific circuit for this purpose and corresponds to the specific example of FIG.

【００２８】本回路の特徴は、出力電圧Ｖ_LがＭＯＳト
ランジスタＱ₀とＱ_lのコンダクタンスの比で決まり、Ｍ
ＯＳトランジスタＱ_lのコンダクタンスがＶ_Lで制御され
ることにある。The feature of this circuit is that the output voltage V _L is determined by the ratio of the conductance of the MOS transistors Q ₀ and Q ₁ ,
In the conductance of the OS transistor Q _l is controlled by V _L.

【００２９】本回路では、制御開始電圧Ｖ₀ならびに傾
斜ｍは、Ｑ₀のゲート電圧Ｖ_GをＶ_CC＋Ｖ_th(ｏ)(Ｖ
_th(ｏ)は、ＭＯＳＴＱ₀のしきい値電圧）とすれば、[0029] In this circuit, the control starting voltage V ₀ and tilt m is the gate voltage V _G of _{Q 0 V CC + V th (} o) (V
_th (o) is the threshold voltage of MOSTQ ₀ )

【００３０】[0030]

【数１】 (Equation 1)

【００３１】と表わされる。ここで、β(ｏ)，β(ｌ)
は、Ｑ₀，Ｑ_lのチャネルコンダクタンス，Ｖ_th(ｉ)（ｉ
＝１〜ｎ），Ｖ_th(ｌ)は、ＭＯＳトランジスタＱ_i（ｉ
＝１〜ｎ），Ｑ_lのしきい値電圧、ｎはＱ_iの段数であ
る。## EQU1 ## Here, β (o), β (l)
Is the channel conductance of Q ₀ , Q _l , V _th (i) (i
= 1 to n) and V _th (l) are MOS transistors Q _i (i
= 1 to n), the threshold voltage of Q _l, n is the number of Q _i.

【００３２】したがって、Ｖ₀，ｍは、ｎ，Ｖ_th(ｉ)，
Ｖ_th(ｌ)，β(ｌ)／β(ｏ)によって任意にかえることが
できる。またＶ₀以上の場合はＶ_L＝Ｖ_CCとするのが望ま
しいことを前に述べたが、Ｖ₀以下では、Ｑ_lがオフだか
らＶ_LはＶ₀で決まる。したがって、このためにはＱ₀の
Ｖ_GはＶ_CC＋Ｖ_th(ｏ)以上の高い電圧でなければならな
い。Therefore, V ₀ , m is n, V _th (i),
It can be changed arbitrarily by V _th (l) and β (l) / β (o). Although the case of greater than or equal _to V ₀ mentioned before it is desirable that the V _L = V _CC, the V ₀ below, Q _l is determined by V _L is V ₀ because off. Therefore, V _G of Q ₀ is for this purpose must be a V _CC + V _th (o) or more of the high voltage.

【００３３】尚、計算を単純化し、説明を見通しよくす
るために、図１６は実際の回路とは多少異なる。すなわ
ち実用的回路としては、後述の図２７のように、縦続接
続されたトランジスタのｎ番目に、さらに同様な結線の
トランジスタをアースとの間に接続する必要がある。す
なわちアースに向って一種のダイオード接続することに
なる。これはＶ_CCを高い電圧側から低い電圧則へ可変に
した場合に縦続接続されたトランジスタのノードが浮遊
状態になって電荷がとり残されるのを防ぐためのもので
ある。以下の実施例でも説明の都合上省略してある。FIG. 16 is slightly different from the actual circuit in order to simplify the calculation and make the description clearer. That is, as a practical circuit, as shown in FIG. 27 to be described later, it is necessary to connect a transistor having a similar connection to the nth cascade-connected transistor and the ground. That is, a kind of diode connection is made to the ground. This is to prevent the nodes of the cascaded transistors from floating and leaving charges when V _CC is varied from the high voltage side to the low voltage rule. Also in the following embodiments, they are omitted for convenience of explanation.

【００３４】図１７は、特願昭５６−１６８６９８号に
て述べたように、Ｖ₀′以上で微細トランジスタに対し
て、エージングを効果的に行うために、ｍ′＞ｍにした
特性例である。FIG. 17 shows an example of characteristics in which m '> m as described in Japanese Patent Application No. 56-168698 in order to effectively effect aging on a fine transistor at V ₀ ' or more. is there.

【００３５】図１８は、そのための具体的な回路の実施
例である。これらは図７，図８の具体例に相当する。本
回路の特徴は、図１６に示した回路の端子１と端子２の
間に、ＤＣＶ１と同様な回路ＤＣＶ２を付加することに
よって、Ｖ₀′以上でＤＣＶ１に対する負荷のコンダク
タンスを増加させ、Ｖ_Lの傾斜を増加させることにあ
る。FIG. 18 shows an embodiment of a specific circuit for that purpose. These correspond to the specific examples of FIGS. The feature of this circuit is that by adding a circuit DCV2 similar to DCV1 between the terminal 1 and the terminal 2 of the circuit shown in FIG. 16, the conductance of the load with respect to DCV1 is increased above V ₀ ′, and V _L To increase the slope of the vehicle.

【００３６】本回路では、第２の制御開始電圧Ｖ₀′
は、In this circuit, the second control start voltage V ₀ ′
Is

【００３７】[0037]

【数２】 (Equation 2)

【００３８】で表わされる。また傾斜ｍ′は、ＭＯＳト
ランジスタＱ₀とＱ_l′のコンダクタンスの和とＭＯＳト
ランジスタＱ_lのコンダクタンスの比によって決定され
る。ここで、Ｖ_th′(ｉ)（ｉ＝１〜ｎ′），Ｖ_th′(ｌ)
は、それぞれＭＯＳトランジスタＱ_i′（ｉ＝１〜
ｎ′），Ｑ_l′のしきい値電圧である。Is represented by The slope m 'is, MOS transistor Q ₀ and Q _l' is determined by the conductance ratio of the conductance of the sum and MOS transistor Q _l of. Here, V _th '(i) (i = 1 to n'), V _th '(l)
Are MOS transistors Q _i ′ (i = 1 to
n ′) and Q _l ′.

【００３９】したがってＶ₀′，ｍ′は、ｎ，ｎ′，β
(ｌ)，β′(ｌ)，Ｖ_th(ｉ)，Ｖ_th(ｌ)，Ｖ_th′(ｉ)，Ｖ
_th′(ｌ)によって任意にかえることができる。ここで
β′(ｌ)は、ＭＯＳトランジスタＱ_l′のチャネルコン
ダクタンスである。Therefore, V ₀ ', m' is n, n ', β
(l), β ′ (l), V _th (i), V _th (l), V _th ′ (i), V
It can be changed arbitrarily by _th ′ (l). Here, β ′ (l) is the channel conductance of the MOS transistor Q _l ′.

【００４０】図１９は、Ｖ₀″以上で、あるいは、Ｖ₀′
とＶ₀″の間とＶ₀″以上のＶ_CCの２点でエージングさせ
るために、ｍ′＜ｍ″にした特性例である。FIG. 19 shows that V ₀ ″ or more or V ₀ ′
To aged at two points "between the V ₀ which" more V _CC V ₀ as a characteristic example of the m '<m ".

【００４１】図２０は、そのための具体的な回路の実施
例である。これらは図７，図８の具体例に相当する。本
回路の特徴は、図１６に示した回路の端子１と端子２の
間に、回路ＤＣＶ１と同様な回路ＤＣＶ２とＤＣＶ３を
付加することによって、ＤＣＶ１に対する負荷のコンダ
クタンスを順次増加させ、Ｖ₀′とＶ₀″の２点でＶ_Lの
傾斜を２段階に増加させることにある。FIG. 20 shows an embodiment of a specific circuit for that purpose. These correspond to the specific examples of FIGS. The feature of this circuit is that by adding circuits DCV2 and DCV3 similar to the circuit DCV1 between the terminals 1 and 2 of the circuit shown in FIG. 16, the conductance of the load with respect to DCV1 is sequentially increased, and V ₀ ′ And V ₀ ″ at two points to increase the slope of _VL in two steps.

【００４２】本回路では、第２，第３の制御開始電圧Ｖ
₀′，Ｖ₀″は、それぞれ、In this circuit, the second and third control start voltages V
₀ ′ and V ₀ ″ are

【００４３】[0043]

【数３】 (Equation 3)

【００４４】で表わされる。ここで、Ｖ_th″(ｉ）(ｉ＝
１〜ｎ″），Ｖ_th″(ｌ)は、それぞれＭＯＳトランジス
タＱ_i″（ｉ＝１〜ｎ″），Ｑ_l″のしきい値電圧であ
る。また、傾斜ｍ′は、ＭＯＳトランジスタＱ₀とＱ_l′
のコンダクタンスの和と、ＭＯＳトランジスタＱ_lのコ
ンダクタンスの比で、ｍ″は、ＭＯＳトランジスタ
Ｑ₀，Ｑ_l′，Ｑ_l″のコンダクタンスの和とＱ_lのコンダ
クタンスの比で決定される。Is represented by Here, V _th ″ (i) (i =
1 to n ″) and V _th ″ (l) are the threshold voltages of the MOS transistors Q _i ″ (i = 1 to n ″) and Q _l ″, respectively. ₀ and Q _l ′
, The sum of the conductances in the conductance ratio of the MOS transistors Q _l, m "is, MOS transistors _{Q 0, Q l ', Q} l" is determined by the conductance conductance ratio of the sum and Q _l of.

【００４５】したがって、Ｖ₀′とｍ′は、ｎ，ｎ′，
β(ｏ)，β(ｌ)，β′(ｌ)，Ｖ_th(ｉ)，Ｖ_th(ｌ)，
Ｖ_th′(ｉ)，Ｖ_th′(ｌ)によって、また、Ｖ₀″とｍ″
は、ｎ，ｎ′，ｎ″，β(ｏ)，β(ｌ)，β′(ｌ)，β″
(ｌ)，Ｖ_th(ｉ)，Ｖ_th(ｌ)，Ｖ_th′(ｉ)，Ｖ_th′(ｌ)，
Ｖ_th″(ｉ)，Ｖ_th″(ｌ)によって任意にかえることがで
きる。ここで、β″(ｌ)は、Ｑ_l″のチャネルコンダク
タンスである。Therefore, V ₀ ′ and m ′ are n, n ′,
β (o), β (l), β ′ (l), V _th (i), V _th (l),
By V _th ′ (i) and V _th ′ (l), V ₀ ″ and m ″
Are n, n ′, n ″, β (o), β (l), β ′ (l), β ″
(l), V _th (i), V _th (l), V _th ′ (i), V _th ′ (l),
It can be arbitrarily changed by V _th ″ (i) and V _th ″ (l). Here, β ″ (l) is the channel conductance of Q _l ″.

【００４６】図２１は、Ｖ₀′以上で、さらに素子に対
する保護効果を強めるためにｍ＞ｍ′にした特性例であ
る。FIG. 21 shows an example of a characteristic in which m> m 'is set to V ₀ ′ or more and in order to further enhance the protection effect on the device.

【００４７】図２２は、そのための具体的な回路の実施
例である。これらは図９，図１０の具体例に相当する。
本回路の特徴は、図１６に示した回路の端子２とグラン
ドの間に、ＤＣＶ１と同様な回路ＤＣＶ２を付加するこ
とによって、Ｖ₀′でトランジスタＱ₀に対する負荷のコ
ンダクタンスを増加させＶ_Lの傾斜を減少させることに
ある。FIG. 22 shows an embodiment of a specific circuit for that purpose. These correspond to the specific examples of FIGS.
Feature of this circuit is between the circuit terminal 2 and ground as shown in FIG. 16, by adding the same circuit DCV2 and DCV1, the V _L increases the conductance of the load for the transistor Q ₀ at V ₀ ' It is to reduce the inclination.

【００４８】本回路では、第２の制御開始電圧Ｖ₀′
は、In this circuit, the second control start voltage V ₀ ′
Is

【００４９】[0049]

【数４】 (Equation 4)

【００５０】で表わされる。また傾斜ｍ′は、Ｑ₀のコ
ンダクタンスと、Ｑ_lとＱ_l′のコンダクタンスの和の比
で表わされる。Is represented by The slope m 'has a conductance of Q _0, Q _l and Q _l' represented by the ratio of the sum of the conductance of.

【００５１】したがって、Ｖ₀′とｍ′は、ｎ，ｎ′，
β(ｏ)，β(ｌ），β′(ｌ)，Ｖ_th(ｉ)，Ｖ_th(ｌ)，Ｖ
_th′(ｉ)，Ｖ_th′(ｌ)によって任意にかえることができ
る。図２３は、Ｖ₀″以上で再び素子に対する保護効果
を与えるためにｍ′＞ｍ″にした特性例である。Therefore, V ₀ ′ and m ′ are n, n ′,
β (o), β (l), β ′ (l), V _th (i), V _th (l), V
_th '(i) and _Vth ' (l). Figure 23 is a characteristic example of the "m '> m in order to provide a protective effect against re element above" V _0.

【００５２】図２４は、そのための具体的回路の実施例
である。これは図７，図９を混在させた例に相当する。
本回路の特徴は、前の図１８と図２１の実施例とを混在
させることによって、Ｖ₀′とＶ₀″の２点でＶ_Lの傾斜
を増加、減少させることにある。FIG. 24 shows an embodiment of a specific circuit for that purpose. This corresponds to an example in which FIGS. 7 and 9 are mixed.
The feature of this circuit is that the slope of _VL is increased or decreased at two points V ₀ ′ and V ₀ ″ by mixing the previous embodiment of FIG. 18 with the embodiment of FIG. 21.

【００５３】本回路では、第２、第３の制御開始電圧Ｖ
₀′，Ｖ₀″は、それぞれ、In this circuit, the second and third control start voltages V
₀ ′ and V ₀ ″ are

【００５４】[0054]

【数５】 (Equation 5)

【００５５】で表わされる。また、傾斜ｍ′は、Ｑ₀と
Ｑ_l′のコンダクタンスの和とＱ_lのコンダクタンスの比
で、ｍ″は、Ｑ₀とＱ_l′のコンダクタンスの和と、Ｑ_l
とＱ_l″のコンダクタンスの和の比で表わされる。Is represented by The inclination m 'is Q ₀ and Q _l' in the conductance ratio of the conductance of the sum and Q _l of, m "is the sum of the conductances of Q ₀ and Q _l ', Q _l
And Q _l ″.

【００５６】したがって、Ｖ₀′とｍ′は、ｎ，ｎ′，
β(ｏ)，β(ｌ)，β′(ｌ)，Ｖ_th(ｉ)，Ｖ_th(ｌ)，
Ｖ_th′(ｉ)，Ｖ_th′(ｌ)によって、また、Ｖ₀″とｍ″
は、ｎ，ｎ′，ｎ″，β(ｏ)，β(ｌ)，β′(ｌ)，β″
(ｌ)，Ｖ_th(ｉ)，Ｖ_th(ｌ)，Ｖ_th′(ｉ)，Ｖ_th′(ｌ)，
Ｖ_th″(ｉ)，Ｖ_th″(ｌ)によって任意にかえることがで
きる。Therefore, V ₀ ′ and m ′ are n, n ′,
β (o), β (l), β ′ (l), V _th (i), V _th (l),
By V _th ′ (i) and V _th ′ (l), V ₀ ″ and m ″
Are n, n ′, n ″, β (o), β (l), β ′ (l), β ″
(l), V _th (i), V _th (l), V _th ′ (i), V _th ′ (l),
It can be arbitrarily changed by V _th ″ (i) and V _th ″ (l).

【００５７】図２５は、Ｖ₀′以上で電源を降下させ、
素子を高電圧から完全に保護するため、ｍ′＜０にした
特性例である。FIG. 25 shows that the power supply is dropped above V ₀ ′,
This is a characteristic example in which m ′ <0 in order to completely protect the element from high voltage.

【００５８】図２６は、そのための具体的回路の実施例
である。これらは図１１，図１２の具体例に相当する。
本回路の特徴は、図１６に示した回路の端子１にＤＣＶ
２のＱ₁′のドレイン、端子２にＱ_l′のドレイン、グラ
ンドにＱ_l′のソースを接続することによって、Ｑ_l′の
コンダクタンスをＶ_CCで制御するようにし、かつＱ_l′
のコンダクタンスＱ₀のコンダクタンスよりも大きく
し、ｍ′＜０としたことにある。FIG. 26 shows an embodiment of a specific circuit for that purpose. These correspond to the specific examples in FIGS.
The feature of this circuit is that the terminal 1 of the circuit shown in FIG.
By connecting the drain of Q ₁ ′, the drain of Q _l ′ to terminal 2 and the source of Q _l ′ to ground, the conductance of Q _l ′ is controlled by V _CC , and Q _l ′
Is larger than the conductance of the conductance Q ₀ , and m ′ <0.

【００５９】本回路では、第２の制御開始電圧Ｖ₀′な
らびに傾斜ｍ′は、β′(ｌ)≫β(ｏ）とすれば、In this circuit, if the second control start voltage V ₀ ′ and the slope m ′ are β ′ (l) ≫β (o),

【００６０】[0060]

【数６】 (Equation 6)

【００６１】と表わされる。## EQU5 ##

【００６２】したがって、Ｖ₀′，ｍ′は、ｎ′，
Ｖ_th′(ｉ)，Ｖ_th′(ｌ)，β′(ｌ)／β(ｏ)によって任
意にかえられる。Therefore, V ₀ ′, m ′ is n ′,
V _th ′ (i), V _th ′ (l), β ′ (l) / β (o) can be arbitrarily changed.

【００６３】図２７，図２８は、本回路の具体例とその
特性例である。トランジスタのしきい値はすべて１Ｖで
あり、Ｖ_G＝Ｖ_CC＋Ｖ_th(ｏ)としている。またカッコ内
の数字はトランジスタのチャネル幅をチャネル長で割っ
た値を示し、図２８はＱ_l′のその値Ｗ_l／Ｌ_lをパラメ
ータにしたＶ_Lを示す。FIGS. 27 and 28 show specific examples of the present circuit and examples of its characteristics. The threshold values of all the transistors are 1 V, and V _G = V _CC + V _th (o). The number in parentheses indicates the value obtained by dividing the channel width of the transistor in the channel length, Fig. 28 shows a V _L that the value W _l / L _l of Q _l 'a parameter.

【００６４】さて、これまではＱ₀のゲート電圧は、Ｖ
_CC＋Ｖ_thと仮定してきた。これは、計算を簡略化し、回
路の特性を見通し良く記述するためである。しかし、こ
の電圧は、本質的には、Ｖ_CC＋Ｖ_thにこだわる必要がな
く、設計の都合により任意にとることができる。By now, the gate voltage of Q ₀ has been V
It has been assumed that _CC + _Vth . This is for simplifying the calculation and describing the characteristics of the circuit with good visibility. However, this voltage does not need to be essentially V _CC + V _th, and can be arbitrarily set depending on the design.

【００６５】図２９（Ａ）は、図１５で述べたようにゲ
ート電圧Ｖ_Gをチップ内で電源電圧Ｖ_CC以上に昇圧させ
る具体的回路である。[0065] Figure 29 (A) is a specific circuit for boosting the power voltage or more V _CC gate voltage V _G in the chip as described in FIG. 15.

【００６６】チップ内の発振器ＯＳＣからの振幅Ｖ_CCの
パルスφ_iが０ＶからＶ_CCに立ち上がるとき、Ｑ₁′によ
ってあらかじめＶ_CC−Ｖ_thに充電されていたノード４′
は、２Ｖ_CC−Ｖ_thに昇圧される。When the pulse φ _i of the amplitude V _CC from the oscillator OSC in the chip rises from 0 V to V _CC , the node 4 ′ previously charged to V _cc −V _th by Q ₁ ′.
Is boosted to 2V _CC -V _th .

【００６７】これにともなって、ノード４はＱ₂′によ
ってＶ_thだけ降下した電圧２（Ｖ_CC−Ｖ_th）となる。次
に、φ_iが０Ｖになって、ノード２がＶ_CCに立ち上がる
とノード４は、さらに昇圧されて３Ｖ_CC−２Ｖ_thとな
る。したがってノード５はＱ₂によってＶ_thだけ降下し
た電圧３（Ｖ_CC−Ｖ_th）となる。Ｑ₂′とＱ₂は一種のダ
イオードだから、このサイクルを多数回続けるとＶ
_Gは、３（Ｖ_CC−Ｖ_th）の直流電圧となる。ＣＰ１，Ｃ
Ｐ２の回路を多数段接続すれば、より高電圧のＶ_Gが得
られる。ここで、２段にした理由は以下の通りである。
すなわち、Ｖ_CCが２.５Ｖと低くなりＶ_thが１Ｖとする
と、１段ではＶ_G＝２（Ｖ_CC−Ｖ_th）であるから、Ｖ_G＝
３Ｖとなる。しかし、これでは、図１５のＱ₀のソース
電圧Ｖ_LはＶ_CCより低い２Ｖとなってしまう。これに対
して、２段にするとＶ_G＝３（Ｖ_CC−Ｖ_th）であるか
ら、Ｖ_G＝４.５Ｖとなる。したがって、Ｖ_LはＶ_CCにで
きるから図１５のようにＶ₀以上でＶ_L＝Ｖ_CCとできる。
しかし、逆にＶ_CCが高電圧になる程Ｖ_Gは過大電圧にな
り関連するトランジスタを破壊してしまうおそれがあ
る。そこでＶ_CCの高電圧側で、何らかのＶ_G制御回路が
必要となる。[0067] Accordingly, the node 4 becomes the voltage 2 (V _CC -V _th), which was lowered by V _th by Q ₂ '. Next, when φ _i becomes 0V and node 2 rises to V _CC , node 4 is further boosted to 3V _CC -2V _th . Thus the node 5 becomes a voltage 3 was lowered by V _th by _{Q 2 (V CC -V th)} . Since Q ₂ ′ and Q ₂ are a kind of diode, if this cycle is continued many times, V 2
_G is a DC voltage of 3 (V _CC -V _th ). CP1, C
If multiple stage connection circuits P2, V _G of high voltage can be obtained more. Here, the reason for the two stages is as follows.
That is, if V _CC is reduced to 2.5 V and V _th is 1 V, since V _G = 2 (V _CC −V _th ) in one stage, V _G =
It becomes 3V. However, in this case, the source voltage V _L of Q ₀ in FIG. 15 becomes 2 V lower than V _CC . In contrast, because it is when the two-stage _{V G = 3 (V CC -V} th), the V _G = 4.5V. Therefore, V _L can be a V _L = V _CC at greater than or equal to V ₀ as shown in FIG. 15 because it to V _CC.
However, the V _G enough to reverse the V _CC has a higher voltage which may destroy the associated transistors becomes excessive voltage. Therefore, in the high voltage side of V _CC, some V _G control circuit is required.

【００６８】図３０は、Ｖ_CCの低電圧側でＶ _G〜３（Ｖ
_CC−Ｖ_th）と高い電圧にし、しかも、Ｖ_CCの高電圧側で
関連するトランジスタを保護するために、Ｖ_CC＋２Ｖ_th
にした例である。ここで、これまで述べた回路、たとえ
ば図１６，図１８，図２０，図２２，図２４，図２６の
全体回路もＶ_Gの負荷としてＬＭ１で示した。保護回路
ＣＬ１は、Ｖ_GがＶ_CC＋２Ｖ_th以上になろうとすると
Ｑ₁，Ｑ₂を通して電流が流れる結果Ｖ_CC＋２Ｖ_thに固定
されてしまう。本回路では、ＣＬ１が作動するＶ_CCは３
（Ｖ_CC−Ｖ_th）＝Ｖ_CC＋２Ｖ_thからＶ_CC＝５／２Ｖ_thと
なる。FIG. 30 shows that V _G -3 (V V) on the low voltage side of V _CC .
The _CC -V _th) and high voltage, moreover, in order to protect the transistors associated with the high voltage side of V _CC, V _CC + 2V _th
This is an example. Here, the circuit thus far described, for example 16, 18, 20, 22, 24, shown in LM1 as a load of the entire circuits V _G of Figure 26. Protection circuit CL1 is, V _G is fixed at the result V _CC + 2V _th current flows through Q _1, Q ₂ when trying to be more V _CC + 2V _th. In this circuit, V _{CC at which} CL1 operates is 3
From (V _CC -V _th ) = V _CC + 2V _th , V _CC = 5 / 2V _th .

【００６９】図３１は、ＩＮＶ１，ＩＮＶ２の具体的な
回路である。出力パルスφ₀がＣＰ１，ＣＰ２に印加さ
れる。FIG. 31 shows a specific circuit of INV1 and INV2. An output pulse φ ₀ is applied to CP1 and CP2.

【００７０】発振回路ＯＳＣは、チップに内蔵された回
路で構成できるが、図３２はシリコン基板に基板電圧Ｖ
_BBを与えるためにチップ内に内蔵したＶ_BB発生回路を流
用した例である。この利点は、新たに発振回路を設計す
る必要がないので、チップ面積の縮少に効果的である。
さらに、電源電圧Ｖ_CC投入時に、Ｖ_CCがある値に達して
ＯＳＣ′内の発振器が発振してはじめてＶ_BBが発生する
が、これとほぼ同時にＶ_Lも発生するので、Ｖ_Lの負荷と
して接続されるトランジスタには、Ｖ_BBが印加された状
態でＶ_Lが印加されるので、各トランジスタの動作に正
常に行われる。もしも、Ｖ_BBが０Ｖの状態で各トランジ
スタにＶ_Lが印加されると各トランジスタのＶ_thは正常
な値ではないので、過大電流が流れたり、トランジスタ
へのストレス条件が過酷になりトランジスタが破壊する
こともある。The oscillation circuit OSC can be constituted by a circuit built in a chip.
_This is an example in which a V _BB generation circuit built in a chip is used to provide _BB . This advantage is effective in reducing the chip area because it is not necessary to design a new oscillation circuit.
Further, when the power supply voltage V _CC is turned on, because although the first V _BB oscillator oscillates in reached is V _CC value OSC 'occurs, which as also occurs substantially simultaneously V _L, as the load of the V _L Since V _L is applied to the connected transistors while V _BB is applied, the operation of each transistor is performed normally. If V _L is applied to each transistor while V _BB is 0 V, V _th of each transistor is not a normal value, so an excessive current flows or the stress condition on the transistor becomes severe and the transistor is destroyed. Sometimes.

【００７１】次にバッファ回路の具体的実施例を述べ
る。電圧リミッタの負荷として、大容量、あるいは負荷
変動の大きな負荷が付く場合がある。この場合には駆動
能力の大きなバッファ回路を通してこれらの大きな負荷
を駆動する必要がある。この実現手段として、図３３の
ように１個の駆動能力の大きな、すなわちＷ／Ｌの大き
なトランジスタを介して負荷を駆動する、通常の方法が
考えられる。しかし、この方法では図３４に示すよう
に、Ｖ_CCの低電圧側でＶ_thだけの電圧降下があるので性
能が低下する。図３５は、Ｖ_th降下がなく、駆動能力の
大きなバッファ回路の具体例である。Ｖ_PPがＶ_L＋Ｖ_th
よりも大で、Ｒ_PをＱ₁の等価オン抵抗よりもはるかに大
きくしておけば、Ｑ₂のゲート電圧はＶ_L＋Ｖ_thとなる。
したがってＱ₂のソース電圧Ｖ_L1はＶ_Lに等しくなる。Ｑ
₂のＷ／Ｌを大にしておけば所望のバッファ回路が得ら
れる。ここで、Ｖ_CCが低電圧側では、Ｖ_LはＶ_CCになる
からＶ_PPはＶ_CC＋Ｖ_th以上でなければならない。このた
めの回路として図２９全体の回路が使える。結線として
は図３５のＱ₁のドレインに図２９のノード５を接続す
ればよい。ここで、ノード５からみた実効的出力インピ
ーダンスを図３５のＱ₁の等価オン抵抗よりも十分大に
するように、たとえば、図２９のＱ₂のＷ／Ｌ、あるい
はＣ_Bの大きさ、あるいはＯＳＣの発振周波数を適宜調
整すればよい。Next, a specific embodiment of the buffer circuit will be described. In some cases, a large capacity or a load having a large load fluctuation is applied as a load of the voltage limiter. In this case, it is necessary to drive these large loads through a buffer circuit having a large driving capability. As a means for realizing this, a normal method of driving a load through one transistor having a large driving capability, that is, a large W / L, as shown in FIG. 33, can be considered. However, as shown in FIG. 34 in this way, performance is lowered because a low voltage side of the V _CC there is a voltage drop of only V _th. FIG. 35 shows a specific example of a buffer circuit having a large driving capability without a decrease in _Vth . V _PP is V _L + V _th
If R _P is much larger than the equivalent on-resistance of Q ₁ , the gate voltage of Q ₂ will be V _L + V _th .
Thus the source voltage V _L1 of Q ₂ is equal to V _L. Q
_By increasing W / L of _2, a desired buffer circuit can be obtained. Here, since V _L becomes V _CC when V _CC is on the low voltage side, V _PP must be equal to or more than V _CC + V _th . The circuit shown in FIG. 29 can be used as a circuit for this purpose. The connection may be connected to node 5 in Figure 29 to the drain for Q ₁ in FIG. 35. Here, node 5 viewed from the effective output impedance so as to sufficiently large than the equivalent on-resistance for Q ₁ in FIG. 35, for example, the W / L Q ₂ in FIG. 29 or the size of C _B,, or The oscillation frequency of the OSC may be appropriately adjusted.

【００７２】さて、負荷によってはその負荷の一部を構
成するトランジスタのドレインにＶ_Lを与え、ゲートに
Ｖ_L＋Ｖ_thを与えてＶ_th降下を防ぎ高速動作をさせる必
要のある場合がある。図３６は、このための実施例であ
る。尚ＬＭ₁として、たとえば図１６の回路をＶ_L1は前
述のようにＶ_Lに等しくなり、またＱ₄のゲート電圧はＶ
_L＋２Ｖ_thだからＶ_L2はＶ_L＋Ｖ_thになる。ここでＱ₆，
Ｑ₇の役割は、Ｖ_CCの過渡変動時にＶ_L1に不必要な電荷
が残らないようにするためのものである。Ｑ₆はＶ₀以上
のＶ_CCで動作し、またＱ₇はＶ₀−Ｖ_th以上のＶ_CCで動作
するようにＬＭ１内から図示するように結線されてい
る。ここで、Ｑ₆，Ｑ₇のＷ／ＬはＱ₂にくらべて十分に
小さく選ばれており、Ｑ₆，Ｑ₇を付加したことによるＶ
_Lへの影響を最小限にしている。ここでＱ₇はＶ₀以上の
領域で動作することを前に述べた。Ｖ₀以上の領域で
は、Ｑ₂，Ｑ₄は非飽和領域の動作状態（Ｖ_GS−Ｖ _th＞Ｖ
_DS，Ｖ_GS：ゲート・ソース間電圧、Ｖ_DS：ドレイン・ソ
ース間電圧）であるから、余分な電荷はＱ₂，Ｑ₄を介し
てＶ_CCに放電されるため、Ｑ₇は原理的には不要である
が、Ｖ _CC〜Ｖ₀の近傍ではＱ₂，Ｑ₄のオン抵抗が必要以
上に大になり、その効果が期待できない場合がある。し
たがってこのＱ₇を付加することにより、Ｖ_CCがＶ₀以上
の領域（Ｖ₀−Ｖ_th）から、それ以上のリミッタが正常
に動作している範囲までの広い領域で安定なＶ_L1の値を
得ることができる。Now, depending on the load, it may be necessary to apply V _L to the drain of a transistor constituting a part of the load and V _L + V _th to the gate to prevent V _{th from} dropping and to operate at high speed. FIG. 36 shows an embodiment for this purpose. Note as LM _1, for example, V _L1 to the circuit of FIG. 16 is equal to V _L as described above, also the gate voltage of Q ₄ are V
_L + 2V _th So V _L2 becomes V _L + V _th. Where Q ₆ ,
The role of Q ₇ is intended to prevent unnecessary charges to V _L1 during transients on V _CC does not remain. Q ₆ is connected to operate at greater than or equal to V ₀ of V _CC, also Q ₇ illustrates the inside LM1 behave in V ₀ -V _th or on V _CC. Here, Q _6, W / L of Q ₇ are chosen sufficiently small as compared to Q _2, V due to the addition of Q _6, Q ₇
The effect on _L is minimized. Here, it has been mentioned earlier that Q ₇ operates in the region above V ₀ . In the region above V ₀ , Q ₂ and Q ₄ are operating in the non-saturated region (V _GS −V _th > V
_DS , V _GS : gate-source voltage, V _DS : drain-source voltage), so that excess charge is discharged to V _CC via Q ₂ , Q ₄ , so Q ₇ is in principle Is unnecessary, but in the vicinity of V _CC to V ₀ , the on-resistance of Q ₂ and Q ₄ becomes unnecessarily large, and the effect may not be expected. Thus by adding the Q _7, from V _CC is greater than or equal _to V ₀ region (V ₀ -V _th), more limiters stable value of V _L1 in a wide area to the extent that is operating normally Can be obtained.

【００７３】なお、Ｑ₅の役割は、Ｖ_L2に対してＶ_L1が
負に変動しようとしたときにＱ₅に電流が流れて、Ｖ_L2
とＶ_L1の差を一定に保たせるものである。また、本実施
例では、Ｖ_LとＶ_L＋Ｖ_thの例を述べたが、Ｑ₁，Ｑ₂の対
あるいは、Ｑ₃，Ｑ₄の対を縦続接続すればＶ_L1との差の
電圧がＶ_thの整数倍となる電圧を発生させ得る。The role of Q ₅ is that when V _L1 tries to fluctuate negatively with respect to V _L2 , a current flows through Q ₅ and V _L2
And V _L1 are kept constant. Further, in the present embodiment has been described an example of a V _L and V _L + V _th, Q _1, pair Q ₂ 'or the voltage difference between V _L1 if cascaded pairs of Q _3, Q ₄ is A voltage that is an integral multiple of V _th can be generated.

【００７４】図３７は、図３５，３６のバッファ回路の
駆動能力をさらに向上させるために、図３５，３６の出
力段に接続する他のバッファ回路である。このように駆
動能力のより大きなバッファ回路を接続することにより
大きな負荷容量を駆動できる。まず、Ｖ_L1は、ノード
４，ノード２でＶ_L1＋２Ｖ_th，Ｖ_L1＋Ｖ_thになるが、結
局Ｑ₄によってノード５ではＶ_L1のレベルであるＶ_DPと
なる。ここで問題なのは、負荷ＬＣ１内の大容量Ｃ_Dを
高速で充電するためのＱ₄の負荷駆動能力である。この
能力を高めるためには、負荷を充電する時間帯でＱ₄の
ゲートであるノード２を昇圧する必要がある。このため
のトランジスタがＱ₆〜Ｑ₁₁であり容量がＣ₁，Ｃ₂であ
る。φ₂がオンでＱ₁₃によって放電されたノード６は、
次のφ₁がオンでＱ₁₂，Ｑ₄によって充電される。このと
きＶ_L1＋２Ｖ_thであるノード２とＶ_L1であるノード３
は、φ₁オンにより昇圧される。これによって、Ｑ₁₀，
Ｑ₁₁のコンダクタンスが大になるので昇圧されたノード
２の電圧は、Ｑ₁₀，Ｑ₁₁によってＶ_L1＋Ｖ_thのレベルに
放電される。ここで、この昇圧時間をＱ₄，Ｑ₁₂による
Ｃ_Dの充電時間よりも大にしておけば、高速にＣ_Dは充電
されることになる。なお、Ｑ₆はφ₁によるノード３の昇
圧時に、ノード３とノード１を切りはなすトランジスタ
である。また、φ₂がオン時にはＶ_L1≦３Ｖ_thの条件が
満たされておればＱ₇〜Ｑ₉はオフになるから、Ｑ₁₁のゲ
ートはＶ_th以下となりＱ₁₁はオフとなる。したがって、
Ｑ₃，Ｑ₁₀，Ｑ₁₁を通して電流は流れないので低消費電
力化できる。また、Ｖ_L1＞３Ｖ_thの場合の消費電力を低
減するには、Ｑ₆のオン抵抗を大きくして、低電流化を
図れば良い。このときの３の電圧は、ほぼ３Ｖ_thの安定
した値になる。これによってノード３の昇圧特性も安定
になり、結果として全体回路の動作の安定化が可能にな
る。FIG. 37 shows another buffer circuit connected to the output stage of FIGS. 35 and 36 in order to further improve the driving capability of the buffer circuit of FIGS. A large load capacitance can be driven by connecting a buffer circuit having a larger driving capability. First, V _L1 is the node 4, V _L1 + 2V _th at node 2, becomes a V _L1 + V _th, the V _DP is the level of the node 5 in V _L1 by end Q _4. Problem here is a load driving capability of Q ₄ for charging the large-capacitance C _D of the load LC1 fast. To enhance this ability, it is necessary to boost the node 2 is the gate of Q ₄ in the time zone for charging the load. Transistors for this purpose are Q _{6 to} Q ₁₁ and the capacitances are C ₁ and C ₂ . Node 6 discharged by Q ₁₃ with φ ₂ on is
The next φ ₁ is turned on and charged by Q ₁₂ and Q ₄ . At this time, node 2 which is V _L1 + 2V _th and node 3 which is V _L1
It is boosted by phi ₁ on. This gives Q ₁₀ ,
Conductance of Q ₁₁ is the voltage of the boosted node 2 since the large is discharged to the level of V _L1 + V _th by Q _10, Q _11. Here, if the boosted time larger than the charging time of the C _D by Q _4, Q _12, C _D will be charged at a high speed. Incidentally, Q ₆ at the time of boosting the node 3 by phi _1, a release transistor off Node 3 and Node 1. Also, I phi ₂ is at the time of ON is satisfied condition _{V L1 ≦ 3V th Q 7 ~Q} 9 is because turned off, Q ₁₁ gate becomes less V _th of Q ₁₁ is turned off. Therefore,
Since no current flows through Q ₃ , Q ₁₀ , and Q ₁₁ , power consumption can be reduced. In order to reduce the power consumption when V _L1 > 3V _th , the on-resistance of Q ₆ may be increased to reduce the current. At this time, the voltage of 3 becomes a stable value of approximately 3 _Vth . Thereby, the boost characteristic of the node 3 is also stabilized, and as a result, the operation of the entire circuit can be stabilized.

【００７５】さて、ここでＱ₇，Ｑ₁₀のソース、ゲート
は共通に接続されていため、ゲートへのバイアス条件が
全く等しい。したがって、Now, since the sources and gates of Q ₇ and Q ₁₀ are commonly connected, the bias conditions for the gates are exactly the same. Therefore,

【００７６】[0076]

【数７】 (Equation 7)

【００７７】のようにしておけば、ノード２，３の昇圧
特性を全く等しくでき、回路設計が容易にできる特長を
有している。すなわち、本実施例の特長の一つは、ノー
ド２の昇圧特性をノード３の昇圧特性で自動的に制御で
きる点にあり、このようにすることによって昇圧を行な
わない場合のノード２からＶ_SSへの直流電流パスを軽減
でき、低消費電力化が可能になる。By doing so, the boost characteristics of the nodes 2 and 3 can be made completely equal, and the circuit can be easily designed. That is, one of the features of the present embodiment is that the boosting characteristic of the node 2 can be automatically controlled by the boosting characteristic of the node 3. By doing so, the voltage _Vss from the node 2 when the boosting is not performed is reduced to V _SS. DC path to the power supply can be reduced, and low power consumption can be achieved.

【００７８】なお、ここでＱ₅はＱ₁₀がＯＦＦのとき
に、ノード２の余分な電荷を放電する作用を有する。Here, Q ₅ has the function of discharging excess charge at node 2 when Q ₁₀ is off.

【００７９】図３７の実施例については各種の変形が考
えられる。すなわち、図３７のＱ₆のドレインは、ノー
ド２，３の昇圧特性を極力安定化するように、Ｖ_L1に接
続しているが、Ｖ_CCに接続して、Ｖ_L1への負担を軽減す
ることも可能である。また、同様に、ノード２，３の昇
圧特性を安定化するため、Ｑ₇と同一動作条件になるＱ
₁₀を設けているが、これを除去してノード２と９を直結
し、Ｑ₇のソースとノード９の接続を外した構成として
も良い。この場合は、Ｑ₉とＱ₁₁の関係が、上に述べた
Ｑ₇とＱ₁₀の関係にあるので、同様に昇圧特性を設計で
き、回路占有面積の低減に有効である。またさらに、こ
こでは、Ｑ₇，Ｑ₈，Ｑ₉，の３段接続構成としている
が、これは上に述べた低消費電力化にＣ₂の容量を例え
ば、ＩＳＳＣＣ７２ Dig. of Tech. Papers, P.１４な
どで知られている、ＭＯＳＴのゲートとソース、ドレイ
ン間の反転層容量を用いて低面積で効率良く形成するた
めの配慮である。すなわち、反転層容量を使用するため
には、ゲート電圧はソース、ドレインに対し、Ｖ_th以上
高い電圧を印加する必要があるからである。したがっ
て、Ｖ_thの低いＭＯＳＴ、あるいは通常の容量を用いて
Ｃ₂を形成する場合には、Ｑ₇〜Ｑ₉の接続数は２個、あ
るいは１個に低減することも可能である。Various modifications are conceivable for the embodiment of FIG. That is, the drain of Q ₆ in FIG. 37, as much as possible stabilize the pressure rise characteristics of the nodes 2 and 3, but are connected to V _L1, connects to V _CC, to reduce the burden on the V _L1 It is also possible. Similarly, in order to stabilize the pressure rise characteristics of the nodes 2 and 3, the same operating conditions and Q ₇ Q
Is provided with the ₁₀ to remove it directly connected nodes 2 and 9, it may be configured to disconnect the source and a node 9 of Q _7. In this case, the relationship of Q ₉ and Q ₁₁ is, because the relationship of Q ₇ and Q ₁₀ described above, similarly to design the boost characteristic, it is effective in reducing the circuit area occupied. Further, here, a three-stage connection configuration of Q ₇ , Q ₈ , and Q ₉ is used. In order to reduce the power consumption described above, the capacity of C _{2 is used} , for example, in ISSCC72 Dig. Of Tech. Papers, This is a consideration for efficiently forming a MOST with a small area using an inversion layer capacitance between a gate, a source, and a drain of a MOST known in P.14 and the like. That is, in order to use the inversion layer capacitance, it is necessary to apply a gate voltage higher than _Vth to the source and the drain. Therefore, in the case of forming a C ₂ using a lower MOST or normal volume, the V _th, the number of connections Q ₇ to Q _9, it is also possible to reduce two, or one.

【００８０】図３７のごときバッファ回路は、図１，２
に示すようなＬＳＩ方式で特に必須である。すなわち一
般に図１，２のＶ_Lを発生させる電圧リミッタは、回路
Ａ，Ａ´，Ｂ内の回路電流がアースに向って流れるの
で、電流を供給する能力が特に大であることが望まれ
る。したがって、これまで述べた図３７を含む全体の回
路を、図１，２の電圧リミッタとみなせば、一般のＬＳ
Ｉに用いることができる。The buffer circuit shown in FIG.
This is particularly indispensable in the LSI system as shown in FIG. That is, in general, the voltage limiter for generating _VL shown in FIGS. 1 and 2 desirably has a particularly large ability to supply current, since the circuit current in the circuits A, A ', and B flows toward the ground. Therefore, if the entire circuit including FIG. 37 described above is regarded as the voltage limiter of FIGS.
I can be used.

【００８１】なおこれまで述べてきた実施例では、図１
７のように、Ｖ₀以上のＶ_CCで動作させた場合、図１８
の実際の回路は図２７のようにダイオード接続になって
いるので、Ｑ₁´〜Ｑ_S´には電流が流れて消費電力が増
大する。この消費電力の増大は、ＬＳＩ電源すなわち外
部印加電源電圧を電池でバックアップしようとする場合
に問題となる。すなわち通常の外部電源がオフとなった
場合に、電池でバックアップする装置において、ＬＳＩ
自身の消費電力が大きいと電池の電流容量が小さいの
で、バックアップできる時間が制限されてしまう。そこ
で電池でバックアップする期間は、電池から与えられる
Ｖ_CCをＶ₀以下に設定するようにしておけば、Ｑ₁〜Ｑ_S
には電流が流れないので、この分だけバックアップでき
る時間を長くできる。あるいはバックアップする場合の
電池電源電圧Ｖ_CC以上のＶ₀になるようにＱ₁〜Ｑ_Sの段
数を決めることもできる。In the embodiment described so far, FIG.
As shown in FIG. 18, when operating at V _CC equal to or higher than V ₀ ,
Since the actual circuit is diode-connected as shown in FIG. 27, current flows through Q ₁ ′ to Q _S ′ and power consumption increases. This increase in power consumption poses a problem when an LSI power supply, that is, an externally applied power supply voltage is backed up by a battery. That is, when a normal external power supply is turned off, a device that is backed up by a battery is used for an LSI.
If the power consumption of the battery itself is large, the current capacity of the battery is small, so that the backup time is limited. Therefore, during the period of backup with the battery, if V _CC given from the battery is set to V ₀ or less, Q _{1 to} Q _S
Since no current flows through, the backup time can be extended by that much. Or it may determine the number of Q ₁ to Q _S so that the battery power supply voltage V _CC or more V ₀ which When backing up.

【００８２】また通常の動作電源電圧Ｖ_CCを、Ｖ_CC＞Ｖ
₀で選ぶ以外に、Ｖ_CC＜Ｖ₀とすることもできる。こうす
ることによって通常のＶ_CC条件ではＱ₁〜Ｑ_nに電流は流
れないので低電力化できる以外にＶ_CCとＶ_Lの関係が折
れ線になる領域を避けて設計することができるので設計
が容易となるメリットがある。というのは、折れ線の領
域で設計すると、たとえばＶ_Lをある回路の一部に使っ
た場合にＶ_CCを直接使った回路とでＶ_CCに関する特性の
不平衡が生じるので動作が不安定になる場合があり、Ｖ
_CC＜Ｖ₀とすれば、これが避れけられるためである。Further, when the normal operating power supply voltage V _CC is set to V _CC > V
_In addition to selecting at ₀ , V _CC <V ₀ can also be set. By doing so, under the normal V _CC condition, no current flows through Q _{1 to} Q _n , so that power can be reduced, and in addition, it is possible to avoid the region where the relationship between V _CC and _VL becomes a broken line, so that design can be performed. There is a merit that it becomes easy. Is to design a line region, the characteristics of unbalance about V _CC by the circuit using a V _CC direct the operation becomes unstable since occurs when, for example using a portion of the circuitry in the V _L because In some cases, V
If _CC <V _0, is because this is kicked Re avoided.

【００８３】以上、電圧リミッタをＭＯＳトランジスタ
で構成した具体的実施例について述べた。これらは主と
して、しきい電圧Ｖ_thが正の場合、すなわちエンハンス
メント形のＭＯＳトランジスタを用いた場合の例である
が、特願昭５６−１６８６９８号図１６で開示した如
く、Ｖ_thが負の、すなわちデプレッション形のＭＯＳト
ランジスタを用いた構成も勿論可能である。例えば図１
６の実施例において、図１５の如くＶ _CC＜Ｖ₀の領域で
Ｖ_L＝Ｖ_CCとするためには、Ｑ₀のゲート電圧をＶ _G＞Ｖ
_CC＋Ｖ_th（Ｏ）とする必要があり、このためのＶ_G発生
回路として図２９の回路を用いれば良いことを述べた
が、デプレッション形のＭＯＳトランジスタを用いれ
ば、さらに回路を簡略化できる。図３９は、その具体的
実施例であり、図１６とはＱ₀をデプレッション形ＭＯ
ＳトランジスタＱ₀´として、そのゲートを端子２に接
続している点で異なる。このようにすれば、Ｑ₀´のＶ
_th´（Ｏ）は負であるからＱ₀´は常にオン状態にあ
り、図２９の如きＶ_G発生回路を用いることなく、図１
５に示した所望の特性を実現できる。本実施例では上述
のように回路構成と簡略化できるのみでなく、Ｑ₀´に
流れる電流Ｉ（Ｑ₀´）はＩ（Ｑ₀´）＝β´(Ｏ）・Ｖ
_th（Ｏ)²／２のように、β´(Ｏ）(チャネルコンダクタ
ンス)、Ｖ_th´(Ｏ）（しきい電圧）のみで決まる定電流
となるために、安定した特性の得られる特長を有する。
なお、本実施例は図１６を例にしたが、他の実施例のＱ
₀を本実施例の如くＱ₀´で置き換え、ゲートを端子２に
接続することによってそのまま適用できる。The specific embodiment in which the voltage limiter is constituted by a MOS transistor has been described. These are mainly examples where the threshold voltage V _th is positive, that is, when an enhancement-type MOS transistor is used. As disclosed in FIG. 16 of Japanese Patent Application No. 56-168699, V _th is negative. That is, a configuration using a depletion type MOS transistor is of course also possible. For example, FIG.
In 6 of the embodiment, V _CC as shown in FIG. 15 <to the V _L = V _CC in the region of V ₀ is the gate voltage of Q ₀ V _G> V
There needs to be _CC + V _th (O), it has been described that as V _G generator circuit for this may be used the circuitry of FIG. 29, by using the MOS transistor of the depletion type, can further simplify the circuit. Figure 39 is a specific embodiments thereof, depletion of Q ₀ and FIG. 16 MO
The difference is that the gate of the S transistor Q ₀ ′ is connected to the terminal 2. By doing so, the V of Q ₀ ′
_th is in the always-on state '(O) is Q ₀ because negative', without the use of such V _G generator circuit of FIG. 29, FIG. 1
The desired characteristics shown in FIG. 5 can be realized. Not only can the circuit configuration and simplified as described above in this embodiment, Q ₀ 'the current I flowing through the (Q _0') is _{I (Q 0 ') = β'} (O) · V
_th (O) as ^{2/2, β'(O)} ( channel conductance), in order to be V _th '(O) (threshold voltage) only determined by the constant current, a feature capable of obtaining stable characteristics Have.
In this embodiment, FIG. 16 is used as an example.
_By replacing ₀ with Q ₀ ′ as in the present embodiment and connecting the gate to the terminal 2, it can be applied as it is.

【００８４】図４０は、１個のデプレッション形ＭＯＳ
トランジスタを用いてバッファ回路を構成した実施例で
あり、図４１はその特性を示している。前に述べた図３
３とは回路構成が同一であるが、ＭＯＳトランジスタが
エンハンスメント形からデプレッション形になっている
点で異なる。本バッフア回路の出力Ｖ_L´は、図４１に
示すように、Ｖ_CCとＶ_Lの差がＭＯＳトランジスタのし
きい電圧Ｖ_thDの絶対値｜Ｖ_thD｜に等しくなる点Ｐから
折れまがり、それ以降はＶ_Lより｜Ｖ_thD｜分高い電圧と
なる。したがって、Ｖ_Lを所望の値より｜Ｖ_thD｜分低く
設定しておけば良い。本実施例では、簡単な回路構成
で、かつ図３４に示した図３３の実施例の特性のよう
に、Ｖ _CC＜Ｖ₀の範囲で、Ｖ_CCよりＶ_th分だけ低い出力
しか得られないという問題点も無くすことができる特長
を有している。FIG. 40 shows one depletion type MOS.
This is an embodiment in which a buffer circuit is formed using transistors, and FIG. 41 shows the characteristics thereof. Figure 3 mentioned earlier
3 has the same circuit configuration, but differs in that the MOS transistor is changed from an enhancement type to a depletion type. As shown in FIG. 41, the output V _L ′ of this buffer circuit _bends from a point P at which the difference between V _CC and V _L becomes equal to the absolute value | V _thD | of the threshold voltage V _thD of the MOS transistor. Thereafter, the voltage becomes higher than V _L by | V _thD |. Therefore, V _L may be set lower than the desired value by | V _thD |. In this embodiment, with a simple circuit configuration, as in the characteristics of the embodiment of FIG. 33 shown in FIG. 34, only an output lower by V _th than V _CC can be obtained in the range of V _CC < V _0. There is a feature that can eliminate the problem.

【００８５】[0085]

【発明の効果】以上説明したごとく、本発明によれば電
圧リミッタとしての内部電圧発生手段から内部回路へ比
較的大きな電流を流す時の電圧変動を防ぐことの可能な
半導体集積回路を提供できることになる。As described above, according to the present invention, it is possible to provide a semiconductor integrated circuit capable of preventing a voltage fluctuation when a relatively large current flows from an internal voltage generating means as a voltage limiter to an internal circuit. Become.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施例を示す。FIG. 1 shows an embodiment of the present invention.

【図２】本発明の実施例を示す。FIG. 2 shows an embodiment of the present invention.

【図３】本発明の実施例を示す。FIG. 3 shows an embodiment of the present invention.

【図４】図３の実施例の特性を示す。FIG. 4 shows the characteristics of the embodiment of FIG.

【図５】本発明の実施例を示す。FIG. 5 shows an embodiment of the present invention.

【図６】図５の実施例の特性を示す。FIG. 6 shows the characteristics of the embodiment of FIG.

【図７】本発明の実施例を示す。FIG. 7 shows an embodiment of the present invention.

【図８】図７の実施例の特性を示す。FIG. 8 shows characteristics of the embodiment of FIG.

【図９】本発明の実施例を示す。FIG. 9 shows an embodiment of the present invention.

【図１０】図９の実施例の特性を示す。FIG. 10 shows characteristics of the embodiment of FIG.

【図１１】本発明の実施例を示す。FIG. 11 shows an embodiment of the present invention.

【図１２】図１１の実施例の特性を示す。FIG. 12 shows characteristics of the embodiment of FIG.

【図１３】本発明の実施例を示す。FIG. 13 shows an embodiment of the present invention.

【図１４】本発明の実施例を示す。FIG. 14 shows an embodiment of the present invention.

【図１５】図１６の実施例の特性を示す。FIG. 15 shows characteristics of the embodiment of FIG.

【図１６】本発明の実施例を示す。FIG. 16 shows an embodiment of the present invention.

【図１７】図１８の実施例の特性を示す。FIG. 17 shows the characteristics of the embodiment of FIG.

【図１８】本発明の実施例を示す。FIG. 18 shows an embodiment of the present invention.

【図１９】図２０の実施例の特性を示す。FIG. 19 shows characteristics of the embodiment of FIG.

【図２０】本発明の実施例を示す。FIG. 20 shows an embodiment of the present invention.

【図２１】図２２の実施例の特性を示す。FIG. 21 shows characteristics of the embodiment of FIG.

【図２２】本発明の実施例を示す。FIG. 22 shows an embodiment of the present invention.

【図２３】図２４の実施例の特性を示す。FIG. 23 shows characteristics of the embodiment of FIG.

【図２４】本発明の実施例を示す。FIG. 24 shows an embodiment of the present invention.

【図２５】図２６の実施例の特性を示す。FIG. 25 shows characteristics of the embodiment of FIG. 26.

【図２６】本発明の実施例を示す。FIG. 26 shows an embodiment of the present invention.

【図２７】本発明の実施例を示す。FIG. 27 shows an embodiment of the present invention.

【図２８】図２７の実施例の特性を示す。FIG. 28 shows characteristics of the embodiment of FIG.

【図２９】本発明の実施例を示す。FIG. 29 shows an embodiment of the present invention.

【図３０】本発明の実施例を示す。FIG. 30 shows an embodiment of the present invention.

【図３１】本発明の実施例を示す。FIG. 31 shows an embodiment of the present invention.

【図３２】本発明の実施例を示す。FIG. 32 shows an embodiment of the present invention.

【図３３】本発明の実施例を示す。FIG. 33 shows an embodiment of the present invention.

【図３４】図３３の実施例の特性を示す。FIG. 34 shows characteristics of the embodiment of FIG.

【図３５】本発明の実施例を示す。FIG. 35 shows an embodiment of the present invention.

【図３６】本発明の実施例を示す。FIG. 36 shows an embodiment of the present invention.

【図３７】本発明の実施例を示す。FIG. 37 shows an embodiment of the present invention.

【図３８】図３７の実施例の特性を示す。FIG. 38 shows characteristics of the embodiment of FIG.

【図３９】本発明の実施例を示す。FIG. 39 shows an embodiment of the present invention.

【図４０】本発明の実施例を示す。FIG. 40 shows an embodiment of the present invention.

【図４１】図４０の実施例の特性を示す。FIG. 41 shows characteristics of the embodiment of FIG. 40.

【符号の説明】[Explanation of symbols]

Ｑ₀，Ｑ₁，Ｑ₂，Ｑ₁´，Ｑ_S，Ｑ_S´，Ｑ_l，Ｑ_l´，…Ｍ
ＯＳトランジスタ、１３…電圧リミッタ。 _{Q 0, Q 1, Q 2} , Q 1 ', Q S, Q S', Q l, Q l ', ... M
OS transistor, 13 ... voltage limiter.

フロントページの続き (72)発明者 伊藤 清男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 田中 均 東京都小平市上水本町1479番地 日立マ イクロコンピュータエンジニアリング株 式会社内 (56)参考文献 特開 昭57−196829（ＪＰ，Ａ) 特開 昭56−163473（ＪＰ，Ａ) 特開 昭56−168184（ＪＰ，Ａ)Continued on the front page (72) Inventor Kiyoo Ito 1-280 Higashi Koikekubo, Kokubunji-shi, Tokyo Inside the Central Research Laboratory, Hitachi, Ltd. (72) Inventor Hitoshi Tanaka 1479, Josuihoncho, Kodaira-shi, Tokyo (56) References JP-A-57-196829 (JP, A) JP-A-56-163473 (JP, A) JP-A-56-168184 (JP, A)

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】ＭＯＳトランジスタを含む内部回路と、 外部電源電圧が印加され、該外部電源電圧より絶対値の
小さい内部電圧を上記内部回路に出力するとともに、出
力ＭＯＳトランジスタのソース・ドレイン経路を介して
上記内部回路に電流を供給する内部電圧発生手段とをチ
ップ上に具備した半導体集積回路であって、上記内部回路は制御信号に応じて制御される負荷を含
み、 上記負荷 に比較的大きな電流を流す時に、上記内部電圧
発生手段は上記制御信号に応じて上記内部回路への電流
供給能力を向上する如く構成されたことを特徴とする半
導体集積回路。An internal circuit including a MOS transistor, an external power supply voltage is applied, and an internal voltage having an absolute value smaller than the external power supply voltage is output to the internal circuit. A semiconductor integrated circuit provided on a chip with an internal voltage generating means for supplying a current to the internal circuit, wherein the internal circuit includes a load controlled according to a control signal.
Seen, when passing a relatively large current to the load, the said internal voltage generating means semiconductor integrated circuit, characterized in that it is composed as to improve the current supply capacity to the internal circuit in response to said control signal. 【請求項２】上記負荷は容量性負荷であることを特徴と
する請求項１に記載の半導体集積回路。2. The semiconductor integrated circuit according to claim 1, wherein said load is a capacitive load . 【請求項３】上記出力ＭＯＳトランジスタのゲート・ソ
ース間電圧は上記制御信号に応じて大きくされることを
特徴とする請求項１に記載の半導体集積回路。3. The semiconductor integrated circuit according to claim 1, wherein a gate-source voltage of said output MOS transistor is increased according to said control signal.