JP2629568B2 - Ａｔｍセル交換方式 - Google Patents
Ａｔｍセル交換方式Info
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- H04L12/5601—Transfer mode dependent, e.g. ATM
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- H—ELECTRICITY
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- H04L49/104—Asynchronous transfer mode [ATM] switching fabrics
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- H04L49/107—ATM switching elements using shared medium
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
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Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【０００１】
【産業上の利用分野】本発明は複数のセル交換部を用い
て高速回線のセル交換処理を行うセル交換方式に係り、
特にＡＴＭ（Ａｓｙｎｃｈｒｏｍｏｕｓ Ｔｒａｎｓｆ
ｅｒ Ｍｏｄｅ）セル交換方式に関するものである。
て高速回線のセル交換処理を行うセル交換方式に係り、
特にＡＴＭ（Ａｓｙｎｃｈｒｏｍｏｕｓ Ｔｒａｎｓｆ
ｅｒ Ｍｏｄｅ）セル交換方式に関するものである。
【０００２】
【従来の技術】音声，データ，画像等すべての情報を固
定長のパケットであるセルに交換し、かつ簡略化したプ
ロトコルを用いて、超高速に情報を伝送，交換するため
に用いる高速セル交換方式への関心が高い。このような
高速セル交換方式に用いるセル交換装置として１９９１
年電子情報通信学会秋期大会Ｂ−３０５にて荒巻らによ
り発表された「セル分配型高速ＡＴＭスイッチの遅延評
価」等がある。これらの論文では入力ポート対応のセル
振り分け手段と複数のセル交換手段と出力ポート対応の
セル順序整列手段を持ち、セル振り分け手段は複数の交
換手段から１個選択して入力時刻を示すタイムスタンプ
を付与したセルを出力し、複数のセル交換手段はセルの
交換処理を行い、セル順序整列手段はセルに付与したタ
イムスタンプを用いてセルの出力順序を整えた後に出力
ポートに出力するような構成を示している。
定長のパケットであるセルに交換し、かつ簡略化したプ
ロトコルを用いて、超高速に情報を伝送，交換するため
に用いる高速セル交換方式への関心が高い。このような
高速セル交換方式に用いるセル交換装置として１９９１
年電子情報通信学会秋期大会Ｂ−３０５にて荒巻らによ
り発表された「セル分配型高速ＡＴＭスイッチの遅延評
価」等がある。これらの論文では入力ポート対応のセル
振り分け手段と複数のセル交換手段と出力ポート対応の
セル順序整列手段を持ち、セル振り分け手段は複数の交
換手段から１個選択して入力時刻を示すタイムスタンプ
を付与したセルを出力し、複数のセル交換手段はセルの
交換処理を行い、セル順序整列手段はセルに付与したタ
イムスタンプを用いてセルの出力順序を整えた後に出力
ポートに出力するような構成を示している。
【０００３】従来のパケット交換方式の構成例および動
作例を図４，図５，図６のブロック図を用いて説明す
る。これらの図は入力回線が共に２本のセル交換装置の
場合であり、２個のスイッチ回路で構成されているとす
る。この図４において、４００ａ，４００ｂはセル振り
分け回路、４０１ａ，４０１ｂはこのセル振り分け回路
４００ａ，４００ｂの各出力をそれぞれ入力とするスイ
ッチ回路、４０２ａ，４０２ｂはこのスイッチ回路４０
１ａ，４０１ｂの各出力をそれぞれ入力とするセル順序
整列回路である。図５において、５０１は時分割多重バ
ス、５０２ａ，５０２ｂはこの時分割多重バス５０１に
接続されたアドレスフィルタ、５０３ａおよび５０３ｂ
はこのアドレスフィルタ５０２ａおよび５０２ｂの出力
をそれぞれ入力とするＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆ
ｉｒｓｔ Ｏｕｔ）バッファで、これらはスイッチ回路
５００を構成している。図６において、６０１ａ，６０
１ｂはセル順序整列メモリ、６０２はこのセル順序整列
メモリ６０１ａ，６０１ｂとの間で情報の授受を行うタ
イムスタンプ最小値検知回路で、これらはセル順序整列
回路６００を構成している。
作例を図４，図５，図６のブロック図を用いて説明す
る。これらの図は入力回線が共に２本のセル交換装置の
場合であり、２個のスイッチ回路で構成されているとす
る。この図４において、４００ａ，４００ｂはセル振り
分け回路、４０１ａ，４０１ｂはこのセル振り分け回路
４００ａ，４００ｂの各出力をそれぞれ入力とするスイ
ッチ回路、４０２ａ，４０２ｂはこのスイッチ回路４０
１ａ，４０１ｂの各出力をそれぞれ入力とするセル順序
整列回路である。図５において、５０１は時分割多重バ
ス、５０２ａ，５０２ｂはこの時分割多重バス５０１に
接続されたアドレスフィルタ、５０３ａおよび５０３ｂ
はこのアドレスフィルタ５０２ａおよび５０２ｂの出力
をそれぞれ入力とするＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆ
ｉｒｓｔ Ｏｕｔ）バッファで、これらはスイッチ回路
５００を構成している。図６において、６０１ａ，６０
１ｂはセル順序整列メモリ、６０２はこのセル順序整列
メモリ６０１ａ，６０１ｂとの間で情報の授受を行うタ
イムスタンプ最小値検知回路で、これらはセル順序整列
回路６００を構成している。
【０００４】つぎにこの図４ないし図６に示す回路動作
例を説明する。まず、基本的な動作を図４および図５を
参照して説明する。入力ポートから入力されたセルはセ
ル振り分け回路４００ａ，４００ｂにおいて入力時刻を
表すタイムスタンプを付与され、複数のスイッチ回路か
ら選択された１個のスイッチ回路へ出力される。出力さ
れたセルはスイッチ回路４０１ａ，４０１ｂにおいてセ
ルに付与されているアドレス情報に基づいて交換処理さ
れ所望の出力ポートに接続されるセル順序整列回路４０
２ａ，４０２ｂに出力される。このセル順序整列回路４
０２ａ，４０２ｂはセルに付与されているタイムスタン
プにしたがい、セルを出力ポートに出力する。このとき
スイッチ回路は図５のような構成をとる。スイッチ回路
５００の各入力ポートから入力してくるセルは時分割多
重バス５０１で時分割に多重され、各出力ポートに対応
したアドレスフィルタ５０２ａ，５０２ｂに時分割に入
力される。アドレスフィルタ５０２ａ，５０２ｂはセル
のヘッダを検出して所望のセルのみ引き込み、ＦＩＦＯ
バッファ５０３ａ，５０３ｂに出力する。このＦＩＦＯ
バッファ５０３ａ，５０３ｂは先入れ先出し（Ｆｉｒｓ
ｔ Ｉｎ ＦｉｒｓｔＯｕｔ）にしたがいセルの蓄積お
よび出力を行う。
例を説明する。まず、基本的な動作を図４および図５を
参照して説明する。入力ポートから入力されたセルはセ
ル振り分け回路４００ａ，４００ｂにおいて入力時刻を
表すタイムスタンプを付与され、複数のスイッチ回路か
ら選択された１個のスイッチ回路へ出力される。出力さ
れたセルはスイッチ回路４０１ａ，４０１ｂにおいてセ
ルに付与されているアドレス情報に基づいて交換処理さ
れ所望の出力ポートに接続されるセル順序整列回路４０
２ａ，４０２ｂに出力される。このセル順序整列回路４
０２ａ，４０２ｂはセルに付与されているタイムスタン
プにしたがい、セルを出力ポートに出力する。このとき
スイッチ回路は図５のような構成をとる。スイッチ回路
５００の各入力ポートから入力してくるセルは時分割多
重バス５０１で時分割に多重され、各出力ポートに対応
したアドレスフィルタ５０２ａ，５０２ｂに時分割に入
力される。アドレスフィルタ５０２ａ，５０２ｂはセル
のヘッダを検出して所望のセルのみ引き込み、ＦＩＦＯ
バッファ５０３ａ，５０３ｂに出力する。このＦＩＦＯ
バッファ５０３ａ，５０３ｂは先入れ先出し（Ｆｉｒｓ
ｔ Ｉｎ ＦｉｒｓｔＯｕｔ）にしたがいセルの蓄積お
よび出力を行う。
【０００５】つぎに、図６を用いてセル順序整列回路６
００の動作を説明する。各スイッチ回路から出力された
セルは先入れ先出しにしたがいセルの蓄積および出力を
行う各スイッチ回路毎に設置されたセル順序整列メモリ
６０１ａ，６０１ｂに蓄積される。タイムスタンプ最小
値検知回路６０２は先頭に蓄積されるセルに付与されて
いるタイムスタンプを比較し、最も小さいタイムスタン
プを検出し、対応するセルをセル順序整列メモリ６０１
ａ，６０１ｂから出力するように制御信号を送信する。
００の動作を説明する。各スイッチ回路から出力された
セルは先入れ先出しにしたがいセルの蓄積および出力を
行う各スイッチ回路毎に設置されたセル順序整列メモリ
６０１ａ，６０１ｂに蓄積される。タイムスタンプ最小
値検知回路６０２は先頭に蓄積されるセルに付与されて
いるタイムスタンプを比較し、最も小さいタイムスタン
プを検出し、対応するセルをセル順序整列メモリ６０１
ａ，６０１ｂから出力するように制御信号を送信する。
【０００６】
【発明が解決しようとする課題】この従来のパケット交
換方式では、数ビットにわたるタイムスタンプを複数個
比較する必要があるという問題があった。また、空のセ
ル順序整列メモリが存在する場合には対応するスイッチ
回路に最小タイムスタンプを持つセルが存在しないこと
を確かめる必要があるという問題があった。本発明はか
かる問題を解決するためになされたもので、タイムスタ
ンプを使用せずに簡易な方法でセル順序制御を実現する
ことができるＡＴＭセル交換方式を得ることを目的とす
る。
換方式では、数ビットにわたるタイムスタンプを複数個
比較する必要があるという問題があった。また、空のセ
ル順序整列メモリが存在する場合には対応するスイッチ
回路に最小タイムスタンプを持つセルが存在しないこと
を確かめる必要があるという問題があった。本発明はか
かる問題を解決するためになされたもので、タイムスタ
ンプを使用せずに簡易な方法でセル順序制御を実現する
ことができるＡＴＭセル交換方式を得ることを目的とす
る。
【０００７】
【課題を解決するための手段】本発明のＡＴＭセル交換
方式は、複数の入力ポートと複数の出力ポートを持ち、
この複数の入力ポートから入力してくる固定長のパケッ
トであるセルをこのセルのアドレス情報に基づいて、こ
の所望のこの出力ポートから出力するセル交換方式にお
いて、入力ポート毎に設置されたセル分配部と、このセ
ル分配部の出力線数分設置されたセル交換部と、出力ポ
ート毎に設置されたセル出力制御部とを備え、上記セル
分配部は、１本の入力線と複数の出力線を持ち、上記入
力線が上記入力ポートに接続されており、上記複数の出
力線から１本の出力線を順次選択し、上記入力ポートか
ら入力するセルを選択した出力線に出力し、かつ全ての
セル分配部が同期動作し、上記セル交換部は、複数の入
力線と複数の出力線を持ち、この複数の入力線はそれぞ
れ異なる上記セル分配部の出力線に接続され、セルのア
ドレス情報を検知し、同一出力線行きのセルを入力され
た順序にしたがって、この順序を入れ換えることなく出
力線に出力し、かつ同一時刻に同一出力線に向かうセル
数を出力線毎に求めてこのセル数と自セル交換部を示す
識別子を上記セル出力制御部に送信し、上記セル出力制
御部は、セル蓄積数比較部と、このセル蓄積数比較部か
らのセル数及び識別子を入力された順序に従って蓄積す
るセル蓄積数メモリと、セル蓄積数減算部とからなり、
このセル蓄積数比較部は上記セル交換部からの同一時刻
に同一出力線に向かうセル数をこのセル交換部を示す識
別子とともに受信しこのセル数が０より大きい値であれ
ば上記セル蓄積数メモリに入力し、上記セル蓄積数減算
部は上記セル蓄積数メモリに最も早く入力されたセル数
とそのセル数に対応した識別子を引き抜き、このセル数
に対応した識別子が示すセル交換部に対してセル出力要
求を送信し、このセル数を１セル分を減算し、この減算
した値が０以下の値ならば上記セル蓄積数メモリからこ
のセル数とこのセル数に対応する識別子を廃棄し、この
減算した値が０より大きい値ならばこのセル数をこの減
算した値に置き換えるようにしたものである。また、セ
ル交換部は、各入力線から入力されるセルを時分割に選
択し、時分割多重して複数の出力に分配する時分割セレ
クタと、分配された複数の出力線にそれぞれ設けられ、
その出力ポートに供給されるべき所望のセルのみを引き
込むアドレスフィルタと、このアドレスフィルタからの
セルを蓄積して出力ポートへ出力するＦＩＦＯバッファ
とから構成されるものである。また、出力制御部は、セ
ル蓄積数メモリから出力される識別子によりその識別子
のセル交換部のＦＩＦＯバッファに対するセル送出要求
信号を生成するデコーダを有するものである。
方式は、複数の入力ポートと複数の出力ポートを持ち、
この複数の入力ポートから入力してくる固定長のパケッ
トであるセルをこのセルのアドレス情報に基づいて、こ
の所望のこの出力ポートから出力するセル交換方式にお
いて、入力ポート毎に設置されたセル分配部と、このセ
ル分配部の出力線数分設置されたセル交換部と、出力ポ
ート毎に設置されたセル出力制御部とを備え、上記セル
分配部は、１本の入力線と複数の出力線を持ち、上記入
力線が上記入力ポートに接続されており、上記複数の出
力線から１本の出力線を順次選択し、上記入力ポートか
ら入力するセルを選択した出力線に出力し、かつ全ての
セル分配部が同期動作し、上記セル交換部は、複数の入
力線と複数の出力線を持ち、この複数の入力線はそれぞ
れ異なる上記セル分配部の出力線に接続され、セルのア
ドレス情報を検知し、同一出力線行きのセルを入力され
た順序にしたがって、この順序を入れ換えることなく出
力線に出力し、かつ同一時刻に同一出力線に向かうセル
数を出力線毎に求めてこのセル数と自セル交換部を示す
識別子を上記セル出力制御部に送信し、上記セル出力制
御部は、セル蓄積数比較部と、このセル蓄積数比較部か
らのセル数及び識別子を入力された順序に従って蓄積す
るセル蓄積数メモリと、セル蓄積数減算部とからなり、
このセル蓄積数比較部は上記セル交換部からの同一時刻
に同一出力線に向かうセル数をこのセル交換部を示す識
別子とともに受信しこのセル数が０より大きい値であれ
ば上記セル蓄積数メモリに入力し、上記セル蓄積数減算
部は上記セル蓄積数メモリに最も早く入力されたセル数
とそのセル数に対応した識別子を引き抜き、このセル数
に対応した識別子が示すセル交換部に対してセル出力要
求を送信し、このセル数を１セル分を減算し、この減算
した値が０以下の値ならば上記セル蓄積数メモリからこ
のセル数とこのセル数に対応する識別子を廃棄し、この
減算した値が０より大きい値ならばこのセル数をこの減
算した値に置き換えるようにしたものである。また、セ
ル交換部は、各入力線から入力されるセルを時分割に選
択し、時分割多重して複数の出力に分配する時分割セレ
クタと、分配された複数の出力線にそれぞれ設けられ、
その出力ポートに供給されるべき所望のセルのみを引き
込むアドレスフィルタと、このアドレスフィルタからの
セルを蓄積して出力ポートへ出力するＦＩＦＯバッファ
とから構成されるものである。また、出力制御部は、セ
ル蓄積数メモリから出力される識別子によりその識別子
のセル交換部のＦＩＦＯバッファに対するセル送出要求
信号を生成するデコーダを有するものである。
【０００８】
【作用】本発明においては、セルに入力時タイムスタン
プを付与する必要なく、各セル交換部のアドレスフィル
タ毎に同一時刻に同一出力先に向かうセルの数を算出
し、この値をもとにセルの順序整列制御を行う。
プを付与する必要なく、各セル交換部のアドレスフィル
タ毎に同一時刻に同一出力先に向かうセルの数を算出
し、この値をもとにセルの順序整列制御を行う。
【０００９】
【実施例】つぎに本発明について図面を参照して説明す
る。以下の図では説明がない限り、入力ポート，出力ポ
ートが各々２本であり、２個のセル交換部からなるとす
る。図１は本発明によるＡＴＭセル交換方式の一実施例
を示すブロック図で、この図１は本発明の原理を説明す
るための実施例の基本的な構成図を示す。この図１にお
いて、１００ａ，１００ｂはセル単位に分離する機能を
有するセル分配部で、前記入力ポート対応に設置され、
１本の入力線と複数の出力線を持ち、入力線が入力ポー
トに接続されており、複数の出力線から１本の出力線を
順次選択し、入力ポートから入力するセルを選択した出
力線に出力する。１０１ａ，１０１ｂはこのセル分配部
１００ａ，１００ｂの出力線数分設置され、複数の入力
線と複数の出力線を持ち、複数の入力線はそれぞれ異な
るセル分配部の出力線に接続され、セルのアドレス情報
を検知し、同一出力線行きのセルを入力された順序にし
たがって、この順序を入れ換えることなく出力線に出力
し、かつ同一時刻に同一出力線に向かうセル数を出力線
毎に求めてセル出力制御部に送信するセル交換部であ
る。
る。以下の図では説明がない限り、入力ポート，出力ポ
ートが各々２本であり、２個のセル交換部からなるとす
る。図１は本発明によるＡＴＭセル交換方式の一実施例
を示すブロック図で、この図１は本発明の原理を説明す
るための実施例の基本的な構成図を示す。この図１にお
いて、１００ａ，１００ｂはセル単位に分離する機能を
有するセル分配部で、前記入力ポート対応に設置され、
１本の入力線と複数の出力線を持ち、入力線が入力ポー
トに接続されており、複数の出力線から１本の出力線を
順次選択し、入力ポートから入力するセルを選択した出
力線に出力する。１０１ａ，１０１ｂはこのセル分配部
１００ａ，１００ｂの出力線数分設置され、複数の入力
線と複数の出力線を持ち、複数の入力線はそれぞれ異な
るセル分配部の出力線に接続され、セルのアドレス情報
を検知し、同一出力線行きのセルを入力された順序にし
たがって、この順序を入れ換えることなく出力線に出力
し、かつ同一時刻に同一出力線に向かうセル数を出力線
毎に求めてセル出力制御部に送信するセル交換部であ
る。
【００１０】１０５ａ，１０５ｂはセル蓄積数メモリ１
０８とセル蓄積数減算部１０６とセル蓄積数比較部１０
９とからなり、セル蓄積数比較部１０９はセル交換部か
らの同一時刻に同一出力線に向かうセル数をこのセル交
換部を示す識別子とともに受信し、このセル数が０より
大きい値であればセル蓄積数メモリ１０８に入力し、セ
ル蓄積数減算部１０６はセル蓄積数メモリ１０８に最も
早く入力されたセル数とこのセル数に対応した識別子を
引き抜き、このセル数に対応した識別子が示すセル交換
部に対してセル出力要求を送信し、このセル数を１セル
分を減算し、この減算した値が０以下の値ならばセル蓄
積数メモリ１０８からこのセル数とこのセル数に対応す
る識別子を廃棄し、この減算した値が０より大きい値な
らばこのセル数をこの減算した値に置き換える出力制御
部である。
０８とセル蓄積数減算部１０６とセル蓄積数比較部１０
９とからなり、セル蓄積数比較部１０９はセル交換部か
らの同一時刻に同一出力線に向かうセル数をこのセル交
換部を示す識別子とともに受信し、このセル数が０より
大きい値であればセル蓄積数メモリ１０８に入力し、セ
ル蓄積数減算部１０６はセル蓄積数メモリ１０８に最も
早く入力されたセル数とこのセル数に対応した識別子を
引き抜き、このセル数に対応した識別子が示すセル交換
部に対してセル出力要求を送信し、このセル数を１セル
分を減算し、この減算した値が０以下の値ならばセル蓄
積数メモリ１０８からこのセル数とこのセル数に対応す
る識別子を廃棄し、この減算した値が０より大きい値な
らばこのセル数をこの減算した値に置き換える出力制御
部である。
【００１１】そして、パケットが入力される入力ポート
と、各入力ポートに対応して設置され、入力が各入力ポ
ートと接続されている複数のセル分配部１００ａ，１０
０ｂと、入力がセル分配部１００ａ，１００ｂの複数の
出力のいづれかに接続されているセル交換部１０１ａ，
１０１ｂと、出力ポート対応に設置され、複数ある入力
がそれぞれ異なるセル交換部１０１ａ，１０１ｂに接続
されている出力制御部１０５ａ，１０５ｂとからなる。
ここで、本発明に用いるセル分配部１００ａ，１００ｂ
はセル単位に分離する機能があり、その出力先を順次変
更することができ、かつすべての入力ポート対応のセル
分配部が同期動作するものであればいかなるものでもよ
い。
と、各入力ポートに対応して設置され、入力が各入力ポ
ートと接続されている複数のセル分配部１００ａ，１０
０ｂと、入力がセル分配部１００ａ，１００ｂの複数の
出力のいづれかに接続されているセル交換部１０１ａ，
１０１ｂと、出力ポート対応に設置され、複数ある入力
がそれぞれ異なるセル交換部１０１ａ，１０１ｂに接続
されている出力制御部１０５ａ，１０５ｂとからなる。
ここで、本発明に用いるセル分配部１００ａ，１００ｂ
はセル単位に分離する機能があり、その出力先を順次変
更することができ、かつすべての入力ポート対応のセル
分配部が同期動作するものであればいかなるものでもよ
い。
【００１２】つぎに、セル交換部１０１ａ，１０１ｂは
各入力線に接続され、各入力線から入力してくるセルを
時分割に選択して、時分割多重して複数の出力に分配す
る時分割セレクタ１０２と、各入力がこの時分割セレク
タ１０２に接続され時分割セレクタ１０２から出力され
たパケットのアドレス情報を識別し該当するセルを受信
し時分割セレクタ１０２に同一時刻に到着した同一出力
行きのセルの数を求めて出力制御部１０５ａ，１０５ｂ
に送信する各出力ポートに対応したアドレスフィルタ１
０３ａ，１０３ｂと、入力がアドレスフィルタ１０３
ａ，１０３ｂの出力と接続されこのアドレスフィルタ１
０３ａ，１０３ｂが受信したセルの蓄積および出力ポー
トへの出力を行うＦＩＦＯバッファ１０４ａ，１０４ｂ
とからなる。そして、このセル交換部１０１ａ，１０１
ｂは各出力ポート対応にパケットバッファを持つ出力バ
ッファ形のパケットスイッチの構成であるが、その他、
順序を入れ替えることなくパケットの交換処理および出
力を行うパケットスイッチの構成であれば各出力ポート
対応にパケットバッファを全出力ポートで共有する共有
バッファ形スイッチの構成および入力および出力の各ク
ロスポイントにバッファを持つクロスポイント形スイッ
チの構成いずれでも効果は変わらない。
各入力線に接続され、各入力線から入力してくるセルを
時分割に選択して、時分割多重して複数の出力に分配す
る時分割セレクタ１０２と、各入力がこの時分割セレク
タ１０２に接続され時分割セレクタ１０２から出力され
たパケットのアドレス情報を識別し該当するセルを受信
し時分割セレクタ１０２に同一時刻に到着した同一出力
行きのセルの数を求めて出力制御部１０５ａ，１０５ｂ
に送信する各出力ポートに対応したアドレスフィルタ１
０３ａ，１０３ｂと、入力がアドレスフィルタ１０３
ａ，１０３ｂの出力と接続されこのアドレスフィルタ１
０３ａ，１０３ｂが受信したセルの蓄積および出力ポー
トへの出力を行うＦＩＦＯバッファ１０４ａ，１０４ｂ
とからなる。そして、このセル交換部１０１ａ，１０１
ｂは各出力ポート対応にパケットバッファを持つ出力バ
ッファ形のパケットスイッチの構成であるが、その他、
順序を入れ替えることなくパケットの交換処理および出
力を行うパケットスイッチの構成であれば各出力ポート
対応にパケットバッファを全出力ポートで共有する共有
バッファ形スイッチの構成および入力および出力の各ク
ロスポイントにバッファを持つクロスポイント形スイッ
チの構成いずれでも効果は変わらない。
【００１３】つぎに、出力制御部１０５ａ、１０５ｂは
入力がセル交換部１０１ａ、１０１ｂのアドレスフィル
タ１０３ａ，１０３ｂのセル数とセル交換部１０１ａ，
１０１ｂの識別子を示す信号に接続され、セル交換部１
０１ａ，１０１ｂから出力されるセル数が０より大きい
値であるものをセル交換部１０１ａ，１０１ｂの識別子
とともに時分割に選択するセル蓄積数比較部１０９と、
入力がこのセル蓄積数比較部１０９の出力に接続され、
このセル蓄積数比較部１０９から出力されるセル蓄積数
とセル交換部の識別子を蓄積および出力するセル蓄積数
メモリ１０８と、入力がセル蓄積数メモリ１０８の出力
に接続され、このセル蓄積数メモリ１０８から出力され
るセル交換部の識別子からセル交換部１０１ａのＦＩＦ
Ｏバッファ１０４ａへのセル送出要求信号を生成するデ
コーダ１０７と、入力がセル蓄積数メモリ１０８の出力
に接続され、このセル蓄積数メモリ１０８から出力され
るセル数から１セル分減算し、セル数が０となった場合
にはセル蓄積数メモリ１０８内にセル蓄積数比較部１０
９より最も早く入力したセル数およびセル交換部の識別
子を廃棄し、それ以外の場合はセル蓄積数メモリ１０８
内にセル蓄積数比較部１０９より最も早く入力したセル
数を減算後のセル数に置き換えるようにセル蓄積数メモ
リ１０８を制御するセル蓄積数減算部１０６とからな
る。
入力がセル交換部１０１ａ、１０１ｂのアドレスフィル
タ１０３ａ，１０３ｂのセル数とセル交換部１０１ａ，
１０１ｂの識別子を示す信号に接続され、セル交換部１
０１ａ，１０１ｂから出力されるセル数が０より大きい
値であるものをセル交換部１０１ａ，１０１ｂの識別子
とともに時分割に選択するセル蓄積数比較部１０９と、
入力がこのセル蓄積数比較部１０９の出力に接続され、
このセル蓄積数比較部１０９から出力されるセル蓄積数
とセル交換部の識別子を蓄積および出力するセル蓄積数
メモリ１０８と、入力がセル蓄積数メモリ１０８の出力
に接続され、このセル蓄積数メモリ１０８から出力され
るセル交換部の識別子からセル交換部１０１ａのＦＩＦ
Ｏバッファ１０４ａへのセル送出要求信号を生成するデ
コーダ１０７と、入力がセル蓄積数メモリ１０８の出力
に接続され、このセル蓄積数メモリ１０８から出力され
るセル数から１セル分減算し、セル数が０となった場合
にはセル蓄積数メモリ１０８内にセル蓄積数比較部１０
９より最も早く入力したセル数およびセル交換部の識別
子を廃棄し、それ以外の場合はセル蓄積数メモリ１０８
内にセル蓄積数比較部１０９より最も早く入力したセル
数を減算後のセル数に置き換えるようにセル蓄積数メモ
リ１０８を制御するセル蓄積数減算部１０６とからな
る。
【００１４】図２および図３は図１におけるセル分配
部，セル交換部および出力制御部の基本的な動作を説明
するための説明図で、図２は入力ポートからアドレスフ
ィルタまでの動作例であり、図３は出力制御部の動作例
である。ここでは、説明を簡単にするために入力してく
るセルはすべて出力ポート＃１行きとする。まず、入力
ポートから入力してくるセルはセル分配部２００ａ，２
００ｂでセル単位に分離されるので各セル交換部２０１
ａ，２０１ｂへの入力速度は入力ポートの回線速度／セ
ル交換部の数となる。このセル交換部２０１ａ，２０１
ｂに入力したセルは時分割セレクタ２０２により多重さ
れて各アドレスフィルタ２０３ａ、２０３ｂへ出力され
る。このアドレスフィルタ２０３ａ、２０３ｂは該当す
る出力ポート行きである所望のセルのみを引き込み、Ｆ
ＩＦＯバッファへ出力する。そして、同一時刻に時分割
セレクタ２０２に入力したセルの中でアドレスフィルタ
２０３ａ、２０３ｂが引き込んだセルの数と自セル交換
部を示す識別子を出力制御部に出力する。
部，セル交換部および出力制御部の基本的な動作を説明
するための説明図で、図２は入力ポートからアドレスフ
ィルタまでの動作例であり、図３は出力制御部の動作例
である。ここでは、説明を簡単にするために入力してく
るセルはすべて出力ポート＃１行きとする。まず、入力
ポートから入力してくるセルはセル分配部２００ａ，２
００ｂでセル単位に分離されるので各セル交換部２０１
ａ，２０１ｂへの入力速度は入力ポートの回線速度／セ
ル交換部の数となる。このセル交換部２０１ａ，２０１
ｂに入力したセルは時分割セレクタ２０２により多重さ
れて各アドレスフィルタ２０３ａ、２０３ｂへ出力され
る。このアドレスフィルタ２０３ａ、２０３ｂは該当す
る出力ポート行きである所望のセルのみを引き込み、Ｆ
ＩＦＯバッファへ出力する。そして、同一時刻に時分割
セレクタ２０２に入力したセルの中でアドレスフィルタ
２０３ａ、２０３ｂが引き込んだセルの数と自セル交換
部を示す識別子を出力制御部に出力する。
【００１５】つぎに、図３（Ａ）に示すように、出力制
御部３０７ではセル蓄積数メモリ３０４からセル交換部
の識別子を引き抜き、該当するセル交換部３０２ａ，３
０２ｂのＦＩＦＯバッファ３０１ａ，３０２ｂにセル出
力要求信号を送る。これと同時にセル蓄積数メモリ３０
４からセル数を引き抜き、１セル分減算した後にセル蓄
積数メモリ３０４の減算する以前の値を減算した値に更
新する。ただし、図３（Ｂ）のように減算した値が０の
場合には減算する以前の値はセル交換部の識別子と共に
廃棄する。そして、セル交換部３０２ａ，３０２ｂのバ
ッファはＦＩＦＯの原則にしたがってセルの蓄積および
出力を行う。また、セル蓄積数メモリ３０４は全てのセ
ル交換部３０２ａ，３０２ｂにわたって入力した順序に
したがってセル交換部の識別子およびセル数を蓄積し、
これにしたがってセル交換部３０２ａ，３０２ｂの出力
制御を行うのでセル交換部のバッファからはセルの順序
が正常に保たれたまま出力することができる。
御部３０７ではセル蓄積数メモリ３０４からセル交換部
の識別子を引き抜き、該当するセル交換部３０２ａ，３
０２ｂのＦＩＦＯバッファ３０１ａ，３０２ｂにセル出
力要求信号を送る。これと同時にセル蓄積数メモリ３０
４からセル数を引き抜き、１セル分減算した後にセル蓄
積数メモリ３０４の減算する以前の値を減算した値に更
新する。ただし、図３（Ｂ）のように減算した値が０の
場合には減算する以前の値はセル交換部の識別子と共に
廃棄する。そして、セル交換部３０２ａ，３０２ｂのバ
ッファはＦＩＦＯの原則にしたがってセルの蓄積および
出力を行う。また、セル蓄積数メモリ３０４は全てのセ
ル交換部３０２ａ，３０２ｂにわたって入力した順序に
したがってセル交換部の識別子およびセル数を蓄積し、
これにしたがってセル交換部３０２ａ，３０２ｂの出力
制御を行うのでセル交換部のバッファからはセルの順序
が正常に保たれたまま出力することができる。
【００１６】この図３（Ａ），（Ｂ）において、３００
ａ，３００ｂはアドレスフィルタ、３０３はこのアドレ
スフィルタ３００ａ，３００ｂの出力を入力とするセル
蓄積数比較部、３０５はセル蓄積数メモリ３０４のセル
交換部識別子３０８を入力とするデコーダで、このデコ
ーダ３０５はＦＩＦＯバッファ３０１ａ、３０１ｂの＃
１へセル出力要求を送出する。３０６はセル蓄積数メモ
リ３０４の蓄積セル数３０９を入力とするセル蓄積数減
算部、３０７はこれらを収容する出力制御部である。
ａ，３００ｂはアドレスフィルタ、３０３はこのアドレ
スフィルタ３００ａ，３００ｂの出力を入力とするセル
蓄積数比較部、３０５はセル蓄積数メモリ３０４のセル
交換部識別子３０８を入力とするデコーダで、このデコ
ーダ３０５はＦＩＦＯバッファ３０１ａ、３０１ｂの＃
１へセル出力要求を送出する。３０６はセル蓄積数メモ
リ３０４の蓄積セル数３０９を入力とするセル蓄積数減
算部、３０７はこれらを収容する出力制御部である。
【００１７】
【発明の効果】以上説明したように本発明は、複数のセ
ル交換部を用いて高速回線のセル交換処理を行うＡＴＭ
セル交換方式において、各セル交換部のアドレスフィル
タ毎に同一時刻に同一出力先に向かうセルの数を算出
し、この値をもとにセルの順序整列制御を行うようにし
たので、タイムスタンプを使用せずに簡易な方法でセル
順序制御を実現することができるという効果を有する。
ル交換部を用いて高速回線のセル交換処理を行うＡＴＭ
セル交換方式において、各セル交換部のアドレスフィル
タ毎に同一時刻に同一出力先に向かうセルの数を算出
し、この値をもとにセルの順序整列制御を行うようにし
たので、タイムスタンプを使用せずに簡易な方法でセル
順序制御を実現することができるという効果を有する。
【図１】本発明によるＡＴＭセル交換方式の一実施例を
示すブロック図である。
示すブロック図である。
【図２】図１におけるセル分配部，セル交換部の動作説
明に供する説明図である。
明に供する説明図である。
【図３】図１における出力制御部の動作説明に供する説
明図である。
明図である。
【図４】従来のパケット交換方式の一例を示すブロック
図である。
図である。
【図５】図４におけるスイッチ回路の構成例を説明する
ための説明図である。
ための説明図である。
【図６】図４におけるセル順序整列回路の構成例を説明
するための説明図である。
するための説明図である。
１００ａ，１００ｂ セル分配部 １０１ａ，１０１ｂ セル交換部 １０５ 出力制御部 １０６ セル蓄積数減算部 １０８ セル蓄積数メモリ １０９ セル蓄積数比較部
Claims (3)
- 【請求項１】 複数の入力ポートと複数の出力ポートを
持ち、この複数の入力ポートから入力してくる固定長の
パケットであるセルをこのセルのアドレスに基づいて所
望の前記出力ポートから出力するセル交換方式におい
て、入力ポート毎に設置されたセル分配部と、このセル分配
部の出力線数分設置されたセル交換部と、出力ポート毎
に設置された セル出力制御部とを備え、 前記セル分配部は、１本の入力線と複数の出力線を持
ち、前記入力線が前記入力ポートに接続されており、前
記複数の出力線から１本の出力線を順次選択し、前記入
力ポートから入力するセルを選択した出力線に出力し、
かつ全てのセル分配部が同期動作し、 前記セル交換部は、複数の入力線と複数の出力線を持
ち、この複数の入力線はそれぞれ異なる前記セル分配部
の出力線に接続され、セルのアドレス情報を検知し、同
一出力線行きのセルを入力された順序にしたがって、こ
の順序を入れ換えることなく出力線に出力し、かつ同一
時刻に同一出力線に向かうセル数を出力線毎に求めてこ
のセル数と自セル交換部を示す識別子を前記セル出力制
御部に送信し、 前記セル出力制御部は、セル蓄積数比較部と、このセル
蓄積数比較部からのセル数及び識別子を入力された順序
に従って蓄積するセル蓄積数メモリと、セル蓄積数減算
部とからなり、このセル蓄積数比較部は前記セル交換部
からの同一時刻に同一出力線に向かうセル数をこのセル
交換部を示す識別子とともに受信し、このセル数が０よ
り大きい値であれば前記セル蓄積数メモリに入力し、前
記セル蓄積数減算部は前記セル蓄積数メモリに最も早く
入力されたセル数とそのセル数に対応した識別子を引き
抜き、このセル数に対応した識別子が示すセル交換部に
対してセル出力要求を送信し、このセル数を１セル分を
減算し、この減算した値が０以下の値ならば前記セル蓄
積数メモリからこのセル数とそのセル数に対応する識別
子を廃棄し、この減算した値が０より大きい値ならばこ
のセル数をその減算した値に置き換えるようにしたこと
を特徴とするＡＴＭセル交換方式。 - 【請求項２】 請求項１において、 前記セル交換部は、各入力線から入力されるセルを時分
割に選択し、時分割多重して複数の出力に分配する時分
割セレクタと、分配された複数の出力線にそれぞれ設け
られ、その出力ポートに供給されるべき所望のセルのみ
を引き込むアドレスフィルタと、このアドレスフィルタ
からのセルを蓄積して出力ポートへ出力するＦＩＦＯバ
ッファとから構成されることを特徴とするＡＴＭセル交
換方式。 - 【請求項３】 請求項２において、 前記出力制御部は、セル蓄積数メモリから出力される識
別子によりその識別子のセル交換部のＦＩＦＯバッファ
に対するセル送出要求信号を生成するデコーダを有する
ことを特徴とするＡＴＭセル交換方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20687693A JP2629568B2 (ja) | 1993-07-30 | 1993-07-30 | Ａｔｍセル交換方式 |
| EP19940305579 EP0641107A3 (en) | 1993-07-30 | 1994-07-28 | ATM cell switching system. |
| US08/280,660 US5483521A (en) | 1993-07-30 | 1994-07-28 | Asynchronous transfer mode cell switching system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20687693A JP2629568B2 (ja) | 1993-07-30 | 1993-07-30 | Ａｔｍセル交換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0746254A JPH0746254A (ja) | 1995-02-14 |
| JP2629568B2 true JP2629568B2 (ja) | 1997-07-09 |
Family
ID=16530514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20687693A Expired - Fee Related JP2629568B2 (ja) | 1993-07-30 | 1993-07-30 | Ａｔｍセル交換方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5483521A (ja) |
| EP (1) | EP0641107A3 (ja) |
| JP (1) | JP2629568B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2847611B2 (ja) * | 1993-09-01 | 1999-01-20 | 富士通株式会社 | セル消失防止制御方式 |
| KR100262682B1 (ko) * | 1995-04-15 | 2000-08-01 | 최병석 | 멀티캐스트 atm교환기 및 그멀티캐스트 경합조정방법 |
| JP2800736B2 (ja) * | 1995-09-13 | 1998-09-21 | 日本電気株式会社 | 冗長系スイッチの無瞬断切替回路 |
| JP2809154B2 (ja) * | 1995-09-29 | 1998-10-08 | 日本電気株式会社 | 出力バッファ型スイッチの位相合わせ制御回路 |
| JP2959448B2 (ja) * | 1995-10-13 | 1999-10-06 | 日本電気株式会社 | 時分割多重ハイウェイのａｔｍインタフェース装置 |
| JP3075163B2 (ja) * | 1996-01-10 | 2000-08-07 | 日本電気株式会社 | マルチポートフレーム交換方式 |
| US5974053A (en) * | 1996-03-22 | 1999-10-26 | Fore Systems, Inc. | Method and apparatus for encoding and/or decoding a time stamp |
| JPH10213988A (ja) * | 1997-01-31 | 1998-08-11 | Sharp Corp | 定着部材、定着ローラ及び定着装置 |
| FI104672B (fi) | 1997-07-14 | 2000-04-14 | Nokia Networks Oy | Kytkinjärjestely |
| WO1999022566A2 (en) * | 1997-11-04 | 1999-05-14 | Koninklijke Philips Electronics N.V. | Communication network using different transmission properties |
| US5878229A (en) * | 1997-11-12 | 1999-03-02 | International Business Machines Corporation | Maintaining frame sequence in a multiprocessor network device |
| US6246684B1 (en) * | 1997-12-24 | 2001-06-12 | Nortel Networks Limited | Method and apparatus for re-ordering data packets in a network environment |
| JP4222694B2 (ja) * | 1999-08-30 | 2009-02-12 | 富士通株式会社 | Ａｔｍセル多重装置 |
| US7290162B2 (en) * | 2001-02-14 | 2007-10-30 | Clearspeed Solutions Limited | Clock distribution system |
| US7035113B2 (en) * | 2003-01-30 | 2006-04-25 | Endicott Interconnect Technologies, Inc. | Multi-chip electronic package having laminate carrier and method of making same |
| US8984206B2 (en) | 2012-10-31 | 2015-03-17 | International Business Machines Corporation | Weightage-based scheduling for hierarchical switching fabrics |
| US8902899B2 (en) * | 2013-02-08 | 2014-12-02 | International Business Machines Corporation | Input buffered switching device including bypass logic |
| US9467396B2 (en) | 2014-04-11 | 2016-10-11 | International Business Machines Corporation | Simultaneous transfers from a single input link to multiple output links with a timesliced crossbar |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3742748A1 (de) * | 1987-12-17 | 1989-07-06 | Philips Patentverwaltung | Koppelfeld und koppelfeldsteuerung fuer einen vermittlungsknoten eines breitband-vermittlungssystems |
| DE59007068D1 (de) * | 1990-04-27 | 1994-10-13 | Siemens Ag | Verfahren und Schaltungsanordnung zur Reduzierung des Verlustes von Nachrichtenpaketen, die über eine Paketvermittlungseinrichtung übertragen werden. |
| GB9011743D0 (en) * | 1990-05-25 | 1990-07-18 | Plessey Telecomm | Data element switch |
| CA2112664A1 (en) * | 1991-07-01 | 1993-01-21 | Douglas Follett | High speed switching architecture |
-
1993
- 1993-07-30 JP JP20687693A patent/JP2629568B2/ja not_active Expired - Fee Related
-
1994
- 1994-07-28 US US08/280,660 patent/US5483521A/en not_active Expired - Fee Related
- 1994-07-28 EP EP19940305579 patent/EP0641107A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0641107A3 (en) | 1996-11-06 |
| EP0641107A2 (en) | 1995-03-01 |
| JPH0746254A (ja) | 1995-02-14 |
| US5483521A (en) | 1996-01-09 |
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| JPH04175034A (ja) | セル交換装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |