JP2627581B2 - デジタル信号中でエラー検出コードを発生するための電子回路 - Google Patents

デジタル信号中でエラー検出コードを発生するための電子回路

Info

Publication number
JP2627581B2
JP2627581B2 JP3045470A JP4547091A JP2627581B2 JP 2627581 B2 JP2627581 B2 JP 2627581B2 JP 3045470 A JP3045470 A JP 3045470A JP 4547091 A JP4547091 A JP 4547091A JP 2627581 B2 JP2627581 B2 JP 2627581B2
Authority
JP
Japan
Prior art keywords
signal
flip
input
polynomial
flop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP3045470A
Other languages
English (en)
Other versions
JPH0645952A (ja
Inventor
マルコ・ガンデイーニ
ギオバンニ・ギーゴ
マウロ・マルシシオ
Original Assignee
シツプ−ソシエタ・イタリアーナ・ペル・レセルチツイオ・デル・テレコミニカチオーニ・ピー・アー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シツプ−ソシエタ・イタリアーナ・ペル・レセルチツイオ・デル・テレコミニカチオーニ・ピー・アー filed Critical シツプ−ソシエタ・イタリアーナ・ペル・レセルチツイオ・デル・テレコミニカチオーニ・ピー・アー
Publication of JPH0645952A publication Critical patent/JPH0645952A/ja
Application granted granted Critical
Publication of JP2627581B2 publication Critical patent/JP2627581B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13Linear codes
    • H03M13/15Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes

Landscapes

  • Physics & Mathematics (AREA)
  • Algebra (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Pure & Applied Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Correction Of Errors (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、データ信号の伝送シス
テム、及びこれらの信号を処理する装置が良好に動作し
ているかを評価するための装置に関し、特に、デジタル
信号に対するエラー検出コードを発生するための電子回
路に係る。
【0002】
【従来の技術】伝送システムの品質を評価するには、送
信されるべきデジタル信号のブロックに、その信号自身
を適切に処理して得られたデジタルコードを加え、この
コードが、受信したデジタル信号のブロックを送信側と
同じ方法で処理して得られるコードと等しいかどうかを
検査するということが通常行われている。しかしなが
ら、装置又は回路の正確な動作を評価するときには、検
査されるべきアイテムの適当なポイントから幾つかのデ
ジタル信号を抽出するための回路が付加され、デジタル
コードが計算され、既知のコードと比較される。比較結
果により、チェックされるべき試験においてアイテムが
正常動作しているか誤動作しているかが分かる。
【0003】上記コードのうちの特定の種類であって巡
回冗長コード(cyclic redundancy
code)即ちCRCと称するものは、次のようにして
得られる。N個のデジタル信号からなる各ブロックに対
して1つのコードが発生され、この各ブロックは、N次
の多項式と考えられる。その係数は、ブロック自身のビ
ットである。この多項式が、適当な次数と適当な係数値
を有する除数多項式によつて除算され、除数多項式の次
数より1だけ低い次数の剰余多項式の係数が、巡回冗長
コードすなわちCRCを形成する。剰余多項式の次数が
高ければ高い程、それに応じて試験すべきデータに対し
て行われる検査がより正確になる。勿論、これらの多項
式間の除算を行う回路もより複雑になる。
【0004】モジュラス−2減算又は加算、即ち桁上げ
や借りをせずに行われる多項式の除算は、一般には複雑
な電子回路を必要とする。しかしながら、データが一般
にシリアルなブロックに編成されており、除数多項式が
一定で予め定められているという事実を利用することに
より、除算回路はかなり簡単に出来る。
【0005】エラー検出用の巡回コードを発生するため
に使用される除算回路の幾つかの例が、ペターソン
(W.W.Peterson)およびブラウン(D.
T.Brown)により1961年1月IREプロシー
ディングス(Proceedings of the
IRE)に掲載された『エラー検出のための巡回コード
(Cyclic Codes for Error D
etection)』と題する論文に開示されている。
これらは基本的に、除数多項式の次数より1だけ少ない
段数のシフトレジスタ、及び係数が0でない除数多項式
の項に対応するレジスタ段の間に置かれたモジュラス−
2加算器からなる。各加算器は、シフトレジスタの前段
から来るビットを、除算回路に入るビットに加える。こ
れらの加算器は、排他的ORゲートにより実現される。
容易に理解されるように、除算演算は、連続したシフト
演算及びモジュラス−2加算により実行される。このシ
フト演算は、除数を商の単一項で掛けることに対応し、
モジュラス−2加算は、更新された被除数から得られた
積を連続して減算することに対応する。
【0006】除算回路の別の例で、除数多項式が時間毎
に選択できるものが、バブサー(D.K.Bhavsa
r)およびヘッケルマン(R.W.Heckelma
n)によつて1981年10月フィラデルフィアで開催
された国際試験会議(International T
est Conference)に提出された『多項式
除算による自己試験(Self−Testing by
polynominal division)』と題
する論文に開示されている。複雑な回路の動作をチェッ
クするのに使用されるこの回路においては、各レジスタ
段に加算器があり、除数多項式の該当する係数が0と異
なる時だけ、除算回路から出てくる信号が各加算器に送
られる。もちろん、このようにより柔軟なものにするこ
とにより、回路はより複雑になる。
【0007】
【発明が解決しようとしている問題点】更に、検討され
たこれら両解決法は、巡回冗長コードが1つのデータブ
ロックについて計算されたときはいつでもシフトレジス
タの内容をリセットするという前操作を必要とし、この
前操作はブロックの最後のデータとその次のブロックの
最初のデータとの間からなる時間内に実行される。この
操作が関連クロック信号を伴ったシリアルデータフロー
に対して行われるならば、クロック信号の連続した2つ
のエッジ間に位置したアクティブ相を有するリセット信
号を発生する必要がある。このような信号を発生するに
は、さらに複雑な回路を必要とし、また、特に上記アク
ティブ相がクロック信号と同期していない場合には、誤
動作を引き起こし得ることは明らかである。
【0008】
【問題点を解決する手段】上記欠点は、本発明によつて
提供されるデジタル信号のためのエラー検出コードを発
生させる電子回路によつて克服される。該回路は簡単に
利用でき、現在のクロック信号から抽出されたリセット
信号を用いて、各データブロックの最初のビットをロー
ドすると同時に行われるべきリセット操作を可能とし、
また、集積化が容易である。
【0009】本発明は、デジタル信号内にエラー検出コ
ードを発生するための電子回路であって、該デジタル信
号は、被除数多項式の係数を形成するデータブロック
(D)に編成され、該被除数多項式が、次数nの適当な
除数多項式により除算され、係数がエラー検出コードを
形成するn−1次の剰余多項式が得られ、本回路は、n
−1個のフリップフロップ(FF1,...,FF4)
から構成されたシフトレジスタを含み、除数多項式のi
次の項の係数が、ゼロに等しいか又は異なるかにより、
i−1番目のフリップフロップから出てくる信号が、i
番目のフリップフロップの第1入力に直接送られるか又
は加算器(EO1)を介して送られ[iは、0とnの間
に含まれる。]、前記加算器(EO1)は、n番目のフ
リップフロップの出力で得られたフィードバック信号
(10)を、直接か又はその信号を入力データ信号
(D)に加えた(EO2)後に、前段のフリップフロッ
プから出てくる信号に加え、全てのフリップフロップ
は、共通のクロック信号(C)により動作する電子回路
であり、さらに、データブロックの最初のビットに関わ
るクロック信号(C)の遷移に対応して、i番目のフリ
ップフロップの第2入力は、除数多項式のi次の項の係
数がゼロと異なるか又は等しいかにより、前記データブ
ロックの最初のビットを受け取るか又は低い論理値のビ
ットを受け取り、一方、その後の遷移においては、i番
目のフリップフロップは、第1入力に存在する信号を受
け取り、データブロックの最初のビットに対応してアク
ティブになる信号(L)の論理レベルにより、第1入力
か又は第2入力がイネーブルされることを特徴とする電
子回路を提供するものである。
【0010】
【実施例】本発明の上述の特徴及びその他の特徴は、以
下の説明、非限定的な例示として挙げたその好ましい実
施例および添付図面により、より明らかとされる。図1
に例示された回路は、ワイヤD上の入力に存在するデー
タブロックを、x+x+1型の便宜的な除数多項式で
除算することにより得られる巡回冗長コードを発生す
る。所望のコードと一致する除算剰余は、ワイヤR1、
R2、R3、及びR4上の出力において利用可能とさ
れ、最下位ビットはワイヤR1上に出力される。
【0011】本回路は、所望の剰余多項式の次数に等し
い4個のフリップフロップFF1、FF2、FF、FF
4により実現されたシフトレジスタ、及び排他的ORゲ
ートにより実現された2個のモジュラス−2加算器EO
1、EO2からなる。加算器EO1は、シフトレジスタ
の第1および第2段の間に置かれ、加算器EO2は、出
力側に置かれ、それぞれ、除数多項式の1次項xに関す
るフィードバック、及び4次の項xに関するフィード
バックを行う。より特定的には、EO2は、フリップフ
ロップFF4からワイヤR4上に出て来る信号と、入力
ワイヤDに存在するデータ信号を加え、ワイヤ10上の
出力にフィードバック信号を与える。一方、EO1は、
フリップフロップFF1から出て来る信号と、EO2に
より与えられるフィードバック信号を加え、ワイヤ11
上の出力にフリップフロップFF2の第1入力のための
信号を供給する。また、ワイヤ10上のフィードバック
信号は、FF1の第1入力にも送られ、除数多項式の定
数項に関する反作用を行う。最後に、FF2出力の信号
は、ワイヤR2に接続されたFF3の第1入力に直接送
られ、FF3出力の信号は、ワイヤR3に接続されたF
F4の第1入力に直接送られる。
【0012】ワイヤD上に存在するデータ信号はまた、
FF1の第2入力及びFF2の第2入力にも送られ、一
方、FF3の第2入力およびFF4の第2入力は、低い
論理レベルに設定され、除数多項式の係数値として機能
する。
【0013】これら4個のフリップフロップのクロック
入力は、全てワイヤCに接続され、そこに入力データと
関連したクロック信号が到達する。クロック信号のリー
ディングエッジにより、フリップフロップFF1...
FF4の入力にある信号がロードされる。特に、全ての
フリップフロップFF1...FF4に接続されている
ワイヤL上に存在する信号の論理レベルに従って、第1
入力に存在する信号と第2入力に存在する信号のどちら
かが受け取られる。
【0014】ワイヤL上に存在する信号は、2個のフリ
ップフロップFF5、FF6、及び2個のゲートNO、
ANからなる論理回路により発生される。この論理回路
は、ワイヤS上に存在する各データブロックの始まりを
示す同期信号からワイヤL上の信号を導出する。
【0015】ゲートNOは、ワイヤC上に存在するクロ
ック信号を反転し、それをフリップフロップFF5およ
びFF6のクロック入力に送る。FF5は、ワイヤS上
に存在する同期信号をデータ入力にて受け取り、その真
の出力に存在する信号をFF6のデータ入力に与える。
ANDゲートANは、FF5の真の出力における信号お
よびFF6の相補出力における信号の両方を受け取り、
ワイヤL上の出力に信号を与える。各データブロックの
始まりにおいて、この信号が、フリップフロップFF
1、FF2により使用されて、ワイヤD上の入力データ
をロードし、また、フリップフロップFF3、FF4に
より使用されて、低い論理レベルをロードする。
【0016】さてここで、図2のタイム図を参照して本
回路の動作を考える。図2には、主要な回路ポイントに
存在する幾つかの信号の波形が示されている。それらの
回路ポイントは、図1中の対応するワイヤを示す符号と
同じ符号により示されている。
【0017】前述のように、フリップフロップFF
1...FF4は、クロック信号Cのリーディングエッ
ジにより活動化される。クロック信号Cは、データDが
安定している時間スロット内に到達する。一方、クロッ
ク信号Cのトレーリングエッジに応じて、データDは変
化しうる。反転ゲートNOが存在しているため、その同
じリーディングエッジが、信号Lを発生する回路のフリ
ップフロップFF5、FF6を活動化する。
【0018】通常、同期信号Sは、低い論理レベルにあ
る。よって、FF5の真の出力上の信号は、低い論理レ
ベルにあり、FF6の相補出力における信号は、高い論
理レベルにある。従って、ゲートANにより与えられる
信号Lは低い論理レベルにある。同期信号Sが高いレベ
ルに移ってデータグループの始まりを示すと、クロック
信号Cの最初のトレーリングエッジにおいて、FF5の
真出力の信号も高いレベルに移る。それにより、ゲート
ANの入力には、2つの高いレベルの信号が存在し、信
号Lを高いレベルに変える。クロック信号Cの次のトレ
ーリングエッジにおいて、FF6の相補出力の信号が、
低いレベルに移り、信号Lを低いレベルに戻す。信号L
は、同期信号Sが低いレベルに戻っても変化しない。
【0019】図2から分かるように、信号Lは、データ
ブロックの最初のビットに関わるクロック信号Cのリー
ディングエッジに対応して、高い論理レベルとなり、こ
れは符号Oで示される垂直線に一致して始まる。これら
の条件の下で、クロック信号Cにより、ワイヤD上のデ
ータがフリップフロップFF1、FF2の出力に送ら
れ、また、低い論理レベルがフリップフロップFF3、
FF4の出力に送られる。この様にして、4個のフリッ
プフロップFF1...FF4よりなるレジスタは、前
のリセット操作とその次の先頭データロード操作の後に
見いだされる状態と同一の状態のままとなる。本発明に
より、これら2つの操作は、ただ1つのクロック周期を
用いることにより同時に行われる。
【0020】次のクロック・パルスのオンからデータブ
ロックの終わりまでは、信号Lにより、フリップフロッ
プFF1...FF4は、ワイヤ10、11、R2、R
3に夫々存在する信号を受け取り、一方、除算が順次に
行われるワイヤD上の次のデータは、加算器EO2を介
して導入される。この様にして、この回路は、従来の多
項式除算器のように振る舞う。
【0021】入つて来るデータを、EO2を介してシフ
トレジスタの端部に挿入することにより、除数多項式の
次数、この場合x、による乗算が行われる。これは、
多項式剰余をワイヤR1、R2、R3、R4に置くのに
4つのクロック間隔を待つ必要がないので、迅速な計算
を可能とする。しかしながら、もし加算器EO2がFF
1の入力に直接配置されても、回路動作は変わらないで
あろう。
【0022】上述のことは、非限定的な例としてのみ与
えられたものであることは明らかである。変更および改
良は、特許請求の範囲を逸脱することなく可能である。
【図面の簡単な説明】
【図1】デジタル信号に対するエラー検出コードを発生
するための電子回路のブロック・ダイヤグラムである。
【図2】主要な回路ポイントに存在する幾つかの波形を
示す。
【符号の説明】
FF1〜FF6 フリップフロップ EO1、EO2 加算器 NO、AN ゲート R1〜R4 剰余信号 D データ信号 C クロック信号 L 第1及び第2入力イネーブル用信号 S 同期信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ギオバンニ・ギーゴ イタリー国トリノ、ルーセルナ・エス・ ギオバンニ、ヴイア・カバウアー 32 (72)発明者 マウロ・マルシシオ イタリー国トリノ、ヴイア・ヴアル・ラ ガリーナ 59 (56)参考文献 特開 昭62−133826(JP,A)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 デジタル信号内にエラー検出コードを発
    生するための電子回路であって、 該デジタル信号は、被除数多項式の係数を形成するデー
    タブロック(D)に編成され、 該被除数多項式が、次数nの適当な除数多項式により除
    算され、係数がエラー検出コードを形成するn−1次の
    剰余多項式が得られ、 本回路は、n−1個のフリップフロップ(FF
    1,...,FF4)から構成されたシフトレジスタを
    含み、 除数多項式のi次の項の係数が、ゼロに等しいか又は異
    なるかにより、i−1番目のフリップフロップから出て
    くる信号が、i番目のフリップフロップの第1入力に直
    接送られるか又は加算器(EO1)を介して送られ[i
    は、0とnの間に含まれる。]、 前記加算器(EO1)は、n番目のフリップフロップの
    出力で得られたフィードバック信号(10)を、直接か
    又はその信号を入力データ信号(D)に加えた(EO
    2)後に、前段のフリップフロップから出てくる信号に
    加え、 全てのフリップフロップは、共通のクロック信号(C)
    により動作する電子回路であり、さらに、 データブロックの最初のビットに関わるクロック信号
    (C)の遷移に対応して、i番目のフリップフロップの
    第2入力は、除数多項式のi次の項の係数がゼロと異な
    るか又は等しいかにより、前記データブロックの最初の
    ビットを受け取るか又は低い論理値のビットを受け取
    り、 一方、その後の遷移においては、i番目のフリップフロ
    ップは、第1入力に存在する信号を受け取り、 データブロックの最初のビットに対応してアクティブに
    なる信号(L)の論理レベルにより、第1入力か又は第
    2入力がイネーブルされることを特徴とする電子回路。
  2. 【請求項2】 データブロックの最初のビットに対応し
    てアクティブになる前記信号(L)が、論理回路(FF
    5,FF6,AN)により発生され、 該論理回路(FF5,FF6,AN)は、適切に反転
    (NO)された前記クロック信号(C)、及びデータブ
    ロックの開始を知らせる同期信号(S)から前記信号
    (L)の導出を行うことを特徴とする請求項1に記載の
    電子回路。
JP3045470A 1990-03-01 1991-02-19 デジタル信号中でエラー検出コードを発生するための電子回路 Expired - Lifetime JP2627581B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
IT67146-A/90 1990-03-01
IT67146A IT1241429B (it) 1990-03-01 1990-03-01 Circuito elettronico per la generazione di codici per la rilevazione di errori in segnali numerici

Publications (2)

Publication Number Publication Date
JPH0645952A JPH0645952A (ja) 1994-02-18
JP2627581B2 true JP2627581B2 (ja) 1997-07-09

Family

ID=11299971

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3045470A Expired - Lifetime JP2627581B2 (ja) 1990-03-01 1991-02-19 デジタル信号中でエラー検出コードを発生するための電子回路

Country Status (6)

Country Link
US (1) US5309449A (ja)
EP (1) EP0444661B1 (ja)
JP (1) JP2627581B2 (ja)
CA (1) CA2037219C (ja)
DE (2) DE444661T1 (ja)
IT (1) IT1241429B (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0582749B1 (en) * 1992-07-14 1997-03-05 ALCATEL BELL Naamloze Vennootschap Error detection and correction device
EP0582748B1 (en) * 1992-07-14 1997-03-05 ALCATEL BELL Naamloze Vennootschap Divider device to divide a first polynomial by a second one
US5615220A (en) * 1995-01-31 1997-03-25 Philips Electronics North America Corporation Polynomial divider which can perform Euclid's Algorithm to produce an error locator polynomial from an error syndrome polynomial, and apparatus including the polynomial divider
US5663965A (en) * 1995-10-06 1997-09-02 International Business Machines Corp. Apparatus and method for testing a memory array
KR100199959B1 (ko) * 1996-10-14 1999-06-15 김영환 시디엠에이 이동통신 시스템의 패리티 검사장치 및 그 방법
GB2321374A (en) * 1997-01-21 1998-07-22 Ico Services Ltd Spread spectrum satellite communication
US6637002B1 (en) * 1998-10-21 2003-10-21 Maxtor Corporation Decoder for error correcting block codes
US6463448B1 (en) * 1999-09-30 2002-10-08 Agere Systems Guardian Corp. Linear intrasummed multiple-bit feedback shift register
JP3848152B2 (ja) * 2001-12-20 2006-11-22 株式会社東芝 多機能icカード

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3811108A (en) * 1973-05-29 1974-05-14 Honeywell Inf Systems Reverse cyclic code error correction
JPS5846741A (ja) * 1981-09-11 1983-03-18 Nec Corp 復号器
CA1203019A (en) * 1982-01-19 1986-04-08 Tetsu Watanabe Apparatus for recording and reproducing a digital signal
NL8300249A (nl) * 1983-01-25 1984-08-16 Philips Nv Werkwijze met foutkorrektie voor het overdragen van woordsgewijs gerangschikte data en inrichtingen voor het uitvoeren van de werkwijze.
JPS6025065A (ja) * 1983-07-20 1985-02-07 Hitachi Ltd 誤り訂正方法及び装置
US4723244A (en) * 1985-10-01 1988-02-02 Harris Corporation Method and apparatus for preserving the integrity of the error detection/correction word in a code word
US4723243A (en) * 1985-12-02 1988-02-02 Advanced Micro Devices, Inc. CRC calculation machine with variable bit boundary
GB8616567D0 (en) * 1986-07-08 1986-08-13 Bauer E N Riot shield
EP0276991B1 (en) * 1987-01-30 1992-05-13 Sony Corporation Encoding method and apparatus for recording data with an identification code and an error check code
JP2685186B2 (ja) * 1987-07-24 1997-12-03 松下電器産業株式会社 誤り訂正装置
JP2553575B2 (ja) * 1987-07-24 1996-11-13 松下電器産業株式会社 誤り訂正装置
WO1989010029A1 (en) * 1988-04-08 1989-10-19 Digital Equipment Corporation Method and apparatus for encoding consisting of forming a codeword by combining a first code sequence with a second code sequence
US4937828A (en) * 1988-11-04 1990-06-26 Westinghouse Electric Corp. High speed parallel CRC device for concatenated data frames
JP3126973B2 (ja) * 1989-11-30 2001-01-22 富士通株式会社 誤り訂正処理装置

Also Published As

Publication number Publication date
EP0444661A3 (en) 1991-12-11
IT9067146A1 (it) 1991-09-01
US5309449A (en) 1994-05-03
IT9067146A0 (it) 1990-03-01
EP0444661A2 (en) 1991-09-04
EP0444661B1 (en) 1996-07-10
DE69120698D1 (de) 1996-08-14
CA2037219C (en) 1998-05-19
IT1241429B (it) 1994-01-17
DE69120698T2 (de) 1996-12-05
DE444661T1 (de) 1992-09-03
JPH0645952A (ja) 1994-02-18
CA2037219A1 (en) 1991-09-02

Similar Documents

Publication Publication Date Title
JP2871291B2 (ja) 論理集積回路
JPH0760400B2 (ja) 論理回路の診断方法
US4751704A (en) Method and apparatus for decoding BCH code
JP2627581B2 (ja) デジタル信号中でエラー検出コードを発生するための電子回路
JPS59157811A (ja) デ−タ補間回路
JPS5864844A (ja) 同期検出方式
US6073260A (en) Integrated circuit
CA1267731A (en) Serial digital signal processing circuitry
US5408476A (en) One bit error correction method having actual data reproduction function
JPH10319097A (ja) 半導体試験装置用タイミング発生器
JP2644112B2 (ja) Fifo試験診断回路
KR100439225B1 (ko) 고속 데이터의 오류 검증회로
JPH07129486A (ja) シリアル通信回路
JP2858538B2 (ja) 再シンドロームチェック方式
SU1197103A1 (ru) Устройство дл автоматического измерени характеристик дискретного канала св зи
JPH11101855A (ja) 半導体集積回路のテスト回路およびテスト方法と半導体装置
KR0151004B1 (ko) 갈로이스 필드상의 제산장치
KR0166153B1 (ko) 에러정정 시스템의 에러위치 검색회로
JP2685012B2 (ja) ディジタル集積回路およびディジタルフィルタ
KR100505566B1 (ko) 서브코드 q데이타의 병렬 순환 여유 검사 방법
JPS6029071A (ja) 誤り訂正装置
JPS6116099B2 (ja)
JPH05181643A (ja) 零検出回路
JPS6213128A (ja) 誤り訂正方式
JPH0541701A (ja) パリテイ回路