JP2625355B2 - Logic verification method for sequential circuits - Google Patents
Logic verification method for sequential circuitsInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は順序回路の論理検証方法
に関し、特にフリップフロップ回路を含む順序回路の論
理検証方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of verifying logic of a sequential circuit, and more particularly to a method of verifying logic of a sequential circuit including a flip-flop circuit.
【０００２】[0002]
【従来の技術】近年、論理合成技術の発展により、動作
速度や回路面積などにおいてユーザの要求に添った回路
を、電子計算機を用いて自動的に生成することが可能と
なった。このため、論理的に同一の動作を期待されかつ
互いに異なる回路構成を持つ複数の回路の論理的等価性
を検査すること、すなわち論理検証を効率的に行うこと
が重要な課題となっている。2. Description of the Related Art In recent years, with the development of logic synthesis technology, it has become possible to automatically generate a circuit that meets the user's requirements in terms of operation speed, circuit area, and the like using an electronic computer. Therefore, it is important to check the logical equivalence of a plurality of circuits that are expected to have the same logical operation and have different circuit configurations, that is, to efficiently perform the logic verification.
【０００３】論理検証の対象となる回路のうちで順序回
路は、その論理検証が組合せ回路に比べてはるかに複
雑、困難であるため、その順序回路のすべてのフィード
バックループを切断してシフトレジスタ／ラッチにアク
セスできるようにし、内部にテストパターンを送り込ん
でその論理検証を行う方法（例えばＬＳＳＯ（Ｌｅｖｅ
ｌ Ｓｅｎｓｅ Ｓｃａｎ Ｄｅｓｉｇｎ）参照）や、
テスト時にフリップフロップ回路（以下、単にフリップ
フロップという）等の順序回路のフィードハックループ
を切断してその信号レベルを固定する方法（例えば特開
昭６０−２９６８０号公報参照）などが提案されてい
る。[0003] Among the circuits to be subjected to logic verification, sequential circuits are much more complicated and difficult to perform logic verification than combinational circuits. Therefore, all feedback loops of the sequential circuits are cut to shift registers / sequential circuits. A method in which a latch can be accessed and a logic is verified by sending a test pattern into the latch (for example, LSSO (Leve)
l Sense Scan Design)),
A method has been proposed in which a feed hack loop of a sequential circuit such as a flip-flop circuit (hereinafter, simply referred to as a flip-flop) or the like is cut during a test to fix the signal level (for example, see Japanese Patent Application Laid-Open No. 29680/1985). .
【０００４】図４（ａ）〜（ｃ）はそれぞれ上述の例の
後者の場合の順序回路の論理検証方法を説明するための
検証対象の回路に含まれる一般的なセット付きのフリッ
プフロップの回路図、このフリップフロップにこの論理
検証方法を適用したときの回路図及びそのテスト時の等
価回路図である。FIGS. 4 (a) to 4 (c) each show a general flip-flop circuit with a set included in a circuit to be verified for explaining a logic verification method of a sequential circuit in the latter case of the above example. FIG. 2 is a circuit diagram when the logic verification method is applied to the flip-flop and an equivalent circuit diagram during the test.
【０００５】一般的なセットリセット付きのフリップフ
ロップＦＦ１１は、第１の入力端にセット信号Ｓを第２
の入力端に第２の出力信号Ｑｂをそれぞれ入力し出力端
から第１の出力信号Ｑを出力するＡＮＤ型の第１の論理
ゲートＧ１１と、第１の入力端に第１の出力信号Ｑを第
２の入力端にリセット信号Ｒをそれぞれ入力し出力端か
ら第２の出力信号Ｑｂを出力するＡＮＤ型の第２の論理
ゲートＧ１２とを備えている。A general flip-flop FF11 with a set / reset outputs a set signal S to a second input terminal.
And an AND-type first logic gate G11 for inputting the second output signal Qb to the input terminal thereof and outputting the first output signal Q from the output terminal thereof, and applying the first output signal Q to the first input terminal. An AND-type second logic gate G12 that inputs the reset signal R to the second input terminal and outputs the second output signal Qb from the output terminal is provided.
【０００６】この順序回路の論理検証方法を適用したセ
ットリセット付きのフリップフロップにおいては、フリ
ップフロップＦＦ１１のフィードバックループを形成す
る論理ゲートＧ１２の出力端と論理ゲートＧ１１の第２
の入力端との間にテスト信号ＴＳＴｂで制御されるＣＭ
ＯＳ型のインバータＩＶ１１が接続されている。通常の
動作状態のときテスト信号ＴＳＴｂはインアクティブレ
ベルの高レベルとなり、インバータＩＶ１１のＰ型のト
ランジスタがオフ、Ｎ型のトランジスタがオンとなるの
で、出力信号Ｑｂが論理ゲートＧ１１の第２の入力端に
伝達され、図４（ａ）に示された一般的なフリップフロ
ップＦＦ１１と同等の回路となる。In the flip-flop with the set reset to which the logic verification method of the sequential circuit is applied, the output terminal of the logic gate G12 forming the feedback loop of the flip-flop FF11 and the second terminal of the logic gate G11.
Controlled by the test signal TSTb between the input terminal of the
An OS type inverter IV11 is connected. In a normal operation state, the test signal TSTb is at the high level of the inactive level, and the P-type transistor of the inverter IV11 is turned off and the N-type transistor is turned on, so that the output signal Qb is applied to the second input of the logic gate G11. The signal is transmitted to the end and becomes a circuit equivalent to the general flip-flop FF11 shown in FIG.
【０００７】また、テスト時には、テスト信号ＴＳＴｂ
はアクティブレベルの低レベルとなり、インバータＩＶ
１１のＰ型トランジスタがオン、Ｎ型トランジスタがオ
フとなるので、出力信号Ｑｂの帰還ループは切断される
と共に論理ゲートＧ１１の第２の入力端には電圧Ｖが供
給され、図４（ｃ）に示された組合せ回路と同等の回路
となる。従って、論理検証が容易となる。At the time of testing, test signal TSTb
Becomes the low level of the active level, and the inverter IV
Since the eleventh P-type transistor is turned on and the N-type transistor is turned off, the feedback loop of the output signal Qb is cut, and the voltage V is supplied to the second input terminal of the logic gate G11. Is equivalent to the combinational circuit shown in FIG. Therefore, logic verification becomes easy.
【０００８】[0008]
【発明が解決しようとする課題】この従来の順序回路の
論理検証方法では、検証対象の順序回路のフィードバッ
クループを、テスト時には切断してその信号レベルを固
定し論理検証を行う構成となっているので、順序回路を
組合せ回路に置き換えることによって論理検証は容易に
なるものの、置き換えられた組合せ回路が論理処理上必
ずしも順序回路と等価でない場合が生じ、正確な論理検
証が行えないという問題点があった。In the conventional logic verification method for a sequential circuit, the feedback loop of the sequential circuit to be verified is disconnected at the time of testing to fix the signal level and perform the logic verification. Therefore, although the logic verification is facilitated by replacing the sequential circuit with the combinational circuit, the replaced combinational circuit may not always be equivalent to the sequential circuit in logical processing, and there is a problem that accurate logic verification cannot be performed. Was.
【０００９】例えば、図４（ａ）の回路では、出力信号
Ｑｂが“０”レベルのときは出力信号Ｑ，Ｑｂともセッ
ト信号Ｓのレベルには関与しないが、図４（ｃ）では出
力信号Ｑに対して常にセット信号Ｓのレベルが関与し、
また出力信号Ｑｂに対しても関与する場合もある。For example, in the circuit of FIG. 4A, when the output signal Qb is at the "0" level, both the output signals Q and Qb do not contribute to the level of the set signal S, but in FIG. Q always involves the level of the set signal S,
In some cases, it also affects the output signal Qb.
【００１０】本発明の目的は、論理検証が容易にでき、
かつ正確な論理検証を行うことができる順序回路の論理
検証方法を提供することにある。An object of the present invention is to facilitate logic verification,
It is another object of the present invention to provide a sequential circuit logic verification method capable of performing accurate logic verification.
【００１１】[0011]
【課題を解決するための手段】本発明の順序回路の論理
検証方法は、フリップフロップ回路を含みかつのフリッ
プフロップ回路の内部以外に帰還ループを持たない検証
対象の順序回路の論理処理内容を検証する順序回路の論
理検証方法であって、前記フリップフロップ回路を、こ
のフリップフロップ回路の入力信号の論理レベルによっ
て出力信号の論理レベルが確定されたときの前記入力信
号に対する論理処理と等価な論理処理を行う組合せ回路
に置換して前記順序回路の論理処理内容の検証を行うよ
うにした構成を有している。SUMMARY OF THE INVENTION A logic verification method for a sequential circuit according to the present invention verifies the logic processing contents of a sequential circuit to be verified which includes a flip-flop circuit and has no feedback loop except inside the flip-flop circuit. Logic verification method for a sequential circuit, wherein the flip-flop circuit performs logic processing equivalent to logic processing on the input signal when the logic level of the output signal is determined by the logic level of the input signal of the flip-flop circuit. In which the logic processing of the sequential circuit is verified.
【００１２】[0012]
【実施例】次に本発明の実施例について図面を参照して
説明する。Next, an embodiment of the present invention will be described with reference to the drawings.
【００１３】図１（ａ）〜（ｃ）はそれぞれ本発明の第
１の実施例を説明するための論理検証対象の回路中に含
まれるＤ型のフリップフロップの置換前、置換後の回路
図、及びそれらの論理処理内容を示す図である。FIGS. 1A to 1C are circuit diagrams before and after replacement of a D-type flip-flop included in a circuit to be verified, for explaining a first embodiment of the present invention. , And their logical processing contents.
【００１４】この実施例においては、まず論理検証対象
の回路中に含まれるＤ型のフリップフロップＦＦ１（図
１（ａ）の左側）を、データ入力ＤＴを直接第１の出力
信号ＯＵＴ１とし、データ入力ＤＴをインバータＩＶ１
によりレベル反転して第２の出力信号ＯＵＴ２とする組
合せ回路（図１（ａ）の右側）に置換する。In this embodiment, first, a D-type flip-flop FF1 (left side in FIG. 1A) included in a circuit to be subjected to logic verification is directly connected to a data input DT as a first output signal OUT1, Input DT to inverter IV1
, And is replaced with a combinational circuit (on the right side in FIG. 1A) which is inverted to a second output signal OUT2.
【００１５】この組合せ回路への置換は、フリップフロ
ップＦＦ１の入力信号（ＤＴ）のレベルによって出力信
号（ＯＵＴ１，ＯＵＴ２）のレベルが確定したときの入
力信号に対する論理処理と等価な論理処理となるように
行なわれる。フリップフロップＦＦ１の論理処理内容は
図１（ｂ）に示すとおりである。この論理処理内容にお
いて、クロック信号ＣＫは出力信号ＯＵＴ１，ＯＵＴ２
の論理レベルを確定するタイミングを設定する信号であ
って、出力信号ＯＵＴ１，ＯＵＴ２の論理レベルには直
接関与しないので、組合せ回路から除かれている。そし
て出力信号ＯＵＴ１，ＯＵＴ２の論理レベルに直接関与
する入力信号、すなわちデータ入力ＤＴと出力信号ＯＵ
Ｔ１，ＯＵＴ２とを抜き出してまとめたものが図１
（ｃ）でありこれが図１（ａ）の右側の組合せ回路の論
理処理内容となる。従って図１（ａ）の左側のフリップ
フロップＦＦ１と右側の組合せ回路とは、その論理処理
内容が等価となる。The replacement with the combinational circuit is a logic process equivalent to the logic process for the input signal when the level of the output signal (OUT1, OUT2) is determined by the level of the input signal (DT) of the flip-flop FF1. It is performed. The logical processing content of the flip-flop FF1 is as shown in FIG. In this logic processing, the clock signal CK is output signals OUT1 and OUT2.
, And is excluded from the combinational circuit because it does not directly affect the logic levels of the output signals OUT1 and OUT2. The input signals directly related to the logic levels of the output signals OUT1 and OUT2, that is, the data input DT and the output signal OU
Fig. 1 shows a summary of T1 and OUT2.
This is the logic processing content of the combinational circuit on the right side of FIG. Therefore, the logic processing contents of the flip-flop FF1 on the left side of FIG. 1A and the combinational circuit on the right side are equivalent.
【００１６】論理検証対象の回路中にＤ型以外のフリッ
プフロップ（ラッチ回路も含む）が存在するときは、そ
れを上記のＤ型のフリップフロップと同様の方法で組合
せ回路に置換する。この論理検証対象の回路中に、フリ
ップフロップの内部以外に帰還ループが無ければ、この
回路中に順序回路は全て組合せ回路に置換されたことに
のるので、この回路を、組合せ回路と同様の論理検証方
法でその論理処理内容の検証を行う。When a flip-flop other than a D-type (including a latch circuit) exists in a circuit to be verified, it is replaced with a combinational circuit in the same manner as the above-mentioned D-type flip-flop. If there is no feedback loop in the circuit to be verified except inside the flip-flop, it means that all the sequential circuits in this circuit have been replaced by combinational circuits. The logic processing is verified by the logic verification method.
【００１７】この実施例においては、順序回路のフリッ
プフロップ等を入力信号のレベルによって出力信号のレ
ベルが確定したときの入力信号に対する論理処理と等価
な論理処理をもつ組合せ回路に置換しているので、正確
な論理検証を行うことができ、かつ組合せ回路と同様の
論理検証方法でよいので、その論理検証が容易となる。In this embodiment, the flip-flops and the like of the sequential circuit are replaced by a combinational circuit having logical processing equivalent to logical processing on an input signal when the level of an output signal is determined by the level of the input signal. Since accurate logic verification can be performed and the same logic verification method as that of the combinational circuit can be used, the logic verification is facilitated.
【００１８】図２（ａ）〜（ｃ）はそれぞれ回路構成の
異る２つの順序回路とこれら順序回路に上記実施例にお
ける置換を適用したときの等価回路図である。FIGS. 2A to 2C are two sequential circuits having different circuit configurations, respectively, and are equivalent circuit diagrams when the replacement in the above embodiment is applied to these sequential circuits.
【００１９】図２（ａ），（ｂ）それぞれのフリップフ
ロップＦＦ１，ＦＦ２に対し図１（ａ）の置換を行う
と、これらフリップフロップＦＦ１，ＦＦ２は共にその
データ入力（Ｄ）を直接第１の出力信号（Ｑ）とする回
路となるので、図２（ａ），（ｂ）の順序回路は、共に
図２（ｃ）に示すような組合せ回路となる。When the flip-flops FF1 and FF2 shown in FIGS. 2A and 2B are replaced with each other in FIG. 1A, both of the flip-flops FF1 and FF2 directly input their data inputs (D) to the first input. 2 (a) and 2 (b) is a combinational circuit as shown in FIG. 2 (c).
【００２０】従って、図２（ａ），（ｂ）の順序回路
は、互いに等価な論理処理内容をもつことが検証でき
る。Therefore, it can be verified that the sequential circuits of FIGS. 2A and 2B have logical processing contents equivalent to each other.
【００２１】図３（ａ）〜（ｃ）はそれぞれ本発明の第
２の実施例を説明するための論理検証対象の回路中に含
まれるセットリセット付きＤ型のフリップフロップの置
換前、置換後の回路図、及びそれらの論理処理内容を示
す図である。FIGS. 3A to 3C show before and after replacement of a D-type flip-flop with a set reset included in a circuit to be verified for logic for explaining a second embodiment of the present invention. FIG. 2 is a circuit diagram showing the circuit diagram of FIG.
【００２２】この実施例におけるフリップフロップＦＦ
３の論理処理は、セット信号ＳＥＴ及びリセット信号Ｒ
ＳＴがクロック信号ＣＫ及びデータ入力ＤＴに対し優先
する。この置換においても第１の実施例と同様にクロッ
ク信号ＣＫは除かれる。また、セット信号ＳＥＴ及びリ
セット信号ＲＳＴが共に“１”レベルのとき置換前にお
いては出力信号ＯＵＴ１、ＯＵＴ２共不定となり、置換
後は“０”，“１”となってこれらは互いに異るが、置
換前において不定となる場合の論理検証は通常除かれる
ので、論理検証上特に問題はない。すなわち、第１の実
施例と同様に、正確かつ容易に、論理検証対象の回路に
対する論理検証を行うことができる。Flip-flop FF in this embodiment
The logical processing of No. 3 includes a set signal SET and a reset signal R
ST has priority over clock signal CK and data input DT. Also in this replacement, the clock signal CK is removed as in the first embodiment. When both the set signal SET and the reset signal RST are at the “1” level, the output signals OUT1 and OUT2 are undefined before the replacement, and become “0” and “1” after the replacement, which are different from each other. There is no particular problem in the logic verification because the logic verification in the case of being undefined before replacement is usually excluded. That is, similarly to the first embodiment, it is possible to accurately and easily perform logic verification on the circuit to be verified.
【００２３】[0023]
【発明の効果】以上説明したように本発明は、フリップ
フロップ回路内部以外に帰還ループを持たない論理検証
対象の回路中のフリップフロップ回路を、このフリップ
フロップ回路の入力信号の論理レベルによって出力信号
の論理レベルが確定されたときの上記入力信号に対する
論理処理と等価な論理処理を行う組合せ回路に置換して
上記検証対象の回路に対し論理検証を行う構成としたの
で、正確な論理検証を、組合せ回路と同様の方法で容易
に行うことができる効果である。As described above, according to the present invention, a flip-flop circuit in a circuit to be verified which does not have a feedback loop other than inside the flip-flop circuit outputs an output signal according to a logic level of an input signal of the flip-flop circuit. When the logic level of is determined, the logic verification is performed on the circuit to be verified by replacing it with a combinational circuit that performs a logic processing equivalent to the logic processing on the input signal. This is an effect that can be easily performed by a method similar to that of the combinational circuit.
【図１】本発明の第１の実施例を説明するための論理検
証対象の回路中に含まれるフリップフロップの置換前、
置換後の回路図及びこれらの論理処理内容を示す図であ
る。FIG. 1 illustrates a first embodiment of the present invention before a flip-flop included in a logic verification target circuit is replaced.
It is a figure which shows the circuit diagram after replacement, and the content of these logical processes.
【図２】本発明の第１の実施例を説明するための回路構
成の異なる２つの順序回路をこれら順序回路に図１置換
を適用したときの等価回路図である。FIG. 2 is an equivalent circuit diagram in which two sequential circuits having different circuit configurations for explaining the first embodiment of the present invention are obtained by applying the substitution of FIG. 1 to these sequential circuits.
【図３】本発明の第２の実施例を説明するための論理検
証対象の回路中のセットリセット付きＤ型のフリップフ
ロップの置換前、置換後の回路図及びこれらの論理処理
内容を示す図である。FIG. 3 is a circuit diagram before and after replacement of a D-type flip-flop with set / reset in a circuit to be subjected to logic verification to explain a second embodiment of the present invention, and a diagram showing the contents of these logic processes; It is.
【図４】従来の順序回路の論理検証方法の一例を説明す
るための論理検証対象の回路に含まれるセットリセット
付きのフリップフロップの回路図、この論理検証を適用
したときの回路図及びそのテスト時の等価回路図であ
る。FIG. 4 is a circuit diagram of a flip-flop with a set reset included in a circuit to be verified for explaining an example of a conventional logic verification method of a sequential circuit, a circuit diagram when the logic verification is applied, and a test thereof; FIG. 9 is an equivalent circuit diagram at the time.
ＦＦ１〜ＦＦ３，ＦＦ１１ フリップフロップ Ｇ１〜Ｇ３，Ｇ１１，Ｇ１２ 論理ゲート ＩＶ１〜ＩＶ３ インバータ FF1 to FF3, FF11 Flip-flop G1 to G3, G11, G12 Logic gate IV1 to IV3 Inverter
Claims (3)
ップフロップ回路の内部以外に帰還ループを持たない検
証対象の順序回路の論理処理内容を検証する順序回路の
論理検証方法であって、前記フリップフロップ回路を、
このフリップフロップ回路の入力信号の論理レベルによ
って出力信号の論理レベルが確定されたときの前記入力
信号に対する論理処理と等価な論理処理を行う組合せ回
路に置換して前記順序回路の論理処理内容の検証を行う
ようにしたことを特徴とする順序回路の論理検証方法。1. A logic verification method for a sequential circuit including a flip-flop circuit and verifying logical processing contents of a sequential circuit to be verified having no feedback loop except inside the flip-flop circuit, wherein the flip-flop circuit includes: To
Verification of the logical processing contents of the sequential circuit by replacing the combinational circuit with a combinational circuit that performs logical processing equivalent to the logical processing of the input signal when the logical level of the output signal is determined by the logical level of the input signal of the flip-flop circuit And a logic verification method for a sequential circuit.
ロップであり、このＤ型フリップフロップを、データ入
力を直接第１の出力信号とし、前記データ入力をインバ
ータによりレベル反転して第２の出力信号とする組合せ
回路に置換するようにした請求項１記載の順序回路の論
理検証方法。2. The flip-flop circuit is a D-type flip-flop. The D-type flip-flop directly receives a data input as a first output signal, and inverts a level of the data input by an inverter to generate a second output signal. 2. The logic verification method for a sequential circuit according to claim 1, wherein the combinational circuit is replaced with a combinational circuit.
ト付きのＤ型フリップフロップであり、このＤ型フリッ
プフロップを、セット信号とデータ入力とのＯＲ処理を
行うＯＲゲートと、リセット信号のレベル反転処理を行
う第１のインバータと、前記ＯＲゲート及び第１のイン
バータの出力信号のＡＮＤ処理を行い第１の出力信号と
するＡＮＤゲートと、前記第１の出力信号をレベル反転
して第２の出力信号とする第２のインバータとを備えた
組合せ回路に置換するようにした請求項１記載の順序回
路の論理検証方法。3. The flip-flop circuit is a D-type flip-flop with set / reset. The D-type flip-flop is provided with an OR gate for performing an OR process of a set signal and a data input, and a level inversion process of a reset signal. A first inverter, an AND gate that performs an AND operation on the OR gate and an output signal of the first inverter to generate a first output signal, and a second output signal that inverts the level of the first output signal. 2. The logic verification method for a sequential circuit according to claim 1, wherein the logic circuit is replaced with a combinational circuit having a second inverter.
Priority Applications (1)
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|---|---|---|---|
| JP5224322A JP2625355B2 (en) | 1993-09-09 | 1993-09-09 | Logic verification method for sequential circuits |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0785113A JPH0785113A (en) | 1995-03-31 |
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Family Cites Families (3)
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