JP2623711B2 - Semiconductor device - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は超LSI微細加工技術のうち、コンタクトま
たはダイレクトコンタクトの形成法および低抵抗化に関
するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a method of forming a contact or a direct contact and a reduction in resistance among VLSI microfabrication techniques.

〔従来の技術〕[Conventional technology]

第３図は従来のCMOS構造のMOSFETの製造方法を示す工
程断面図である。第３図（ａ）において、Ｐ型シリコン
基板１上のＮチャネルトランジスタ領域にボロンを、Ｐ
チャネルトランジスタ領域にリンをそれぞれイオン注入
し、さらに高温熱処理を施すことによりＰウェル領域２
およびＮウェル領域３をそれぞれ形成する。また表面に
はこの工程において使用された酸化膜４を残しておく。FIG. 3 is a process sectional view showing a conventional method for manufacturing a MOSFET having a CMOS structure. In FIG. 3 (a), boron is added to the N-channel transistor region on the P-type silicon substrate 1,
Phosphorus is ion-implanted into the channel transistor region, and a high-temperature heat treatment is performed thereon to form a P-well region 2.
And N well region 3 are formed. The oxide film 4 used in this step is left on the surface.

第３図（ｂ）において、LOCOS法により分離用のフィ
ールド酸化膜５を熱酸化により形成する。この時、Ｎチ
ャネルトランジスタ用のＰウェル領域２のフィールド酸
化膜５の下にはボロンを選択的にイオン注入してP⁺アイ
ソレーション６を形成しておく。In FIG. 3B, a field oxide film 5 for isolation is formed by thermal oxidation by the LOCOS method. At this time, P ⁺ isolation 6 is formed by selectively ion-implanting boron under the field oxide film 5 in the P-well region 2 for the N-channel transistor.

第３図（ｃ）において、所望の閾値電圧を得るため
に、酸化膜４を介してチャネルドーピングのためのボロ
ンイオン７を注入する。またトランジスタが形成される
活性領域上の酸化膜４を弗酸系溶液により除去した後、
熱酸化によってゲート酸化膜８を例えば300Å程度の厚
さに形成する。In FIG. 3C, boron ions 7 for channel doping are implanted through the oxide film 4 to obtain a desired threshold voltage. After the oxide film 4 on the active region where the transistor is formed is removed with a hydrofluoric acid solution,
A gate oxide film 8 is formed to a thickness of, for example, about 300 ° by thermal oxidation.

第３図（ｄ）において、全面に後工程でゲート電極と
なる多結晶シリコン9aを化学的成長法（CVD）にて3000
Å程度の厚さに堆積する。次にリンデポジションにて多
結晶シリコン9aを低抵抗化する。さらにゲート電極を低
抵抗化する必要がある場合には、図示されないタングス
テンシリサイドのような高融点金属シリサイドを多結晶
シリコン9a上にスパッタデポジションした二層膜構造、
いわゆるポリサイド構造を採用する。In FIG. 3 (d), polycrystalline silicon 9a to be a gate electrode in a later step is deposited on the entire surface by a chemical growth method (CVD) for 3000 times.
Deposit to a thickness of about Å. Next, the resistance of the polycrystalline silicon 9a is reduced by the deposition. If it is necessary to further reduce the resistance of the gate electrode, a two-layer film structure in which a refractory metal silicide such as a tungsten silicide (not shown) is sputter-deposited on the polycrystalline silicon 9a,
A so-called polycide structure is adopted.

第３図（ｅ）において、多結晶シリコン9aからなるゲ
ート電極９とゲート酸化膜８をエッチングにより所定の
位置にパターニングする。またＮチャネルトランジスタ
用のＰウェル領域２の表面にパターニングされたゲート
電極９をマスクとして注入量１×10¹³cm^-2程度のリンイ
オン10をイオン注入する。In FIG. 3E, a gate electrode 9 made of polycrystalline silicon 9a and a gate oxide film 8 are patterned at predetermined positions by etching. Using the gate electrode 9 patterned on the surface of the P-well region 2 for the N-channel transistor as a mask, phosphorus ions 10 of about 1 × 10 ¹³ cm ⁻² are implanted.

第３図（ｆ）において、シリコン酸化膜11をCVD法に
て全面に堆積する。このシリコン酸化膜11は減圧高温酸
化膜でも、常圧低温酸化膜でもよい。In FIG. 3F, a silicon oxide film 11 is deposited on the entire surface by a CVD method. This silicon oxide film 11 may be a low-pressure high-temperature oxide film or a normal-pressure low-temperature oxide film.

第３図（ｇ）において、シリコン酸化膜11に異方性酸
化膜ドライエッチングを施してゲート電極９の側壁にス
ペーサー12を選択的に形成する。さらにスペーサ12とゲ
ート電極９をマスクとして、Ｐウェル領域２の表面には
ヒ素イオン13を、Ｎウェル領域３の表面にはボロンイオ
ン７を高濃度にイオン注入する。In FIG. 3G, the silicon oxide film 11 is subjected to dry etching of an anisotropic oxide film to selectively form spacers 12 on the side walls of the gate electrode 9. Using the spacer 12 and the gate electrode 9 as a mask, arsenic ions 13 are implanted into the surface of the P well region 2 and boron ions 7 are implanted into the surface of the N well region 3 at a high concentration.

第３図（ｈ）において、高温熱処理を施し、注入され
たイオンを拡散、活性化する。Ｐウェル領域２内には主
としてヒ素イオン13によるN⁺拡散層14と、主としてリン
イオン10によるN^-拡散層15とからなる二層拡散層が形成
される。この形態はホットキャリア効果を抑制するため
のLightly Doped Drain（LDD）構造である。またＮウェ
ル領域３内にはボロンイオン７によるP⁺拡散層16が形成
される。また、表面に高温酸化膜17を2000Å程度堆積
し、その上にPSG膜18を常圧CVD法により8000Å程度堆積
した後、高温熱処理にてリフローさせ平坦度を良くす
る。コンタクトホール19を酸化膜ドライエッチングにて
形成し、その部分にアルミ電極20を設けることによりCM
OSトランジスタを形成する。最終的に図のような構造と
なる。In FIG. 3H, a high-temperature heat treatment is performed to diffuse and activate the implanted ions. In the P-well region 2, a two-layer diffusion layer composed mainly of an N ⁺ diffusion layer 14 mainly made of arsenic ions 13 and an N ⁻ diffusion layer 15 mainly made of phosphorus ions 10 is formed. This form is a Lightly Doped Drain (LDD) structure for suppressing the hot carrier effect. In the N well region 3, a P ⁺ diffusion layer 16 of boron ions 7 is formed. Further, a high-temperature oxide film 17 is deposited on the surface by about 2000 mm, and a PSG film 18 is deposited thereon by a normal pressure CVD method at about 8000 mm, and then reflowed by a high-temperature heat treatment to improve the flatness. A contact hole 19 is formed by dry etching of an oxide film, and an aluminum electrode 20 is provided in that portion to form a CM.
An OS transistor is formed. Finally, the structure is as shown in the figure.

第４図は第３図（ｈ）に示されたＮチャネルトランジ
スタの部分断面図である。スペーサ12a,12b、N⁺拡散層1
4a,14bおよびN^-拡散層15a,15bは対称の位置に形成され
る。それに伴ってコンタクトホール19a,19bおよびアル
ミ電極20a,20bも設計上対称の位置に形成されるが、重
ね合わせ時のマスクずれなどによりアルミ電極20a,20b
のうちいずれかがスペーサー12a,12bの側にずれること
がある。第４図ではアルミ電極20aがスペーサー12aの側
に所定の位置よりずれて近づいている。さらに近づくと
コンタクトホール19aエッチング時にスペーサー12aまで
エッチングされ、アルミ電極20aがゲート電極９と接触
してしまう。このような現象を避けるため、マスク上に
マージンを設けてコンタクトホール19a,19b9をゲート電
極９から離して形成する。FIG. 4 is a partial sectional view of the N-channel transistor shown in FIG. 3 (h). Spacers 12a, 12b, N ⁺ diffusion layer 1
4a, 14b and N ^- diffusion layers 15a, 15b are formed at symmetrical positions. Accordingly, the contact holes 19a, 19b and the aluminum electrodes 20a, 20b are also formed at symmetrical positions in design, but the aluminum electrodes 20a, 20b
May shift to the side of the spacers 12a and 12b. In FIG. 4, the aluminum electrode 20a is closer to the spacer 12a side than it is shifted from a predetermined position. When the distance further approaches, the spacer 12a is etched when the contact hole 19a is etched, and the aluminum electrode 20a comes into contact with the gate electrode 9. In order to avoid such a phenomenon, the contact holes 19a and 19b9 are formed apart from the gate electrode 9 with a margin provided on the mask.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

従来のMOSFETは以上のように構成されているので、コ
ンタクトホール19a,19bの間隔を狭くしゲート電極９と
の距離を近くすると、フォトリソグラフィの重ね合わせ
精度が悪い場合には、スペーサー12a,12b内にコンタク
トホール19a,19bのいずれかが形成されてしまい、アル
ミ電極20a,20bのいずれかとゲート電極９とが短絡して
しまう。そのためコンタクトホール19a,19b形成時に
は、マスク上にマージンを設けてコンタクトホール19a,
19bの間隔を広げなければならず、微細化が困難になる
という問題点があった。またコンタクトホール19a,19b
の間隔を広げると、アルミ電極20a,20bの間隔も広くな
り、例えばドレイン電流経路におけるN⁺拡散層14a,14b
の長さが長くなり、その部分でのソース抵抗が大きくな
り信号が遅延するなどという問題点もあった。Since the conventional MOSFET is configured as described above, if the distance between the contact holes 19a and 19b is reduced and the distance to the gate electrode 9 is reduced, if the overlay accuracy of photolithography is poor, the spacers 12a and 12b Either of the contact holes 19a, 19b is formed therein, and either of the aluminum electrodes 20a, 20b and the gate electrode 9 are short-circuited. Therefore, when forming the contact holes 19a and 19b, a margin is provided on the mask to form the contact holes 19a and 19b.
There was a problem that the interval of 19b had to be widened and miniaturization became difficult. Also contact holes 19a, 19b
Is increased, the interval between the aluminum electrodes 20a and 20b is also increased, for example, the N ⁺ diffusion layers 14a and 14b in the drain current path.
, The source resistance at that portion increases, and the signal is delayed.

この発明は、上記のような問題点を解消するためにな
されたもので、例えばコンタクトホール形成時にマージ
ンを必要とせず、コンタクトホールとゲート電極とを近
づけることなどにより微細化を容易にし、また拡散層で
の寄生抵抗を下げることにより特性の優れた半導体装置
を得ることを目的とする。The present invention has been made in order to solve the above-mentioned problems. For example, a margin is not required at the time of forming a contact hole. It is an object to obtain a semiconductor device having excellent characteristics by reducing parasitic resistance in a layer.

〔課題を解決するための手段〕[Means for solving the problem]

この発明に係る半導体装置は、第１導電型の半導体基
板と、前記半導体基板上に所定の間隔をおいて形成され
た第２導電型の第１および第２の領域と、前記第１およ
び第２の領域の間の前記半導体基板上に形成された第１
の絶縁膜と、前記第１の絶縁膜上に形成された電極と、
前記電極の上面および側面に形成された第２の絶縁膜
と、前記第１の領域の一部に接し、前記第２の絶縁膜上
に形成された第１の多結晶シリコン層と、前記第２の領
域の一部に接し、前記第２の絶縁膜上に前記第１の多結
晶シリコン層とは分離して形成された第２の多結晶シリ
コン層と、前記第１の多結晶シリコン層が形成されてい
ない前記第１の領域に接し、前記第１の多結晶シリコン
層上に形成された第１のシリサイド層と、前記第２の多
結晶シリコン層が形成されていない前記第２の領域に接
し、前記第２の多結晶シリコン層上に形成された第２の
シリサイド層とを備えたものである。A semiconductor device according to the present invention includes a semiconductor substrate of a first conductivity type, first and second regions of a second conductivity type formed at predetermined intervals on the semiconductor substrate, and the first and second regions. A first region formed on the semiconductor substrate between two regions;
An insulating film, and an electrode formed on the first insulating film,
A second insulating film formed on the upper surface and side surfaces of the electrode, a first polycrystalline silicon layer formed on the second insulating film in contact with a part of the first region, A second polycrystalline silicon layer which is in contact with a part of the region 2 and is formed on the second insulating film separately from the first polycrystalline silicon layer; And a first silicide layer formed on the first polycrystalline silicon layer and in contact with the first region where the second polycrystalline silicon layer is not formed. And a second silicide layer formed on the second polycrystalline silicon layer in contact with the region.

〔作用〕[Action]

この発明における第１及び第２のシリサイド層は、例
えばコンタクトホールを形成する時には過度のエッチン
グを防止し、電極上の第２の絶縁膜を保護する。The first and second silicide layers in the present invention prevent excessive etching when, for example, forming a contact hole, and protect the second insulating film on the electrode.

〔実施例〕〔Example〕

以下、この発明の一実施例を図について説明する。第
１図はこの発明の一実施例によるＮチャネルMOSFETの製
造方法を示す工程断面図である。第１図（ａ）において
Ｐウェル領域２上にフィールド分離酸化膜５およびゲー
ト酸化膜８を形成する。フィールド分離酸化膜５の下に
はP⁺アイソレーション６が形成される。さらにゲート酸
化膜８上に第１層多結晶シリコン9aを堆積し、リンデポ
ジションにより低抵抗化する。以上の工程は第３図に示
す従来の工程と同様である。An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a process sectional view showing a method for manufacturing an N-channel MOSFET according to one embodiment of the present invention. In FIG. 1A, a field isolation oxide film 5 and a gate oxide film 8 are formed on the P well region 2. P ⁺ isolation 6 is formed below field isolation oxide film 5. Further, a first-layer polycrystalline silicon 9a is deposited on the gate oxide film 8, and the resistance is reduced by the deposition. The above steps are the same as the conventional steps shown in FIG.

第１図（ｂ）において、高温酸化膜21を例えば4000Å
程度の厚さにCVD法により堆積する。高温酸化膜21,第１
層多結晶シリコン9aに異方性エッチングを連続的に行
い、リソグラフィによるゲート電極９および図示されな
い領域の多結晶シリコンによる配線のパターニングを行
う。In FIG. 1B, the high-temperature oxide film 21 is, for example, 4000 °
It is deposited by the CVD method to a thickness of about the same. High temperature oxide film 21, 1st
The layer polycrystalline silicon 9a is continuously subjected to anisotropic etching to pattern the gate electrode 9 by lithography and the wiring by polycrystalline silicon in a region (not shown).

第１図（ｃ）においてゲート電極９をマスクとして注
入量１×10¹³cm^-2程度のリンイオン10をＰウェル領域２
にイオン注入する。イオン注入後不要な部分のゲート酸
化膜８は除去する。なおこの工程は不要な部分のゲート
酸化膜８を除去してから行ってもよい。このリンイオン
10は従来同様に後工程でN^-拡散層15を形成し、チャネル
端の電界緩和の役割をはたす。In FIG. 1 (c), phosphorus ions 10 of about 1 × 10 ¹³ cm ⁻² are implanted into the P well region
Ion implantation. After the ion implantation, unnecessary portions of the gate oxide film 8 are removed. This step may be performed after removing unnecessary portions of the gate oxide film 8. This phosphorus ion
Numeral 10 forms an N ^- diffusion layer 15 in a later step as in the conventional case, and plays a role of relaxing the electric field at the channel end.

第１図（ｄ）において、高温酸化膜を例えば2500Å程
度の厚さにOVD法で堆積し、さらに異方性酸化膜ドライ
エッチングを行い、従来と同様にスペーサー12をゲート
電極９の側壁に残す。In FIG. 1D, a high-temperature oxide film is deposited to a thickness of, for example, about 2500.degree. By the OVD method, and anisotropic oxide film is dry-etched to leave the spacer 12 on the side wall of the gate electrode 9 as in the conventional case. .

第１図（ｅ）において、アンドーピングの第２層多結
晶シリコン22を例えば2000Å程度の厚さに堆積し、その
上からヒ素イオン13を全面にイオン注入する。なおこの
イオン注入はＰウェル領域２の表面にヒ素イオンが達し
ない低加速エネルギーで行う。In FIG. 1 (e), an undoped second-layer polycrystalline silicon 22 is deposited to a thickness of, for example, about 2000.degree., And arsenic ions 13 are ion-implanted over the entire surface. This ion implantation is performed at a low acceleration energy at which arsenic ions do not reach the surface of the P well region 2.

第１図（ｆ）において、ゲート電極９の上部からスペ
ーサー12および活性領域の一部を覆うレイアウトとなる
ように、第２層多結晶シリコン22を異方性エッチングに
よりパターニングする。なお、この工程でのエッチング
はＰウェル領域２を損わない程度の適度なものとする。
この後熱処理を施し、先に注入したリンイオン10および
第２層多結晶シリコン22に注入されたヒ素イオン13をＰ
ウェル領域２内に拡散し、N^-拡散層15および拡散層23を
形成する。In FIG. 1 (f), the second-layer polycrystalline silicon 22 is patterned by anisotropic etching so as to have a layout covering the spacer 12 and a part of the active region from above the gate electrode 9. It should be noted that the etching in this step is moderate so as not to damage the P well region 2.
Thereafter, a heat treatment is performed to convert the previously implanted phosphorus ions 10 and the arsenic ions 13 implanted into the second-layer polycrystalline silicon 22 to P
Diffusion into well region 2 to form N ⁻ diffusion layer 15 and diffusion layer 23.

第１図（ｇ）において、パターニングされた、第２層
多結晶シリコン22をマスクとしてさらにヒ素イオン13を
例えば注入量２×10¹⁵cm^-2程度でイオン注入し、熱処理
により高濃度のN⁺拡散層14を形成する。Ｎチャネルトラ
ンジスタのソース・ドレイン部の不純物プロファイルは
N⁺/N/N^-の３層が連続的に接合された構造となる。さら
に、例えばチタンを1000Å程度の厚さにスパッタ法によ
り堆積し、ランプアニールを施す。N⁺拡散層14などのシ
リコン表面および第２層多結晶シリコン22の表面にはシ
リサイド層24が形成されるが、高温酸化膜21などの酸化
膜上のチタンは反応しない。未反応のチタンは湿式エッ
チングにより除去する。なおこの技術は、例えば特開昭
57−204171号に開示されている。さらに層間絶縁膜とな
る高温酸化膜25をCVD法により全面に堆積する。In FIG. 1 (g), is patterned, a second layer polycrystalline silicon 22 further ion implantation of arsenic ions 13, for example, injection volume 2 × 10 ¹⁵ cm approximately ^-2 as a mask, the heat treatment high-concentration N ⁺ The diffusion layer 14 is formed. The impurity profile of the source / drain part of the N-channel transistor is
A structure in which three layers of N ⁺ / N / N ⁻ are continuously joined. Further, for example, titanium is deposited to a thickness of about 1000 ° by a sputtering method, and lamp annealing is performed. A silicide layer 24 is formed on the surface of the silicon such as the N ⁺ diffusion layer 14 and the surface of the second-layer polycrystalline silicon 22, but titanium on the oxide film such as the high-temperature oxide film 21 does not react. Unreacted titanium is removed by wet etching. This technology is disclosed in, for example,
No. 57-204171. Further, a high-temperature oxide film 25 serving as an interlayer insulating film is deposited on the entire surface by a CVD method.

第１図（ｈ）において、全面にPSG膜18を堆積し熱処
理によりリフローさせて平坦度を良くする。さらにフォ
トリソグラフィを施し、PSG膜18および高温酸化膜25に
異方性エッチングを行い、コンタクトホール19を形成す
る。さらにアルミ・シリコンをスパッタ法にて堆積し、
アルミ電極20を形成する。最終的に図のような構造を得
る。In FIG. 1H, a PSG film 18 is deposited on the entire surface and reflowed by heat treatment to improve the flatness. Furthermore, photolithography is performed, and the PSG film 18 and the high-temperature oxide film 25 are anisotropically etched to form contact holes 19. In addition, aluminum and silicon are deposited by sputtering,
An aluminum electrode 20 is formed. Finally, a structure as shown in the figure is obtained.

第２図は第１図に示す製造方法により得られたMOSFET
の断面図である。スペーセー12a,12bおよび高温酸化膜2
1の上面の一部は、第２層多結晶シリコン22の上面に形
成されたシリサイド層24a,24bによりそれぞれ覆われて
いる。コンタクトホール19a,19bおよびアルミ電極20a,2
0bは設計上対称の位置に形成されるが、重ね合わせ時の
マスクのずれなどによりアルミ電極20a,20bのうちいず
れかがスペーサー12a,12bの側にずれることがある。第
２図ではアルミ電極20aがスペーサー12aの側に所定の位
置よりずれて近づいている。シリサイド層24a,24bはコ
ンタクトホール19a,19bを形成するための異方性エッチ
ングによっても除去されないので、その下のスペーサー
12a,12bもエッチングされない。そのため第２図に示す
ようにコンタクトホール19aがスペーサー12aの上面に形
成されてもアルミ電極20aがゲート電極９と接触するこ
とはない。シリサイド層24a,24bは高温酸化膜21の上方
にまで達しているので、コンタクトホール19a,19b間の
間隔を充分小さくできる。そのため、MOSFETのN⁺拡散層
14,N^-拡散層15およびＮ拡散層23などによるソース抵抗
を充分小さくできる。FIG. 2 shows a MOSFET obtained by the manufacturing method shown in FIG.
FIG. Spacers 12a, 12b and high-temperature oxide film 2
Part of the upper surface of 1 is covered with silicide layers 24a and 24b formed on the upper surface of second-layer polycrystalline silicon 22, respectively. Contact holes 19a, 19b and aluminum electrodes 20a, 2
Although 0b is formed at a symmetrical position in design, one of the aluminum electrodes 20a and 20b may be shifted toward the spacers 12a and 12b due to a shift of a mask at the time of superposition. In FIG. 2, the aluminum electrode 20a is closer to the spacer 12a side than the predetermined position. Since the silicide layers 24a and 24b are not removed even by anisotropic etching for forming the contact holes 19a and 19b, the spacers under the silicide layers 24a and 24b are not removed.
Neither 12a nor 12b is etched. Therefore, even if the contact hole 19a is formed on the upper surface of the spacer 12a as shown in FIG. 2, the aluminum electrode 20a does not contact the gate electrode 9. Since the silicide layers 24a and 24b reach above the high-temperature oxide film 21, the distance between the contact holes 19a and 19b can be made sufficiently small. Therefore, the N ⁺ diffusion layer of the MOSFET
The source resistance due to the 14, N ^- diffusion layer 15 and N diffusion layer 23 can be sufficiently reduced.

またシリサイド層24a,24bを形成することにより、ア
ルミ電極20a,20bを形成する工程においてアルミニウム
と下部のシリコン面との直接の接触を避け、過剰な合金
反応を防止するので良好な接合特性を得ることもでき
る。Also, by forming the silicide layers 24a and 24b, in the step of forming the aluminum electrodes 20a and 20b, direct contact between aluminum and the lower silicon surface is avoided, and an excessive alloying reaction is prevented, so that good bonding characteristics are obtained. You can also.

なお、上記実施例ではアルミ配線によるコンタクト形
成法について述べたが、いわゆるダイレクトコンタクト
ホールを形成し、そのダイレクトコンタクトホール内で
配線用の第３層多結晶シリコンなどと接続する場合にも
この発明は同様に適用できる。In the above embodiment, the method of forming a contact using aluminum wiring has been described. However, the present invention is also applicable to a case where a so-called direct contact hole is formed and connected to a third-layer polycrystalline silicon for wiring or the like in the direct contact hole. The same applies.

また、上記実施例ではＮチャネルMOSFETについて述べ
たが、LDD構造のＰチャネルMOSFETの場合、第２層多結
晶シリコンにボロンを注入しさらにソース・ドレインと
なる領域にボロンを拡散すれば同等の構成となり、その
上面にシリサイド層を設けることにより同様の効果を奏
する。In the above embodiment, an N-channel MOSFET has been described. However, in the case of a P-channel MOSFET having an LDD structure, an equivalent structure can be obtained by implanting boron into the second-layer polycrystalline silicon and further diffusing boron into regions serving as a source / drain. The same effect can be obtained by providing a silicide layer on the upper surface.

また、シリサイド層24a,24bとしては、タングステン
やモリブデンのシリサイドやそれらの合金およびそれら
の複合膜であってもよく同様の効果を奏する。Further, the silicide layers 24a and 24b may be silicide of tungsten or molybdenum, an alloy thereof, or a composite film thereof, with the same effect.

〔発明の効果〕〔The invention's effect〕

以上のようにこの発明によれば、第１及び第２のシリ
サイド層は例えばコンタクトホールを形成する時には、
過度のエッチングを防止し、電極上の第２の絶縁膜を保
護するので、コンタクトホール形成時にマージンを必要
とせず、コンタクトホールとゲート電極とを近づけるこ
となどにより微細化を容易にし、また拡散層での寄生抵
抗を下げることにより特性の優れた半導体装置を得るこ
とができる。As described above, according to the present invention, the first and second silicide layers are formed, for example, when forming a contact hole.
Since excessive etching is prevented and the second insulating film on the electrode is protected, a margin is not required at the time of forming the contact hole, miniaturization is facilitated by bringing the contact hole and the gate electrode close to each other, and a diffusion layer is formed. Therefore, a semiconductor device having excellent characteristics can be obtained by reducing the parasitic resistance in the semiconductor device.

【図面の簡単な説明】[Brief description of the drawings]

第１図はこの発明の一実施例によるMOSFETの製造方法を
示す工程断面図、第２図は第１図に示すMOSFETの構造を
示す断面図、第３図は従来のMOSFETの製造方法を示す工
程断面図、第４図は第３図に示すMOSFETの構造を示す断
面図である。 図において、２はＰウェル領域、８はゲート酸化膜、９
はゲート電極、12はスペーサー、14はN⁺拡散層、15はN^-
拡散層、21は高温酸化膜、22は第２層多結晶シリコン、
23はＮ拡散層、24はシリサイド層である。 なお、各図中同一符号は同一または相当部分を示す。FIG. 1 is a process sectional view showing a method for manufacturing a MOSFET according to an embodiment of the present invention, FIG. 2 is a sectional view showing the structure of the MOSFET shown in FIG. 1, and FIG. 3 shows a conventional method for manufacturing a MOSFET. FIG. 4 is a sectional view showing the structure of the MOSFET shown in FIG. In the figure, 2 is a P well region, 8 is a gate oxide film, 9
Gate electrode, 12 is a spacer, 14 an N ⁺ diffusion layer, 15 N ^-
A diffusion layer, 21 is a high temperature oxide film, 22 is a second layer polycrystalline silicon,
23 is an N diffusion layer and 24 is a silicide layer. In the drawings, the same reference numerals indicate the same or corresponding parts.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】第１導電型の半導体基板と、 前記半導体基板上に所定の間隔をおいて形成された第２
導電型の第１および第２の領域と、 前記第１および第２の領域の間の前記半導体基板上に形
成された第１の絶縁膜と、 前記第１の絶縁膜上に形成された電極と、 前記電極の上面および側面に形成された第２の絶縁膜
と、 前記第１の領域の一部に接し、前記第２の絶縁膜上に形
成された第１の多結晶シリコン層と、 前記第２の領域の一部に接し、前記第２の絶縁膜上に前
記第１の多結晶シリコン層とは分離して形成された第２
の多結晶シリコン層と、 前記第１の多結晶シリコン層が形成されていない前記第
１の領域に接し、前記第１の多結晶シリコン層上に形成
された第１のシリサイド層と、 前記第２の多結晶シリコン層が形成されていない前記第
２の領域に接し、前記第２の多結晶シリコン層上に形成
された第２のシリサイド層とを備えた半導体装置。A first conductive type semiconductor substrate; and a second conductive type semiconductor substrate formed at a predetermined interval on the semiconductor substrate.
First and second regions of a conductivity type, a first insulating film formed on the semiconductor substrate between the first and second regions, and an electrode formed on the first insulating film A second insulating film formed on the top and side surfaces of the electrode; a first polycrystalline silicon layer formed on the second insulating film in contact with a part of the first region; A second insulating layer which is in contact with a part of the second region and is formed on the second insulating film separately from the first polycrystalline silicon layer;
A first silicide layer formed on the first polycrystalline silicon layer in contact with the first region where the first polycrystalline silicon layer is not formed; And a second silicide layer formed on the second polycrystalline silicon layer in contact with the second region where the second polycrystalline silicon layer is not formed.