JP2621681B2 - Stacked varistor - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、電圧非直線抵抗体とし
て機能する積層型バリスタに関し、特に内部電極と半導
体セラミックス層との界面に生じるショットキー障壁を
利用して電圧非直線特性を得るようにした場合の、サー
ジ耐量，制限電圧等の各特性を劣化させることなく、漏
れ電流を改善できるようにした構造に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a laminated varistor functioning as a voltage non-linear resistor, and more particularly, to obtaining a voltage non-linear characteristic by utilizing a Schottky barrier generated at an interface between an internal electrode and a semiconductor ceramic layer. The present invention relates to a structure in which leakage current can be improved without deteriorating characteristics such as surge withstand voltage and limiting voltage in the case of (1).
【０００２】[0002]
【従来の技術】近年、通信機器等の電子機器の分野にお
いては、小型化，電子部品の集積化が急速に進んでお
り、これに伴ってバリスタにおいても小型化，あるいは
低電圧化の要求が高まっている。このような要求に対応
するものとして、従来、ディスク型に代わる積層型バリ
スタがある（例えば、特願平1-302496号) 。この積層型
バリスタは、半導体セラミックス層と内部電極とを交互
に重ねて積層体を形成するとともに、該積層体の両端面
に上記各内部電極の一端面を交互に導出し、該両端面に
上記内部電極の一端面に接続される外部電極を形成して
構成されている。また、上記内部電極間のセラミックス
層内には上記外部電極に接続されない非接続内部電極が
設けられており、この非接続内部電極は積層体内に封入
されている。このような積層型バリスタでは、上記内部
電極，及び非接続内部電極と半導体セラミックス層との
界面に形成されるショットキー障壁によって電圧非直線
性特性を得るものである。このショットキー障壁は上記
内部電極，セラミックス層の材質，材料により決定され
ることから、セラミックス層の積層数によってバリスタ
電圧をコントロールしている。2. Description of the Related Art In recent years, in the field of electronic equipment such as communication equipment, miniaturization and integration of electronic parts have been rapidly progressing, and accordingly, demands have also been made for varistors to be reduced in size or reduced in voltage. Is growing. In order to meet such a demand, there has conventionally been a laminated varistor instead of a disk type (for example, Japanese Patent Application No. 1-302496). The laminated varistor is configured such that a semiconductor ceramic layer and an internal electrode are alternately stacked to form a laminated body, and one end face of each of the internal electrodes is alternately led out to both end faces of the laminated body. An external electrode connected to one end surface of the internal electrode is formed. A non-connection internal electrode that is not connected to the external electrode is provided in the ceramic layer between the internal electrodes, and the non-connection internal electrode is sealed in the laminate. In such a multilayer varistor, a voltage non-linearity characteristic is obtained by a Schottky barrier formed at the interface between the internal electrode and the non-connection internal electrode and the semiconductor ceramic layer. Since the Schottky barrier is determined by the materials and materials of the internal electrodes and the ceramic layer, the varistor voltage is controlled by the number of stacked ceramic layers.
【０００３】[0003]
【発明が解決しようとする課題】ところで、上記積層型
バリスタにおいて、静電容量，サージ耐量，あるいは制
限電圧をより向上させるには内部電極の積層数を増やし
たり，電極面積を大きくすることが有効である。しかし
ながら上記従来の積層型バリスタでは、内部電極の積層
数を増やしたり，電極面積を大きくすると、漏れ電流が
増加して消費電力が増大するという問題点がある。一
方、上記内部電極の面積を小さくすると漏れ電流は抑制
できるものの、逆にサージ耐量が低下するとともに、制
限電圧が大きくなるという問題が生じる。By the way, in the above-mentioned laminated varistor, it is effective to increase the number of laminated internal electrodes or to increase the electrode area in order to further improve the capacitance, surge withstand voltage or limiting voltage. It is. However, the above-mentioned conventional multilayer varistor has a problem that when the number of stacked internal electrodes is increased or the electrode area is increased, the leakage current increases and the power consumption increases. On the other hand, when the area of the internal electrode is reduced, the leakage current can be suppressed, but on the contrary, the surge withstand capability is reduced and the limit voltage is increased.
【０００４】本発明は、上記従来の状況に鑑みてなされ
たもので、サージ耐量，制限電圧の各特性を劣化させる
ことなく、漏れ電流を低減できる積層型バリスタを提供
することを目的としている。The present invention has been made in view of the above-mentioned conventional circumstances, and has as its object to provide a multilayer varistor capable of reducing leakage current without deteriorating characteristics of surge withstand voltage and limiting voltage.
【０００５】[0005]
【課題を解決するための手段】本件発明者らは、漏れ電
流が生じる原因について検討したところ、内部電極と半
導体セラミックス層との界面に存在するポアに電界が加
わると放電が生じ、これが漏れ電流を増大させているこ
とを見出した。そしてこのような放電による漏れ電流を
低減するには上記ポアを金属酸化物で埋めることが有効
であることを見い出した。ここで上記ポアを埋める物質
として金属酸化物を選んだのは、積層体の焼成過程で半
導体セラミックス層内に酸素を供給する必要があるため
である。そこで本件発明者らは、数種類の金属酸化物か
らＭｎ3 Ｏ4 ，Ｃｏ2 ＣＯ3 ，及びＰｒ6 Ｏ11を選定
し、これらを内部電極に添加して実験を行ったところ、
上記Ｃｏ2 ＣＯ3 ，Ｐｒ6 Ｏ11を単独で添加した場合
は、焼成後にＣｏ，Ｐｒが半導体セラミックス層中に拡
散してしまい、その結果ポアを埋めることができなかっ
た。一方、同じ金属酸化物でもＭｎ3 Ｏ4 を添加した場
合は、焼成時に拡散することなく内部電極と半導体セラ
ミックス層との界面付近にＭｎが存在し、かつポアを埋
めていることが確認できた。この結果、Ｍｎを添加する
ことにより同一内部電極面積で、サージ耐量，制限電圧
等の各特性を満足しながら、漏れ電流を小さくできるこ
とに想到し、本発明を成したものである。Means for Solving the Problems The present inventors examined the cause of the leakage current, and found that when an electric field was applied to the pore existing at the interface between the internal electrode and the semiconductor ceramic layer, a discharge was generated. Was found to be increasing. It has been found that it is effective to fill the pores with a metal oxide in order to reduce the leakage current due to such discharge. The reason why the metal oxide is selected as a material for filling the pores is that oxygen needs to be supplied into the semiconductor ceramic layer during the firing process of the laminate. Therefore, the present inventors selected Mn 3 O 4 , Co 2 CO 3 , and Pr 6 O 11 from several kinds of metal oxides, added these to the internal electrode, and performed an experiment.
When Co 2 CO 3 and Pr 6 O 11 were added alone, Co and Pr diffused into the semiconductor ceramic layer after firing, and as a result, the pores could not be filled. On the other hand, even when the same metal oxide was added with Mn 3 O 4 , it was confirmed that Mn was present near the interface between the internal electrode and the semiconductor ceramic layer and filled the pores without being diffused during firing. . As a result, the present inventors have conceived that, by adding Mn, the leakage current can be reduced while satisfying the characteristics such as surge withstand voltage and limiting voltage with the same internal electrode area, and made the present invention.
【０００６】そこで請求項１の発明は、半導体セラミッ
クス層と内部電極とを交互に重ねて積層体を形成し、該
積層体の両端面に外部電極を形成してなる積層型バリス
タにおいて、上記半導体セラミックス層と内部電極との
界面に形成されるショットキー障壁によって電圧非直線
特性が与えられており、上記半導体セラミックス層と内
部電極との界面付近にマンガンが存在しており、かつこ
のマンガンが界面に生じるポアを埋めていることを特徴
としている。また、請求項２の発明は、請求項１におい
て、上記内部電極がＭｎ3 Ｏ4 に換算して0.01〜20.0重
量％のマンガンを含有する金属材料により構成されてい
ることを特徴としている。ここで、上記Ｍｎ3 Ｏ4 の添
加量を限定した理由は、この添加量が0.01重量％以下で
は漏れ電流の改善効果が得られ難く、また20.0重量％を
超えると半導体セラミックス層の焼結が不十分となり易
く、その結果バリスタ電圧が著しく大きくなるからであ
る。なお、本発明の積層型バリスタには、上記セラミッ
クス層内の内部電極間に外部電極に接続されない非接続
内部電極を配設したものも含まれ、要は半導体セラミッ
クス層と電極との界面に形成されるショットキー障壁に
よって電圧非直線性特性を得るようにしたものであれば
いずれにも適用できる。Therefore, the present invention provides a multilayer varistor in which a semiconductor ceramic layer and internal electrodes are alternately stacked to form a laminate, and external electrodes are formed on both end surfaces of the laminate. A voltage non-linear characteristic is given by a Schottky barrier formed at the interface between the ceramic layer and the internal electrode, and manganese exists near the interface between the semiconductor ceramic layer and the internal electrode, and this manganese is present at the interface. It is characterized by filling the pores that occur in The invention of claim 2, in claim 1, is characterized by being composed of a metallic material the internal electrode contains 0.01 to 20.0 wt% of manganese in terms of Mn 3 O 4. Here, the reason for limiting the amount of Mn 3 O 4 added is that if this amount is less than 0.01% by weight, the effect of improving the leakage current is hardly obtained, and if it exceeds 20.0% by weight, the sintering of the semiconductor ceramic layer is not achieved. This is because the varistor voltage tends to be insufficient, and as a result, the varistor voltage becomes extremely large. Note that the laminated varistor of the present invention also includes one in which a non-connected internal electrode that is not connected to an external electrode is disposed between the internal electrodes in the ceramic layer, and is formed at the interface between the semiconductor ceramic layer and the electrode. The present invention can be applied to any device that obtains a voltage non-linear characteristic by a Schottky barrier.
【０００７】[0007]
【作用】本発明に係る積層型バリスタによれば、ショッ
トキー特性によって電圧非直線特性が与えられる半導体
セラミックス層と内部電極との界面付近にマンガンを存
在させ、このマンガンにより上記界面に生じるポアを埋
めるようにしたので、放電による漏れ電流を低減でき、
消費電力を抑制できる。しかも同じ電極面積で漏れ電流
を低減できることから、サージ耐量，制限電圧等の各特
性を劣化させることはない。また、上記マンガンを界面
付近に存在させたので、不純物濃度を高めることがで
き、それだけショットキー障壁を向上できる。According to the multilayer varistor according to the present invention, manganese is present near the interface between the semiconductor ceramic layer and the internal electrode where the voltage nonlinearity is given by the Schottky characteristic, and pores generated at the interface by the manganese are reduced. Because it is filled, leakage current due to discharge can be reduced,
Power consumption can be reduced. In addition, since the leakage current can be reduced with the same electrode area, each characteristic such as surge withstand voltage and limiting voltage does not deteriorate. In addition, since the manganese is present near the interface, the impurity concentration can be increased, and the Schottky barrier can be improved accordingly.
【０００８】[0008]
【実施例】以下、本発明の実施例を図について説明す
る。図１及び図２は本発明の一実施例による積層型バリ
スタを説明するための図である。図において、１は本実
施例の積層型バリスタである。このバリスタ１は直方体
状のもので、ＺｎＯを主成分とする半導体セラミックス
層２とＰｔからなる内部電極３とを交互に積層し、これ
を一体焼成してなる焼結体４の左, 右端面４ａ，４ｂに
Ａｇ／Ｐｄからなる外部電極５を形成して構成されてい
る。また、上記各内部電極３の一端面３ａは焼結体４の
左, 右端面４ａ，４ｂに交互に導出されており、この端
面３ａは上記外部電極５に電気的に接続されている。さ
らに上記各内部電極３の他の部分はセラミックス層２の
内側に位置して焼結体４内に封入されている。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 and 2 are views for explaining a multilayer varistor according to an embodiment of the present invention. In the drawing, reference numeral 1 denotes a laminated varistor of the present embodiment. The varistor 1 has a rectangular parallelepiped shape, and alternately laminates a semiconductor ceramic layer 2 containing ZnO as a main component and an internal electrode 3 made of Pt, and fires the sintered body 4 integrally and left and right end faces thereof. External electrodes 5 made of Ag / Pd are formed on 4a and 4b. Further, one end faces 3a of the internal electrodes 3 are alternately led to left and right end faces 4a, 4b of the sintered body 4, and the end faces 3a are electrically connected to the external electrodes 5. Further, the other parts of the internal electrodes 3 are located inside the ceramic layer 2 and sealed in the sintered body 4.
【０００９】また、上記各内部電極３の間の半導体セラ
ミックス層２内には、一対の非接続内部電極６，６が配
設されている。この各非接続内部電極６の周端面はセラ
ミックス層２の内側に位置して焼結体４内に封入されて
おり、これにより上記内部電極３，３間には外部電極５
に電気的に接続されない非接続内部電極６が介在されて
いる。なお、上記焼結体４の上，下面にはダミーとして
のセラミックス層７が配設されている。In the semiconductor ceramic layer 2 between the internal electrodes 3, a pair of unconnected internal electrodes 6, 6 are provided. The peripheral end surface of each of the non-connected internal electrodes 6 is located inside the ceramic layer 2 and is sealed in the sintered body 4, whereby the external electrodes 5 are provided between the internal electrodes 3 and 3.
A non-connected internal electrode 6 that is not electrically connected to the internal electrode is interposed. A ceramic layer 7 as a dummy is provided on the upper and lower surfaces of the sintered body 4.
【００１０】そして、上記内部電極３，及び非接続内部
電極６にはマンガンが添加されており、このマンガンの
添加量はＭｎ3 Ｏ4 に換算して0.01〜20.0重量％の範囲
内となっている。これにより上記マンガンは内部電極
３，及び非接続内部電極６と半導体セラミックス層２と
の界面付近に存在しており、かつポアを埋めている。Manganese is added to the internal electrodes 3 and the non-connected internal electrodes 6, and the added amount of manganese is in the range of 0.01 to 20.0% by weight in terms of Mn 3 O 4. I have. As a result, the manganese exists near the interface between the internal electrode 3 and the non-connection internal electrode 6 and the semiconductor ceramic layer 2 and fills the pores.
【００１１】次に本実施例の積層型バリスタ１の製造方
法について説明する。まず、ＺｎＯ( 97.9mol ％),Ｃｏ
ＣＯ3(1.0mol％）, ＭｎＣＯ3(0.5mol％）,Ｓｂ2 Ｏ
3(2.0mol％),及びＢｉ2 Ｏ3(0.5 mol ％) を上記各モル
比で混合してなるセラミックス材料粉に、Ｂ2 Ｏ3,Ｓｉ
Ｏ2 ，ＰｂＯ，及びＺｎＯからなるガラス粉末を0.1 重
量％加えて調合し、原料を作成する。さらにこの原料に
有機質バインダを混合して、リバースローラ方式により
厚さ１０μｍのグリーンシートを形成し、このグリーン
シートを矩形状に切断して多数のセラミックスシート２
ａを形成する。Next, a method of manufacturing the multilayer varistor 1 of the present embodiment will be described. First, ZnO (97.9 mol%), Co
CO 3 (1.0 mol%), MnCO 3 (0.5 mol%), Sb 2 O
3 (2.0 mol%) and Bi 2 O 3 (0.5 mol%) in the above-mentioned respective molar ratios are mixed with B 2 O 3 , Si
A glass powder composed of O 2 , PbO and ZnO is added at 0.1% by weight to prepare a raw material. Further, an organic binder is mixed with the raw material to form a green sheet having a thickness of 10 μm by a reverse roller method, and the green sheet is cut into a rectangular shape to form a large number of ceramic sheets 2.
a is formed.
【００１２】次に、Ｐｔからなる金属粉末に有機ビヒク
ルを混合してペーストを形成し、このペーストにＭｎ3
Ｏ4 を0.01〜20.0wt％添加するとともに、Ｃｏ2 Ｃ
Ｏ3 ，及びＰｒ6 Ｏ11をそれぞれ0.001 〜30.0wt％添加
して電極ペーストを作成する。[0012] Next, by mixing the organic vehicle to the metal powder consisting of Pt to form a paste, Mn 3 to the paste
With the addition 0.01～20.0Wt% of O 4, Co 2 C
O 3, and Pr 6 and O 11 were added respectively 0.001 ~30.0wt% create an electrode paste.
【００１３】そして、上記セラミックスシート２ａの上
面に上記電極ペーストを印刷して内部電極３を形成す
る。この場合、内部電極３の一端面３ａがセラミックス
シート２ａの端縁まで延び、残りの端面はセラミックス
シート２ａの内側に位置するよう形成する。また、別の
セラミックスシート２ａの上面に、同じく電極ペースト
を印刷して非接続内部電極６を形成する。この非接続内
部電極６は、これの全ての端面がセラミックスシート２
ａの周縁より内側に位置するよう形成する。Then, the internal electrode 3 is formed by printing the electrode paste on the upper surface of the ceramic sheet 2a. In this case, one end face 3a of the internal electrode 3 is formed to extend to the edge of the ceramic sheet 2a, and the other end face is formed inside the ceramic sheet 2a. The electrode paste is also printed on the upper surface of another ceramic sheet 2a to form the non-connection internal electrodes 6. All the end faces of the non-connection internal electrode 6 have the ceramic sheet 2
It is formed so as to be located inside the periphery of a.
【００１４】次に、図２に示すように、上記内部電極３
が形成されたセラミックスシート２ａに非接続内部電極
６が形成されたセラミックスシート２ａを２枚重ねて半
導体セラミックス層２を形成し、このセラミックス層２
を順次積層する。この場合、セラミックス層２と内部電
極３とが交互に重なり、かつ内部電極３の一端面３ａの
みがセラミックス層２の左, 右端面に互い違いに露出す
るよう配置する。さらにこれの上面，下面に電極ペース
トが印刷されていないセラミックスシート２ａを１０枚
重ねてなるセラミックス層７を重ねる。次にこれの積層
方向に２ｔ/cm2の圧力を加えて圧着して積層体を形成
し、これを所定寸法に切断する。これにより、図１に示
すように、各内部電極３間のセラミックス層２内に一対
の非接続内部電極６が配置された構造となる。Next, as shown in FIG.
The semiconductor ceramic layer 2 is formed by laminating two ceramic sheets 2a on which the non-connection internal electrodes 6 are formed on the ceramic sheet 2a on which the ceramic layers 2 are formed.
Are sequentially laminated. In this case, the ceramic layers 2 and the internal electrodes 3 are arranged so as to alternately overlap with each other, and only one end face 3a of the internal electrode 3 is alternately exposed to the left and right end faces of the ceramic layer 2. Further, a ceramic layer 7 made up of ten ceramic sheets 2a on which no electrode paste is printed is laminated on the upper and lower surfaces thereof. Next, a pressure of 2 t / cm 2 is applied in the laminating direction to press and compress to form a laminated body, which is cut into a predetermined size. Thus, as shown in FIG. 1, a structure in which a pair of non-connection internal electrodes 6 are arranged in the ceramic layer 2 between the internal electrodes 3 is obtained.
【００１５】そして、上記積層体を、空気中にて1050〜
1150℃の温度で３時間加熱焼成し、焼結体４を得る。こ
の焼成時にマンガンが上記内部電極３，及び非接続内部
電極６と半導体セラミックス層２との界面付近に析出す
るとともに、該界面に生じる空孔，つまりポアを埋める
こととなる。最後に、上記焼結体４の、内部電極３の一
端面３ａが露出された左, 右端面４ａ，４ｂに、Ａｇ：
Ｐｄ＝７：３の重量比からなる導体ペーストを塗布した
後、焼き付けて外部電極５を形成する。これにより本実
施例の積層型バリスタ１が製造される。[0015] Then, the above-mentioned laminate is subjected to
It is heated and fired at a temperature of 1150 ° C. for 3 hours to obtain a sintered body 4. During this firing, manganese precipitates near the interface between the internal electrode 3 and the non-connection internal electrode 6 and the semiconductor ceramic layer 2 and fills pores generated at the interface, that is, pores. Finally, on the left and right end faces 4a and 4b of the sintered body 4 where one end face 3a of the internal electrode 3 is exposed, Ag:
After applying a conductive paste having a weight ratio of Pd = 7: 3, the external electrode 5 is formed by baking. As a result, the multilayer varistor 1 of this embodiment is manufactured.
【００１６】このように本実施例によれば、内部電極
３，及び非接続内部電極６にＭｎ3 Ｏ4 を０．０１〜２
０．０重量％添加し、該Ｍｎが各電極３，６と半導体セ
ラミックス層２との界面に生じたポアを埋めるととも
に、界面付近に存在するようにした。その結果、サージ
耐量，制限電圧等の各特性を劣化させることなく、同一
電極面積で漏れ電流だけを低減でき、消費電力を抑制で
きる。As described above, according to the present embodiment, Mn 3 O 4 is applied to the internal electrodes 3 and the non-connected internal electrodes 6 in an amount of 0.01 to 2%.
0.0% by weight was added so that the Mn filled pores formed at the interfaces between the electrodes 3 and 6 and the semiconductor ceramic layer 2 and existed near the interfaces. As a result, it is possible to reduce only the leakage current with the same electrode area without deteriorating characteristics such as surge withstand voltage and limiting voltage, and to suppress power consumption.
【００１７】[0017]
【表１】 [Table 1]
【００１８】表１は、本実施例の積層型バリスタ１の効
果を確認するために行った試験結果を示す。この試験
は、上記実施例の製造方法により、Ｍｎ3 Ｏ4 の添加量
を0.001 〜30wt％の範囲で変化させて積層型バリスタを
作成した。そして、この各積層型バリスタのバリスタ電
圧Ｖ1mA , 制限電圧比Ｖ2A/ Ｖ1mA , 静電容量PF,8×20
μsec の三角電流波を印加したときのサージ耐量A ，及
び電圧２ｖを３０秒間印加した時の抵抗値ＭΩを測定し
た。なお、比較するためにＭｎを添加しない従来の積層
型バリスタについても同様の測定を行った。同表からも
明らかなように、本実施例試料，比較試料，及び従来試
料とも制限電圧比Ｖ2A/ Ｖ1mA は1.5 〜1.7 、サージ耐
量は50A といずれも満足できる特性が得られている。ま
た、従来試料, 及びＭｎ0.001 wt％の比較試料では、抵
抗値がそれぞれ0.19M Ω，0.91M Ωと低く漏れ電流が大
きくなっている。これに対してＭｎ0.01wt％以上の実施
例試料, 比較試料は1.82〜20.0M Ωと高い値が得られて
いる。しかし添加量が20wt％を越えると、Ｖ1mA が高く
なっており、かつ静電容量も低くなっている。このこと
からＭｎ3 Ｏ4 の添加量を0.01〜20.0wt％の範囲内にす
るのが望ましいことがわかる。Table 1 shows the results of tests performed to confirm the effects of the multilayer varistor 1 of this embodiment. In this test, a multilayer varistor was prepared by changing the amount of Mn 3 O 4 added in the range of 0.001 to 30 wt% by the manufacturing method of the above example. The varistor voltage V1mA , the limiting voltage ratio V2A / V1mA , the capacitance PF, and the
The surge resistance A when a triangular current wave of μsec was applied and the resistance MΩ when a voltage of 2 V was applied for 30 seconds were measured. For comparison, the same measurement was performed on a conventional multilayer varistor to which Mn was not added. As is clear from the table, all of the samples of the present embodiment, the comparative sample, and the conventional sample have the limiting voltage ratio V 2 A / V 1 mA of 1.5 to 1.7 and the surge withstand capability of 50 A, which are satisfactory characteristics. The resistance values of the conventional sample and the comparative sample with Mn of 0.001 wt% are low at 0.19 MΩ and 0.91 MΩ, respectively, and the leakage current is large. On the other hand, high values of 1.82 to 20.0 MΩ were obtained in the example samples and comparative samples having Mn of 0.01 wt% or more. However, when the addition amount exceeds 20 wt%, V 1 mA is increased and the capacitance is also decreased. This added amount of Mn 3 O 4 from it can be seen that it is desirable in the range of 0.01~20.0wt%.
【００１９】なお、上記実施例では内部電極３間の半導
体セラミックス層２内に非接続内部電極６を配置した場
合を例にとって説明したが、本発明はこの非接続内部電
極を配置していない構造のものにも勿論適用でき、この
場合も上記実施例と同様の効果が得られる。In the above embodiment, the case where the non-connection internal electrode 6 is disposed in the semiconductor ceramic layer 2 between the internal electrodes 3 has been described as an example. However, the present invention has a structure in which the non-connection internal electrode is not disposed. Of course, the same effect can be obtained in this case.
【００２０】
[0020]
【発明の効果】以上のように本発明に係る積層型バリス
タによれば、ショットキー障壁が形成される半導体セラ
ミックス層と内部電極との界面に、ポアを埋めるマンガ
ンを存在させたので、サージ耐量，制限電圧等の各特性
を劣化させることなく、放電による漏れ電流を低減で
き、消費電力を抑制でき、また、上記ショットキー障壁
を向上できる効果がある。As described above, according to the multilayer varistor according to the present invention, since manganese filling the pores is present at the interface between the semiconductor ceramic layer on which the Schottky barrier is formed and the internal electrode, the surge withstand capability can be obtained. Without deteriorating each characteristic such as the limiting voltage and the like, the leakage current due to the discharge can be reduced, the power consumption can be suppressed, and the Schottky barrier can be improved.
【図１】本発明の一実施例による積層型バリスタを説明
するための断面図である。FIG. 1 is a cross-sectional view illustrating a laminated varistor according to an embodiment of the present invention.
【図２】上記実施例の積層型バリスタの製造方法を説明
するための分解斜視図である。FIG. 2 is an exploded perspective view for explaining a method of manufacturing the multilayer varistor of the embodiment.
１ 積層型バリスタ ２ 半導体セラミックス層 ３ 内部電極 ４ 焼結体（積層体） ４ａ，４ｂ 焼結体の端面 ５ 外部電極 Reference Signs List 1 laminated varistor 2 semiconductor ceramic layer 3 internal electrode 4 sintered body (laminated body) 4a, 4b end face of sintered body 5 external electrode
───────────────────────────────────────────────────── フロントページの続き (72)発明者 米田 康信 京都府長岡京市天神２丁目26番10号 株 式会社村田製作所内 (72)発明者 坂部 行雄 京都府長岡京市天神２丁目26番10号 株 式会社村田製作所内 (56)参考文献 特開 平２−73604（ＪＰ，Ａ) 特開 昭51−73256（ＪＰ，Ａ) ──────────────────────────────────────────────────続 き Continuing from the front page (72) Inventor Yasunobu Yoneda 2-26-10 Tenjin, Nagaokakyo-shi, Kyoto Co., Ltd. Inside Murata Manufacturing Co., Ltd. (72) Inventor Yukio Sakabe 2-26-10 Tenjin, Nagaokakyo-shi, Kyoto Co., Ltd. (56) References JP-A-2-73604 (JP, A) JP-A-51-73256 (JP, A)
Claims (2)
互に重ねて積層体を形成し、該積層体の両端面に外部電
極を形成してなる積層型バリスタにおいて、上記半導体
セラミックス層と内部電極との界面に形成されるショッ
トキー障壁によって電圧非直線特性が与えられており、
上記半導体セラミックス層と内部電極との界面付近にマ
ンガンが存在しており、かつこのマンガンが界面に生じ
るポアを埋めていることを特徴とする積層型バリスタ。1. A a semiconductor ceramic layers and the internal electrodes overlapped alternately to form a laminate, the laminate type varistor obtained by forming external electrodes on both end faces of the laminate, the semiconductor
A shot formed at the interface between the ceramic layer and the internal electrode
Voltage nonlinearity is given by the Tokey barrier,
Near the interface between the semiconductor ceramic layer and the internal electrode
Manganese is present at the interface
Varistors characterized by filling in pores .
3 Ｏ4 に換算して0.01〜20.0重量％のマンガンを含有す
る金属材料により構成されていることを特徴とする積層
型バリスタ。2. The method according to claim 1, wherein the internal electrode is Mn.
A multilayer varistor comprising a metal material containing 0.01 to 20.0% by weight of manganese in terms of 3 O 4 .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3099516A JP2621681B2 (en) | 1991-04-03 | 1991-04-03 | Stacked varistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3099516A JP2621681B2 (en) | 1991-04-03 | 1991-04-03 | Stacked varistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04306801A JPH04306801A (en) | 1992-10-29 |
| JP2621681B2 true JP2621681B2 (en) | 1997-06-18 |
Family
ID=14249418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3099516A Expired - Fee Related JP2621681B2 (en) | 1991-04-03 | 1991-04-03 | Stacked varistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2621681B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5173256A (en) * | 1974-12-20 | 1976-06-24 | Matsushita Electric Ind Co Ltd | SANKAAENDENATSUHICHOKUSENTEIKOTAIYODENKYOKUZAIRYO |
| JPH0273604A (en) * | 1988-09-08 | 1990-03-13 | Murata Mfg Co Ltd | Laminated type varistor |
-
1991
- 1991-04-03 JP JP3099516A patent/JP2621681B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04306801A (en) | 1992-10-29 |
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