JP2616082B2 - Semiconductor test equipment - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体素子の論理特性を試験する半導体試験
装置に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor test apparatus for testing the logic characteristics of a semiconductor device.
第２図は、従来の半導体試験装置を示すブロック系統
図である。同図において、１は半導体試験装置の基本周
期を作る原発振器、2aは被試験半導体素子（以下「デバ
イス」という）への入力波形を作るためのクロックセッ
トタイミングエッジ発生器（以下「クロックセットTG」
という）、同じく2bはクロックリセットタイミングエッ
ジ発生器（以下「クロックリセットTG」という）、2c,2
dは判定用タイミングエッジを発生するためのストロー
ブタイミングエッジ発生器（以下「ストローブTG」とい
う）、３は出力波形および判定期待値の「１」、「０」
データを格納するテストパターンデータメモリ、４はテ
ストパターンデータメモリ３の番地をコントロールする
アドレスコントローラ、５は各テストピンが入力ピンで
あるか判定ピンであるかを指定するピンコントローラ信
号発生器である。FIG. 2 is a block diagram showing a conventional semiconductor test apparatus. In FIG. 1, reference numeral 1 denotes an original oscillator for generating a basic cycle of a semiconductor test apparatus; "
2b is a clock reset timing edge generator (hereinafter referred to as “clock reset TG”), 2c, 2
d is a strobe timing edge generator (hereinafter, referred to as "strobe TG") for generating a timing edge for determination, and 3 is "1" or "0" of an output waveform and a determination expected value.
A test pattern data memory 4 for storing data, an address controller 4 for controlling the address of the test pattern data memory 3, and a pin controller signal generator 5 for designating whether each test pin is an input pin or a determination pin. .
また、ｆは、各タイミングエッジ発生器2a〜2dからの
エッジ、テストパターンデータメモリ３からのデータお
よびピンコントロール信号発生器５からの信号（以下
「ピンコントロール信号」という）ｐをどのように組み
合わせるかを指定するフォーマットセレクト信号であ
る。Further, f is how the edges from the timing edge generators 2a to 2d, the data from the test pattern data memory 3 and the signal p from the pin control signal generator 5 (hereinafter referred to as "pin control signal") are combined. Is a format select signal that specifies
７は上記組合せを行なうフォーマット回路、８はフォ
ーマット回路７から出力された入力波形用立上りエッジ
および立下りエッジより入力波形パルスを作る入力波形
形成回路、９は入力波形形成回路８のパルス波形を実入
力波形用振幅にするドライバ回路、10はデバイスからの
出力を受けるHI（ハイ）出力用コンパレータ、11は同じ
くLO（ロー）出力用コンパレータ、12aはHI判定用回
路、12bはLO判定用回路、12cは中間値（高インピーダン
ス状態）であることを判定するHIZ判定用回路を示す。7 is a format circuit for performing the above combination, 8 is an input waveform forming circuit for forming an input waveform pulse from the rising and falling edges for the input waveform output from the format circuit 7, and 9 is a pulse waveform of the input waveform forming circuit 8. A driver circuit for setting the amplitude for the input waveform, 10 is a HI (high) output comparator that receives the output from the device, 11 is a LO (low) output comparator, 12a is a HI determination circuit, 12b is a LO determination circuit, Reference numeral 12c denotes an HIZ determination circuit that determines that the value is an intermediate value (high impedance state).
次に動作について説明する。原発振器１から、基本周
期信号が、クロックセットTG2a、クロックリセットTG2
b、ストローブTG2c,2dの各TGおよびアドレスコントロー
ラ４に送られる。基本周期信号が送られてきたクロック
セットTG2aおよびクロックリセットTG2bはそれぞれ、デ
バイスへの入力波形用のセットエッジおよびリセットエ
ッジを作り出し、フォーマット回路７に送る。また、ス
トローブTG2c,ストローブTG2dでは、デバイスからの出
力をどのタイミングで判定するかを定めるタイミングエ
ッジを発生し、同じくフォーマット回路７に送る。ま
た、アドレスコントローラ４は、原発振器１から送られ
てくる基本周期信号の周期に従って、テストパターンデ
ータメモリ３に格納されているテストパターンデータを
フォーマット回路７に送る。Next, the operation will be described. From the original oscillator 1, the basic period signal is transmitted to the clock set TG2a and the clock reset TG2.
b, sent to each TG of the strobe TGs 2c and 2d and the address controller 4. The clock set TG2a and the clock reset TG2b to which the basic period signal has been sent respectively create a set edge and a reset edge for an input waveform to the device, and send them to the format circuit 7. Further, the strobe TG2c and the strobe TG2d generate timing edges that determine when to determine the output from the device, and send the same to the format circuit 7. Further, the address controller 4 sends the test pattern data stored in the test pattern data memory 3 to the format circuit 7 in accordance with the cycle of the basic cycle signal sent from the original oscillator 1.
フォーマット回路７では、各テストピンがデバイスへ
の入力用ピン（以下「ドライバピン」という）である
か、デバイスからの出力を判定するための判定ピン（以
下「コンパレータピン」という）であるかを示すピンコ
ントロール信号ｐによりクロックTG2a,2b又はストロー
ブTG2c,2dをセレクトする。ドライバピンである場合、
どのような入力波形を形成するかというフォーマットセ
レクト信号ｆに従って、クロックセットTG2aからのセッ
トエッジと、クロックリセットTG2bからのリセットエッ
ジと、テストパターンデータメモリ３からのテストパタ
ーンデータとを組み合わせて、デバイスへの入力波形の
立上りポイント用エッジと立下りポイント用エッジを得
る。この両エッジから、入力波形形成回路８により入力
波形パルスが作られ、ドライバ回路９により実際使用さ
れる電圧に変換され、ピン先より出ていく。The format circuit 7 determines whether each test pin is an input pin to the device (hereinafter referred to as a “driver pin”) or a determination pin for determining an output from the device (hereinafter referred to as a “comparator pin”). The clock TG2a, 2b or the strobe TG2c, 2d is selected by the indicated pin control signal p. If it is a driver pin,
According to a format select signal f indicating what kind of input waveform is formed, the set edge from the clock set TG2a, the reset edge from the clock reset TG2b, and the test pattern data from the test pattern data memory 3 are combined. Of the rising and falling edges of the input waveform to the input. From both edges, an input waveform pulse is generated by the input waveform forming circuit 8, converted into a voltage actually used by the driver circuit 9, and exits from the pin tip.
ピンコントロール信号発生器５からのピンコントロー
ル信号ｐがコンパレータピンである場合、はストローブ
TG2cおよびストローブTG2dからのエッジがセレクトされ
る。また、ピンコントロール信号発生器５からは、エッ
ジ判定、ウインド判定（区間判定）、HIZ判定のどれで
あるかという情報も送られてくる。エッジ判定である場
合はストローブTG2c又はストローブTG2dのいずれかのエ
ッジが、またウインド判定の場合はストローブTG2cとス
トローブTG2dの両エッジから作られたパルスが、テスト
パターンデータメモリ３からの情報が「１」ならばHI判
定回路12aへ、「０」ならばLO判定回路12bへ送られる。
また、HIZ判定（中間値判定）の場合はストローブTG2c
又はストローブTG2dのエッジがHIZ判定回路12cへ送られ
る。If the pin control signal p from the pin control signal generator 5 is a comparator pin, a strobe
Edges from TG2c and strobe TG2d are selected. The pin control signal generator 5 also sends information on which of edge determination, window determination (section determination), and HIZ determination. In the case of the edge judgment, either the edge of the strobe TG2c or the strobe TG2d, in the case of the window judgment, a pulse generated from both edges of the strobe TG2c and the strobe TG2d, and the information from the test pattern data memory 3 is "1". Is sent to the HI judgment circuit 12a, and if "0", it is sent to the LO judgment circuit 12b.
In the case of HIZ judgment (intermediate value judgment), strobe TG2c
Alternatively, the edge of the strobe TG2d is sent to the HIZ determination circuit 12c.
デバイスからの出力はHI出力用コンパレータ10及びLO
出力用コンパレータ11で受けられ、あらかじめ設定され
ている判定電圧設定値により、HI判定回路12a、LO判定
回路12b、HIZ判定回路2cに送られる。それぞれの判定回
路12a〜12cでは、フォーマット回路７からのタイミング
で各コンパレータからの信号が正しいか否かを判定し、
否の場合はエラー情報a,b,cをCPUに送る。The output from the device is HI output comparator 10 and LO
It is received by the output comparator 11 and sent to the HI determination circuit 12a, the LO determination circuit 12b, and the HIZ determination circuit 2c according to a preset determination voltage setting value. Each of the determination circuits 12a to 12c determines whether or not the signal from each comparator is correct at the timing from the format circuit 7,
If not, error information a, b, and c are sent to the CPU.
従来の半導体試験装置は以上のように構成されている
ので、デバイスのテストプログラムを作成する者は、テ
ストパターン（「１」，「０」出力、「１」，「０」判
定等）とフォーマット（入力波形の形状等）を考慮しな
がらプログラムする必要があった。また、TGの数も多
く、半導体試験装置ピンの１ピンあたりのコストも高く
なるなどの問題があった。Since the conventional semiconductor test apparatus is configured as described above, a person who creates a test program for a device can specify a test pattern (“1”, “0” output, “1”, “0” determination, etc.) and a format. (The shape of the input waveform, etc.) had to be considered while programming. In addition, there is a problem that the number of TGs is large, and the cost per pin of the semiconductor test device increases.
本発明はこのような点に鑑みてなされたものであり、
その目的とするところは、従来装置のフォーマット回路
およびテストパターンデータメモリをなくし、テストプ
ログラムを作成する者の負荷を軽減し、さらには安価な
装置を得ることにある。The present invention has been made in view of such a point,
It is an object of the present invention to eliminate the format circuit and the test pattern data memory of the conventional device, to reduce the load on the test program creator, and to obtain an inexpensive device.
この発明に係る半導体試験装置は、所定の周期を有す
る基本周期信号に対応して、信号波形の立ち上がりタイ
ミングがあらかじめ規定されたHIエッジ信号を発生する
HIタイミングエッジ発生器と信号波形の立ち下がりタイ
ミングがあらかじめ規定されたLOエッジ信号を発生する
LOタイミングエッジ発生器とを有する信号発生部と、こ
の信号発生部で発生した各エッジ信号が入力され、基本
周期信号に同期して、各エッジ信号を入力信号形成回路
を介して被試験半導体素子へ入力する入力信号を形成す
るために使用するのか、被試験半導体素子からの出力波
形と比較判定するために使用するのかを選択し出力する
入出力ピンセレクト回路と、この入出力ピンセレクト回
路からの出力波形判定用の各エッジ信号が入力され、各
エッジ信号をエッジ判定に使用するのかウインド判定に
使用するのかを選択し出力するウインドストローブセレ
クト回路と、このウインドストローブセレクト回路によ
りウインド判定に使用するとして選択された出力波形判
定用の各エッジ信号が入力され、ウインドストローブ信
号を形成し出力するウインド形成回路と、このウインド
形成回路から出力されたウインドストローブ信号または
ウインドストローブセレクト回路よりエッジ判定に使用
するとして選択された各エッジ信号を、被試験半導体素
子の出力信号との出力波形判定用の信号としてHIもしく
はLOを判定するHI−LO判定回路に出力するのか、または
中間値判定を行う判定回路に出力するのかを選択する中
間値判定セレクト回路とを有するものである。A semiconductor test apparatus according to the present invention generates an HI edge signal in which a rising timing of a signal waveform is defined in advance in response to a basic cycle signal having a predetermined cycle.
HI timing edge generator and generates LO edge signal with pre-defined fall timing of signal waveform
A signal generation unit having an LO timing edge generator, and each edge signal generated by the signal generation unit is input, and in synchronization with the basic period signal, each edge signal is input to the semiconductor device under test via an input signal forming circuit. An input / output pin select circuit for selecting and using whether to use an input signal to be input to the semiconductor device or to use it for comparison with an output waveform from the semiconductor device under test, Each edge signal for output waveform judgment is input, and each edge signal is used to determine whether to use it for edge judgment or window judgment, and a window strobe select circuit that outputs the selected signal. Each edge signal for the output waveform judgment selected as the A window forming circuit, and a window strobe signal output from the window forming circuit or each edge signal selected to be used for edge determination by the window strobe select circuit, for determining an output waveform of an output signal of the semiconductor device under test. And an intermediate value determination selection circuit for selecting whether to output the signal to a HI-LO determination circuit that determines HI or LO or to output the signal to a determination circuit that performs intermediate value determination.
［作用］ この発明に係る半導体試験装置においては、所定の周
期を有する基本周期信号に対応して、あらかじめ規定さ
れたタイミングで信号を発生するHIタイミングエッジ発
生器とLOタイミングエッジ発生器とを有する信号発生部
を備え、基本周期信号に同期して各種判定の選択を可能
にしたので、これによりフォーマット回路とパターンデ
ータメモリを無くすことができ、装置を安価なものにす
ることができる。[Operation] The semiconductor test apparatus according to the present invention includes an HI timing edge generator and an LO timing edge generator for generating a signal at a predetermined timing corresponding to a basic cycle signal having a predetermined cycle. Since the signal generator is provided and various determinations can be selected in synchronization with the basic period signal, the format circuit and the pattern data memory can be eliminated, and the apparatus can be made inexpensive.
まず、本発明の実施例の概要について述べる。本実施
例は、デバイス出力の判定タイミングエッジ発生器をHI
判定専用タイミングエッジ発生器とLO判定専用タイミン
グエッジ発生器とし、各種判定をピンコントロール信号
のみで切換え可能にしたものである。また、デバイスへ
の入力波形形成用エッジ発生器においても、入力波形立
上り専用タイミングエッジ発生器、入力波形立下り専用
タイミングエッジ発生器とし、上記HI判定専用タイミン
グエッジ発生器およびLO判定専用タイミングエッジ発生
器と共用し、ピンコントロール信号のみで切換え可能に
したものである。First, an outline of an embodiment of the present invention will be described. In this embodiment, the device output determination timing edge generator is set to HI.
A timing edge generator dedicated to judgment and a timing edge generator dedicated to LO judgment are used, and various judgments can be switched by only a pin control signal. In addition, the input waveform rising edge generator and the input waveform falling dedicated timing edge generator are also used as the input waveform forming edge generator for the device. It can be switched with only the pin control signal.
以下、本発明の実施例を図について説明する。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
第１図は、本発明による半導体試験装置の一実施例を
示すブロック系統図である。同図において、１は原発振
器、2eはデバイス入力波形立上りタイミングエッジ、ウ
インドストローブHI判定時スタートタイミングエッジ、
ウインドストローブLO判定時エンドタイミングエッジお
よびエッジ判定時タイミングエッジの発生器を共用した
TG、2fはデバイス入力波形立下りタイミングエッジ、ウ
インドストローブLO判定時スタートタイミングエッジ、
ウインドストローブHI判定時エンドタイミングエッジお
よびエッジ判定時タイミングエッジの発生器を共用した
TGであり、原発振器１と2e、2fのTGで信号発生部を構成
する。５はピンコントロール信号発生器、８は入力波形
形成回路、９はドライバであり、入力波形形成回路８と
ドライバ９で入力信号形成回路を構成する。10はHI出力
用コンパレータ、11はLO出力用コンパレータ、12aはHI
判定回路、12bはLO判定回路、12cはHIZ判定回路、13aは
ピンコントロール信号発生器５からの信号paによりドラ
イバピンであるかコンパレータピンであるかをセレクト
する入出力ピンセレクト回路、13bはピンコントロール
信号発生器５からの信号pbによりエッジ判定であるかウ
インド判定であるかをセレクトするウインドストローブ
セレクト回路、13cは中間値判定であるか否かをセレク
トするHIZ判定セレクト回路、14aはHI判定時のウインド
ストローブを形成するHIウインド形成回路、14bはLO判
定時のウインドストローブを形成するLOウインド形成回
路、15は２信号をオア（OR）出力するオアゲートであ
る。なお、TG2e,2fは、共通的な構成として同種のもの
としても良く、また専用的な異種のものとしても良い。FIG. 1 is a block diagram showing one embodiment of a semiconductor test apparatus according to the present invention. In the figure, 1 is an original oscillator, 2e is a rising edge of a device input waveform, a start timing edge at the time of a window strobe HI determination,
End strobe edge for wind strobe LO judgment and timing edge generator for edge judgment shared
TG, 2f are device input waveform falling timing edge, wind strobe LO judgment start timing edge,
End strobe edge for wind strobe HI judgment and timing edge generator for edge judgment shared
The signal generator is composed of the original oscillators 1 and the TGs of 2e and 2f. 5 is a pin control signal generator, 8 is an input waveform forming circuit, and 9 is a driver. The input waveform forming circuit 8 and the driver 9 constitute an input signal forming circuit. 10 is HI output comparator, 11 is LO output comparator, 12a is HI
A judgment circuit, 12b is a LO judgment circuit, 12c is a HIZ judgment circuit, 13a is an input / output pin select circuit that selects a driver pin or a comparator pin by a signal pa from the pin control signal generator 5, and 13b is a pin. A window strobe select circuit for selecting whether an edge determination or a window determination is made based on a signal pb from the control signal generator 5, 13c is an HIZ determination select circuit for selecting whether or not an intermediate value determination, and 14a is an HI determination. An HI window forming circuit for forming a window strobe at the time of operation, a LO window forming circuit 14b for forming a window strobe at the time of LO judgment, and an OR gate 15 for outputting two signals OR (OR). Note that the TGs 2e and 2f may be of the same type as a common configuration, or may be of a dedicated type.
次に動作について説明する。原発振器１から基本周期
信号が、TGa2e、TG2fおよびピンコントロール信号発生
器５に送られる。基本周期信号の送られてきたTG2eおよ
びTG2fは、あらかじめセットされたタイミングでエッジ
を発生する。基本周期に同期して発生されたピンコント
ロール信号発生器５からの信号paで入出力ピンセレクト
回路13aがドライバピンをセレクトすると、入力波形形
成回路８は、TG2eから出てくるエッジで立ち上げ、TG2f
から出てくるエッジで立ち下げるパルス波形を作り、こ
のパルスはドライバ９により実際のデバイス入力波形の
電圧に変換され、ピン先より出ていく。Next, the operation will be described. The fundamental period signal is sent from the original oscillator 1 to TGa2e, TG2f and the pin control signal generator 5. TG2e and TG2f to which the basic cycle signal has been sent generate edges at preset timings. When the input / output pin select circuit 13a selects the driver pin with the signal pa from the pin control signal generator 5 generated in synchronization with the basic cycle, the input waveform forming circuit 8 rises at the edge coming out of TG2e, TG2f
A pulse waveform that falls at the edge coming out of the device is generated, and this pulse is converted into the voltage of the actual device input waveform by the driver 9 and exits from the pin tip.
また、ピンコントロール信号発生器５からの信号pa
で、入出力ピンセレクト回路13aがコンパレータピンを
セレクトし、同じくピンコントロール信号発生器５から
の信号pbで、ウインドストローブセレクト回路13bがエ
ッジ判定をセレクトすると、TG2eおよびTG2fから出てく
るエッジはそのままオアゲート15を通り、HIZセレクト1
3cに入る。ピンコントロール信号発生器５からの信号pc
によりHIZ判定セレクト回路13cがHIZ判定をセレクトす
ると、TG2e又はTG2fからのエッジはHIZ判定回路12cに送
られ、中間値判定を行なう。HIZ判定セレクト回路13cが
HIZ判定をセレクトしていない場合は、TG2eからのエッ
ジはHI判定回路12aに送られ、そのエッジのタイミング
でHI判定を行ない、TG2fからのエッジはLO判定回路12b
に送られ、そのエッジのタイミングでLO判定を行なう。
また、ウインドストローブセレクト回路13bでウインド
判定がセレクトされた場合は、TG2eのタイミングで立上
り、TG2fのタイミングで立下るパルスがHIウインド形成
回路14aで作られ、HI判定回路12a又はHIZ判定回路12cに
送られ、パルス間判定を行なうか、あるいは、TG2fのタ
イミングで立上り、TG2eのタイミングで立下るパルスが
LOウインド形成回路14bで作られ、LO判定回路12b又はHI
Z判定回路12cに送られ、パルス間判定を行なう。Also, the signal pa from the pin control signal generator 5
Then, when the input / output pin select circuit 13a selects the comparator pin and the signal pb from the pin control signal generator 5 selects the edge determination by the wind strobe select circuit 13b, the edges coming out of TG2e and TG2f remain unchanged. Go through OR gate 15 and select HIZ 1
Enter 3c. Signal pc from pin control signal generator 5
When the HIZ judgment selection circuit 13c selects the HIZ judgment, the edge from TG2e or TG2f is sent to the HIZ judgment circuit 12c to perform the intermediate value judgment. HIZ judgment select circuit 13c
When the HIZ determination is not selected, the edge from TG2e is sent to the HI determination circuit 12a, and the HI determination is performed at the timing of the edge, and the edge from TG2f is output to the LO determination circuit 12b.
And the LO is determined at the timing of the edge.
When the window determination is selected by the window strobe select circuit 13b, a pulse rising at the timing of TG2e and falling at the timing of TG2f is generated by the HI window forming circuit 14a, and is output to the HI determination circuit 12a or the HIZ determination circuit 12c. The pulse is sent and the pulse interval is determined, or the pulse that rises at the timing of TG2f and falls at the timing of TG2e
It is made by the LO window forming circuit 14b, and the LO determining circuit 12b or HI
The signal is sent to the Z determination circuit 12c to make a pulse interval determination.
以上説明したように、この発明に係る半導体試験装置
は、所定の周期を有する基本周期信号に対応して、信号
波形の立ち上がりタイミングがあらかじめ規定されたHI
エッジ信号を発生するHIタイミングエッジ発生器と信号
波形の立ち下がりタイミングがあらかじめ規定されたLO
エッジ信号を発生するLOタイミングエッジ発生器とを有
する信号発生部と、この信号発生部で発生した各エッジ
信号が入力され、基本周期信号に同期して、各エッジ信
号を入力信号形成回路を介して被試験半導体素子へ入力
する入力信号を形成するために使用するのか、被試験半
導体素子からの出力波形と比較判定するために使用する
のかを選択し出力する入出力ピンセレクト回路と、この
入出力ピンセレクト回路からの出力波形判定用の各エッ
ジ信号が入力され、各エッジ信号をエッジ判定に使用す
るのかウインド判定に使用するのかを選択し出力するウ
インドストローブセレクト回路と、このウインドストロ
ーブセレクト回路によりウインド判定に使用するとして
選択された出力波形判定用の各エッジ信号が入力され、
ウインドストローブ信号を形成し出力するウインド形成
回路と、このウインド形成回路から出力されたウインド
ストローブ信号またはウインドストローブセレクト回路
よりエッジ判定に使用するとして選択された各エッジ信
号を、被試験半導体素子の出力信号との出力波形判定用
の信号としてHIもしくはLOを判定するHI−LO判定回路に
出力するのか、または中間値判定を行う判定回路に出力
するのかを選択する中間値判定セレクト回路とを備える
ようにしたことにより、従来装置のフォーマット回路と
パターンデータメモリとを無くすことができるので、装
置を安価なものにでき、またデバイステストプログラム
作成者の負担を軽減できる効果がある。また、デバイス
入力波形用タイミングエッジ発生器も上記両タイミング
エッジ発生器と共用すれば、さらに安価な装置にでき
る。As described above, the semiconductor test apparatus according to the present invention provides the HI in which the rising timing of the signal waveform is defined in advance in response to the basic period signal having the predetermined period.
HI timing to generate edge signal and LO with predefined fall timing of signal waveform
A signal generation unit having an LO timing edge generator for generating an edge signal, and each edge signal generated by the signal generation unit are input, and each edge signal is synchronized with a basic period signal and is input to an input signal forming circuit. An input / output pin select circuit that selects and outputs whether to use the signal to form an input signal to be input to the semiconductor device under test or to use it for comparison with the output waveform from the semiconductor device under test. Each of the edge signals for output waveform determination from the output pin select circuit is input, and a window strobe select circuit for selecting and outputting whether each edge signal is used for edge determination or window determination, and a window strobe select circuit Each edge signal for output waveform determination selected as used for window determination is input by
A window forming circuit for forming and outputting a window strobe signal; and a window strobe signal output from the window forming circuit or each edge signal selected by the window strobe select circuit to be used for edge determination, the output of the semiconductor device under test. An intermediate value determination select circuit for selecting whether to output to a HI-LO determination circuit that determines HI or LO as a signal for output waveform determination with a signal or to output to a determination circuit that performs intermediate value determination. With this configuration, the format circuit and the pattern data memory of the conventional device can be eliminated, so that the device can be made inexpensive and the burden on the device test program creator can be reduced. Further, if the timing edge generator for the device input waveform is shared with both of the above-mentioned timing edge generators, a more inexpensive device can be obtained.
第１図は本発明による半導体試験装置の一実施例を示す
ブロック系統図、第２図は従来の半導体試験装置を示す
ブロック系統図である。 １…原発振器、2e,2f…タイミングエッジ発生器（T
G）、５…ピンコントロール信号発生器、８…入力波形
形成回路、９…ドライバ、10…HI出力用コンパレータ、
11…LO出力用コンパレータ、12a…HI判定回路、12b…LO
判定回路、12c…HIZ判定回路、13a…入出力ピンセレク
ト回路、13b…ウインドストローブセレクト回路、13c…
HIZ判定セレクト回路、14a…HIウインド形成回路、14b
…LOウインド形成回路、15…オアゲート。FIG. 1 is a block diagram showing an embodiment of a semiconductor test apparatus according to the present invention, and FIG. 2 is a block diagram showing a conventional semiconductor test apparatus. 1: Original oscillator, 2e, 2f: Timing edge generator (T
G) 5, pin control signal generator, 8: input waveform forming circuit, 9: driver, 10: HI output comparator,
11… LO output comparator, 12a… HI judgment circuit, 12b… LO
Judgment circuit, 12c: HIZ judgment circuit, 13a: I / O pin select circuit, 13b: Wind strobe select circuit, 13c ...
HIZ judgment select circuit, 14a ... HI window formation circuit, 14b
… LO window formation circuit, 15… OR gate.
Claims (1)
て、信号波形の立ち上がりタイミングがあらかじめ規定
されたHIエッジ信号を発生するHIタイミングエッジ発生
器と信号波形の立ち下がりタイミングがあらかじめ規定
されたLOエッジ信号を発生するLOタイミングエッジ発生
器とを有する信号発生部と、 この信号発生部で発生した前記各エッジ信号が入力さ
れ、前記基本周期信号に同期して、前記各エッジ信号を
入力信号形成回路を介して被試験半導体素子へ入力する
入力信号を形成するために使用するのか、前記被試験半
導体素子からの出力波形と比較判定するために使用する
のかを選択し出力する入出力ピンセレクト回路と、 この入出力ピンセレクト回路からの出力波形判定用の前
記各エッジ信号が入力され、前記各エッジ信号をエッジ
判定に使用するのかウインド判定に使用するのかを選択
し出力するウインドストローブセレクト回路と、 このウインドストローブセレクト回路によりウインド判
定に使用するとして選択された出力波形判定用の前記各
エッジ信号が入力され、ウインドストローブ信号を形成
し出力するウインド形成回路と、 このウインド形成回路から出力された前記ウインドスト
ローブ信号または前記ウインドストローブセレクト回路
より前記エッジ判定に使用するとして選択された前記各
エッジ信号を、前記被試験半導体素子の出力信号との出
力波形判定用の信号としてHIもしくはLOを判定するHI−
LO判定回路に出力するのか、または中間値判定を行う判
定回路に出力するのかを選択する中間値判定セレクト回
路と、 を備えたことを特徴とする半導体試験装置。1. An HI timing edge generator for generating a HI edge signal having a predetermined rising timing of a signal waveform and a falling timing of a signal waveform corresponding to a basic cycle signal having a predetermined cycle. A signal generating unit having an LO timing edge generator for generating the LO edge signal, and the edge signals generated by the signal generating unit are input, and the edge signals are input in synchronization with the basic period signal. An input / output pin for selecting and using whether to use the signal to form an input signal to be input to the semiconductor device under test via the signal forming circuit or to use it for comparison with the output waveform from the semiconductor device under test. A select circuit, and each of the edge signals for output waveform determination from the input / output pin select circuit is input, and the edge signals are A window strobe select circuit for selecting and using whether to use for edge determination or window determination, and each of the edge signals for output waveform determination selected for use in window determination by the window strobe select circuit. A window forming circuit that forms and outputs a window strobe signal; and the window strobe signal output from the window forming circuit or the edge signals selected by the window strobe select circuit to be used for the edge determination. HI- or LO to determine HI or LO as an output waveform determination signal with the output signal of the semiconductor device under test
A semiconductor test apparatus comprising: an intermediate value determination select circuit that selects whether to output to an LO determination circuit or to a determination circuit that performs intermediate value determination.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005178A JP2616082B2 (en) | 1990-01-12 | 1990-01-12 | Semiconductor test equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005178A JP2616082B2 (en) | 1990-01-12 | 1990-01-12 | Semiconductor test equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03210486A JPH03210486A (en) | 1991-09-13 |
| JP2616082B2 true JP2616082B2 (en) | 1997-06-04 |
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Family Applications (1)
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|---|---|---|---|
| JP2005178A Expired - Lifetime JP2616082B2 (en) | 1990-01-12 | 1990-01-12 | Semiconductor test equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2616082B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009025020A1 (en) * | 2007-08-20 | 2009-02-26 | Advantest Corporation | Tester, test method, and manufacturing method |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5437445A (en) * | 1977-08-29 | 1979-03-19 | Takeda Riken Ind Co Ltd | Logic circuit tester |
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-
1990
- 1990-01-12 JP JP2005178A patent/JP2616082B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009025020A1 (en) * | 2007-08-20 | 2009-02-26 | Advantest Corporation | Tester, test method, and manufacturing method |
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| Publication number | Publication date |
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| JPH03210486A (en) | 1991-09-13 |
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