JP2615657B2 - ヘテロ接合バイポーラトランジスタ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ヘテロ接合バイポーラトランジスタに関す
る。

〔発明の概要〕

本発明はエミッタ領域とベース領域とコレクタ領域と
を有するヘテロ接合バイポーラトランジスタにおいて、
エミッタ領域又はコレクタ領域を形成する帯状の半導体
層とその上のベース領域を形成する帯状の半導体層とを
交差し、その交差領域上にコレクタ領域又はエミッタ領
域を形成し、交差領域を真性領域とし、ベース領域の交
差領域以外の部分に外部ベース領域を形成することによ
り、製造時にマスクの重ね合せ誤差があっても真性領域
の面積に変動を生ぜしめず、且つ寄生容量の小さい高速
性に優れた微小トランジスタを得るようにしたものであ
る。

〔従来の技術〕

ヘテロ接合バイポーラトランジスタは、シリコンなど
のホモ接合バイポーラトランジスタが有する欠点を克服
することができるトランジスタである。エミッタ（Ｅ）
にAlGaAs、ベース（Ｂ）及びコレクタ（Ｃ）にGaAsを用
いた場合のヘテロ接合バイポーラトランジスタを例にと
ると、原理的に優れた点は次の通りである。ベース中の
多数キャリアである正孔は、エミッタ−ベースの間のバ
ンドギャップ差（ΔEg）のエネルギ障壁のために、エミ
ッタ中へは拡散できず、ベース電流は減少し、エミッタ
からベースへの電子の注入効率が増加する。従って、ベ
ース濃度を大きくし、エミッタ濃度を小さくしても増巾
度（β＝I_C/I_B）を大きくすることができる。これは高
速性に関係するベース抵抗とエミッタ−ベース間接合容
量を小さくできることを意味している。そして、シリコ
ン・バイポーラ素子より高速であることが理論的にも又
実験的にも示されている。

第９図はイオン注入技術と金属埋込み技術を駆使した
プレーナ型ヘテロ接合バイポーラトランジスタの構造で
ある。この構造に係るトランジスタの製法例を簡単に説
明する。

半絶縁性GaAs基板（１）上に順次コレクタ電極取出層
（２）となるn⁺−GaAs層、コレクタ領域（３）となるｎ
−GaAs層、ベース領域（即ち真性ベース領域）（４）と
なるｐ−GaAs層、エミッタ領域（５）となるＮ−AlGaAs
層及びキャップ層（６）となるｎ−GaAs層をエピタキシ
ャル成長した後、先ずエミッタ領域を残すようにn⁺−Ga
Asのキャップ層（６）をエッチング除去し、SiO₂をマス
クとしてMgを注入した後、アニールによって外部ベース
領域（７）を形成する。次に、ボロン又はH⁺のイオン注
入によって素子分離領域（８）及びベース／コレクタ分
離領域（９）を形成する。次に、コレクタ電極形成領域
のSiO₂層（10）の窓開け、トレンチ（溝部）（11）の形
成、このトレンチ（11）への金属（12）の埋込みによっ
て、所謂エミッタ・トップ型のヘテロ接合バイポーラト
ランジスタ（13）を作製する。（14）はベース電極、
（15）はエミッタ電極、（16）はコレクタ電極である。

一方、第10図に示すようにコレクタ領域を表面側にし
た所謂コレクタ・トップ型へのヘテロ接合バイポーラト
ランジスタ（17）も考えられている。このコレクタ・ト
ップ型のヘテロ接合バイポーラトランジスタの作製の手
順は、エピタキシーの順序が変るだけで、ほとんど第９
図のエミッタ・トップ型のヘテロ接合バイポーラトラン
ジスタ（13）と同じである。第10図において、第９図と
対応する部分に同一符号を付すも、（18）はエミッタ電
極取出層となるn⁺−GaAs層、（５）はエミッタ領域とな
るＮ−AlGaAs層、（４）はコレクタ領域となるｎ−GaAs
層、（19）はコレクタキャップ層となるn⁺−GaAs層、
（７）は外部ベース領域である。

一般的にはコレクタ・トップ型のヘテロ接合バイポー
ラトランジスタの方が、エミッタトップ型のヘテロ接合
バイポーラトランジスタより高速性が高いと考えられて
いる。その理由は次の通りである。コレクタ面積が小さ
いのでコレクタ−ベース間接合容量が小さくなる。注入
レベルの高いときのヘテロ接合バイポーラトランジスタ
の高速性を制限する一つの要因がコレクタ容量であるの
で大きな長所である。一方、逆にエミッタ面積は大きく
なるのでエミッタ−ベース間接合容量は大きくなる。こ
れは短所である。しかしエミッタ−ベース間はヘテロ接
合であり、ホモ接合に比べて小さくなる。又エミッタ濃
度が小さいので、本来エミッタ接合容量は小さくでき、
大きな問題とならない。コレクタ容量の減少による長所
の方がはるかに大きく、発表されているシミュレーショ
ンでもコンタクト・トップ型ヘテロ接合バイポーラトラ
ンジスタの方が速い。

〔発明が解決しようとする問題点〕

第９図及び第10図の従来のヘテロ接合バイポーラトラ
ンジスタの欠点を挙げれば次のようなことである。

（ｉ）外部ベース領域はＮ−AlGaAs層又はＮ−GaAs層へ
のMgのイオン注入とアニールによって形成される。これ
らの層はキャリア濃度が小さいので高濃度のMg注入（〜
10¹⁹以上）とアニールによって横方向拡散が生じ真性領
域の面積が不安定となる。

（ii）Ｎ−AlGaAsイオン注入層の活性化のMgの活性率は
悪く、又結晶の回復も悪い。従って、電子及び正孔の再
結合中心が多く形成されており、ベースの無効電流が多
く流れ、電流増巾率を著しく落としてしまう。1987年ま
での技術では真性領域のエミッタ巾は2.5μｍでこれ以
下に小さくしようとすると特性が著しく悪化する。

（iii）一方、技術レベルが向上したとして、上述の構
造がリソグラフィ通りに形成できたと仮定して、微小ヘ
テロ接合バイポーラトランジスタがどの程度の不要な容
量をもつか若干計算してみよう。デバイスの面積が小さ
くなってゆくと活性領域の周辺すなわちエミッタ−外部
ベース間及びコレクタ−外部ベース間のペルフエリが持
つ容量が相対的に大きくなってくる。例えば第10図のコ
レクタ・トップ型の構造において、コレクタ面積１×１
μm²で空乏層厚み0.4μｍのとき真性部分のコレクタ−
ベース間容量は である（但しｗは面積、ｄは巾である）。これに対して
真性領域の周辺すなわち外部寄生コレクタ容量を構成す
る部分の面積は４面×１μｍ×0.5μｍ＝２μm²＝２×1
0^-8cm²となり、真性領域の面積の２倍となり、外部寄生
コレクタ容量Cbc′は真性領域の容量Cbcの２倍となるこ
とがわかる。

ところで、本出願人は先に、上述の２つの欠点（微細
化の困難、寄生容量）を取り除くために、外部ベース領
域と真性ベース領域及びコレクタ領域とを夫々独立のエ
ピタキシーで形成する新規な構造のヘテロ接合バイポー
ラトランジスタを提案した。このヘテロ接合バイポーラ
トランジスタの基本構造を第７図Ａ及びＢに示す。この
トランジスタの作製工程を第８図を用いて簡単に述べる
と、先ず、半絶縁性GaAs基板（21）上にエミッタ領域と
なるＮ−AlGaAs層をエピタキシャル成長し、窒化シリコ
ン（SiN）層（23）をマスクとしてＮ−AlGaAs層を選択
エッチングしてエミッタ領域（22E）を形成する（第８
図Ａ）。次に、窒化シリコン層（23）を選択マスクとし
て外部ベース領域となるp⁺−GaAs層（24）を窒化シリコ
ン層（23）と同じ高さまで選択エピタキシャル成長する
（第８図Ｂ）。次に、窒化シリコン層（23）を除去し、
真性ベース領域となるp⁺−GaAs層（25）及びコレクタ領
域となるｎ−GaAs層（26）を順次エピタキシャル成長す
る（第８図Ｃ）。次に、コレクタ領域及び外部ベース領
域に対応する部分を残してｎ−GaAs層（26）及びp⁺−Ga
As層（25）（24）を選択的にエッチング除去する。これ
により外部ベース領域（24b）が形成される（第８図
Ｄ）。次に、外部ベース領域（24b）上のｎ−GaAs層（2
6）を選択的にエッチング除去し、外部ベース領域（24
b）の面を露出せしめると共に、コレクタ領域（26C）及
び真性ベース領域（25B）を形成する（第８図Ｅ）。次
に、ベース電極（27）及びエミッタ電極（28）を形成し
た後、酸化シリコン（SiO₂）層（30）を形成し、平坦化
を行い、コレクタ電極（29）を形成する（第８図Ｆ）。
このヘテロ接合バイポーラトランジスタ（31）では最後
のエピタキシャル成長により真性ベース領域（24B）及
びコレクタ領域（26C）が作られ、それ以後イオン注入
や熱過程を通っていないので真性領域の破壊が防がれて
いる。又、第７図Ａ及びＢから判るように外部寄生容量
も格段に低減される。

然るに、このトランジスタ（31）の欠点は真性領域の
面積が従来のように一枚のマスクの窓によって決まら
ず、２つのマスクパターンの重なり領域によって決めら
れるということある。例えば真性エミッタ領域は第８図
Ａの工程のマスクと、第８図Ｄの工程のマスクとの重な
り部分で形成され、コレクタ領域（26C）は第８図Ｄの
工程のマスクと第８図Ｅの工程のマスクとの重なりによ
って形成される。この製法では、長所としては微小な領
域を形成できるが、パターンの重ね合せ誤差がそのまま
真性領域の面積の誤差となる。現在手に入る技術では0.
2〜0.3μｍの誤差が生じる可能性がある。又、超高速と
するためにはベース抵抗やエミッタ抵抗をできるだけ小
さくする必要があり、このためには電極を真性領域にで
きるだけ近づけること、すなわち自己整合的でありたい
がこの製造では考慮されていない。

本発明は、上述の点に鑑み、特に高速性に優れ且つ真
性領域の面積の変動を生ぜしめることなく微小トランジ
スタの形成を可能にしたヘテロ接合バイポーラトランジ
スタを提供するものである。

〔問題点を解決するための手段〕

本発明は、エミッタ領域とベース領域とコレクタ領域
とを有するヘテロ接合バイポーラトランジスタにおい
て、エミッタ領域を形成する帯状の半導体層又はコレク
タ領域を形成する帯状の半導体層と、その上のベース領
域を形成する帯状の半導体層とを交差し、その交差領域
上にコレクタ領域又はエミッタ領域を形成し、交差領域
を真性領域とし、ベース領域の交差領域以外の部分に外
部ベース領域を形成してヘテロ接合バイポーラトランジ
スタを構成する。

製造に際しては、帯状のエミッタ領域（又はコレクタ
領域）を形成し、この帯状エミッタ領域（又はコレクタ
領域）上の選択マスクを用いて外部ベース領域となる半
導体層を上記エミッタ領域（又はコレクタ領域）の厚み
よりも厚く形成して後、選択マスクを除去して全体に真
性ベースとなる半導体層及びコレクタ領域（又はエミッ
タ領域）となる半導体層を積層する。次に外部ベース領
域となる半導体層を含んで積層された半導体層を帯状の
エミッタ領域（又はコレクタ領域）と交差して帯状に残
るように選択エッチングする。次に全面にレジスト層を
形成したのち、互の帯状の半導体層の交差領域ではレジ
スト層が残り、外部ベース領域上に対応する部分では半
導体層が露出するように平坦化し、レジスト層をマスク
に外部ベース領域の面が臨むように選択エッチングし、
交差領域上にのみコレクタ領域（又はエミッタ領域）従
って真性領域を形成する。

〔作用〕 両帯状の半導体層の交差領域が真性領域となる。この
ため、製造時に２枚のマスクの位置がずれてもその交差
領域の形状及び面積は不変であり、従って、例えばサブ
ミクロンの素子を形成する場合、マスクの重ね合せ誤差
によって真性領域の面積が変動することがない。

交差領域上のコレクタ領域（又はエミッタ領域）は外
部ベース領域とほとんど接していないのでコレクタ（又
はエミッタ）容量は真性部分の容量のみとなり小さくな
る。又、エミッタ領域（又はコレクタ領域）と外部ベー
ス領域とは２辺の側面で接しているだけであるためエミ
ッタ（又はコレクタ）容量も小さくなる。したがってデ
バイス面積を縮小化していってもペリフエリでの外部寄
生容量は小さくなる。

〔実施例〕

第１図を参照して本発明によるコレクタ・トップ型の
ヘテロ接合バイポーラトランジスタの一実施例をその製
法と共に説明しよう。

先ず、第１図A₁に示すように半絶縁性GaAs基板（41）
上に、エミッタに対してバリア層（42）となる高抵抗の
広バンドギャップ層即ち厚さ0.3μｍのアンドープAl_0.4
Ga_0.6As層及びエミッタ領域となるＮ−AlGaAs層（46）
即ち厚さ0.3μｍ、不純物濃度３×10¹⁸cm^-3程度のＮ−A
l_0.3Ga_0.7As層（43）と厚さ0.05μｍ、不純物濃度３×1
0¹⁷cm^-3程度のＮ−Al_0.3Ga_0.7As層（44）とＮ−Alx−Ga
_1-xAsのAl組成比ｘを0.3から０に順次変えてなる傾斜組
成層（45）をMOCVD（有機金属気相成長）法により順次
成長する。傾斜組成層（45）は厚さ0.03μｍ、不純物濃
度３×10¹⁷cm^-3程度で、下らか上に向ってｘが0.3から
０に漸次変化するように形成される。さらに傾斜組成層
（45）上に窒化シリコン（SiN）層（47）をCVD（化学気
相成長）法により積層する。

次に、第１図B₁,B₂及びB₃に示すように窒化シリコン
層（47）をエミッタ領域に対応する部分を残すように選
択エッチングした後、残った窒化シリコン層（47）をマ
スクとして湿式エッチングによりＮ−AlGaAs層（46）を
帯状に残すように選択エッチングしてエミッタ領域（46
E）を形成する。傾斜組成層（45）はエミッタからの注
入電流を増加するためのものである。

次に、第１図C₁に示すように窒化シリコン層（47）を
選択マスクとして外部ベース領域となる不純物濃度５×
10¹⁹cm^-3程度のp⁺−GaAs層（48）を厚さ1.0μｍ選択成
長する。即ち、p⁺−GaAs層（48）はエミッタ領域（46
E）の厚みよりも厚く形成する。このときの成長温度は7
00℃とし、ｐ型不純物としてDMZn（ヂメチル亜鉛）を用
いた。

次に、第１図D₁及びD₂に示すように窒化シリコン層
（47）を除去し、真性ベース領域となる厚さ0.03μｍ、
不純物濃度５×10¹⁹cm^-3程度のp⁺−GaAs層（49）、コレ
クタ領域となる厚さ0.3μｍ、不純物濃度10¹⁷cm^-3程度
のｎ−GaAs層（50）及び厚さ0.1μｍ、不純物程度10¹⁹c
m^-3程度のn⁺−GaAs層（51）を順次成長する。さらにn⁺
−GaAs層（51）上にAuGe/Ni/Auからなる電極メタル（5
2）を蒸着する。n⁺−GaAs層（51）はオーミック電極形
成を容易にするためである。

次に、第１図E₁及びE₂に示すようにレジスト層（53）
をマスクにRIE（反応性イオンエッチング）法により第
１回のエピタキシで形成した帯状のエミッタ領域（46
E）と直交するように電極メタル（52）、n⁺−GaAs層（5
1）、ｎ−GaAs層（50）及びp⁺−GaAs層（49），（48）
を選択エッチングして帯状に残す。このとき、Ｎ−GaAs
のエミッタ領域（46E）はGaAsとのエッチング選択比が
大きいのでそのまま残る。理解を容易にするため第１図
E₃に立体図を示す。これにより、p⁺−GaAsによる帯状の
ベース領域（48b）が形成される。

次に、第１図F₁を示すようにRIEのマスクとして用い
たレジスト層（53）をそのままにして酸化シリコン（Si
O₂）層を0.2μｍ積層し、RIEによりエミッタ領域（46
E）と直交するGaAsの帯状部の側壁に酸化シリコンによ
る側壁部（54）を形成する。その上にAuGe/Ni/Auメタル
を蒸着し、Ｎ−AlGaAsのエミッタ領域（46E）上に自己
整合的にエミッタ電極（55）を形成する。

次に、第１図G₁及びG₂に示すようにGaAsの帯状部上の
レジスト層（53）及び酸化シリコン側壁部（54）を除去
し、再びレジスト層（56）を被着形成する。次でO₂のRI
Eにより、外部ベース直上のAuGe/Ni/Au電極メタル（5
2）の付いたｎ−GaAs層（50）を露出する。このときＮ
−AlGaAsのエミッタ領域（46E）上のｎ−GaAs層（50）
は低くレジスト層（56）におおわれている。

次に、第１図H₁,H₂及びH₃に示すように表面のAuGe/Ni
/Au電極メタル（52）を湿式エッチングで除去し、さら
にRIEによりn⁺−GaAs層（51）及びｎ−GaAs層（50）を
除去する。このとき、レジスト層（56）とAuGe/Ni/Au電
極メタル（52）がマスクとなりＮ−AlGaAsのエミッタ領
域（46E）上のn⁺−GaAs層（51）及びｎ−GaAs層（50）
はエッチングされない。又、このときのエッチング量は
Ｎ−AlGaAsのエミッタ領域（46E）とほぼ同じ高さにな
るまで（ほぼ0.35μｍ）とする。これによって、ベース
領域（57）のp⁺−GaAs外部ベース領域（48b）の面が露
出され、又、帯状のベース領域（57）と帯状のエミッタ
領域（46E）の交差領域に、p⁺−GaAs層（49）よりなる
真性ベース領域（49B）及びｎ−GaAsのコレクタ領域（5
0C）が形成される。しかる後、O₂のRIEによりレジスト
層（56）を除去する。

次に、第１図I₁,I₂及びI₃に示すよう酸化シリコン（S
iO₂）層（58）を厚さ1.5μｍ積層し、平坦化技術により
AuGe/Ni/Auメタル即ちコレクタ電極（52）を露出させ、
次いでＮ−AlGaAsのエミッタ領域（46E）及びp⁺−GaAs
の外部ベース領域（48b）に対する電極取出用の窓孔（5
9）及び（60）を形成する。その後、図示せざるも窓孔
（59）及び（60）を通じてAuGe/Ni/Auエミッタ電極（5
5）に接続するエミッタ電極及び外部ベース領域（48b）
にオーミック接続するベース電極が形成される。

斯くして、帯状のエミッタ領域（48b）と帯状のベー
ス領域（57）とが直交し、その交差領域に真性ベース領
域（49B）及びコレクタ領域（50C）が形成されて成る目
的のコレクタ・トップ型のヘテロ接合バイポーラトラン
ジスタ（61）を得る。

かかる構成のコレクタ・トップ型のヘテロ接合バイポ
ーラトランジスタによれば、次のような利点を有する。

本トランジスタを形成する上で主要なマスクは互に直
交する帯状の半導体層を形成するための２枚のみであ
る。そして、その交差領域が真性領域となる。従って２
枚のマスクの位置がずれても、そ交差領域の形状と面積
は不変である。そして帯状半導体層は窓あけよりも精度
よく形成できるので、リソグラフィ技術の極限のコレク
タ領域（50C）の面積が形成できる。例えば1987年度の
光リソグラフィ技術では0.8μｍ程度は容易である。

エミッタ電極（55）は自己整合的に形成され、真性領
域にできるだけ近づいて形成される。このためエミッタ
抵抗が小さくなる。本例では外部ベース領域（48b）に
オーミック接続するベース電極は自己整合的ではない
が、外部ベース領域（48b）が不純物濃度５×10¹⁹cm^-3
で移動度〜60cm²/V.S、厚み0.3μｍとすると、そのシー
ト抵抗は70Ω／□程度と非常に小さく、特に外部ベース
抵抗が大きくなることはない。即ち従来構造のイオン注
入技術で外部ベース領域を形成する場合に比べてベース
抵抗は非常に小さくなる。なお、自己整合的にベース電
極を形成するには、第１図H₁〜H₂工程の後に側壁形成技
術を用いれば容易に形成可能である。

コレクタ領域（50C）がメサ型に形成され側面が酸化
シリコン層（58）によって被覆されているためにペリフ
ェリでのコレクタ容量は生ぜず、コレクタ容量としては
真性コレクタ容量しか含まない。従ってコレクタ容量が
きわめて小さくなる。またエミッタ領域（46E）と外部
ベース領域（48b）との接触は２辺の側面だけであり、
エミッタ容量も小さくなる。本構成では、デバイス面積
の縮小に伴ってエミッタ−外部ベース間及びコレクタ−
外部ベース間に生じるペリフェリの容量は相対的に大き
くならず、しかもベース抵抗、エミッタ抵抗を小さくす
ることができるので、高速性に優れたヘテロ接合バイポ
ーラトランジスタが得られる。

エミッタ領域（46E）と外部ベース領域（48b）とは２
辺でのみ接触した構造になっているため、エミッタ領域
（46E）から真性ベース領域（49B）に注入された電子の
外部ベース領域（48b）への拡散は少ない。これはペリ
フェリにおける電子の損失が少なくなることであり（即
ちペリフェリ効果が原理的に減少し）活性領域が小さく
なっても、又低電流領域においても高い電流増巾率が得
られる。

半絶縁性GaAs基板（41）とエミッタ領域（46E）及び
外部ベース領域（48b）との間に広バンドギャップのア
ンドープAlGaAsのバリア層（42）が設けられているの
で、p⁺−GaAsの外部ベース領域（48b）とＮ−AlGaAsの
エミッタ領域（46E）との間の基板（41）を通してのリ
ーク電流が防止できる。また、エミッタ領域（46E）の
真性ベース領域（49B）に接する側にはＮ−AlxGa_1-xAs
による傾斜組成層（45）が設けられることによって電子
の流れがよくなり、所謂エミッタ電流が流れ易くなる。

一方、製造に際しては外部ベース領域（48b）を形成
した後、エピタキシャル成長で真性ベース領域（49B）
が形成されるので、真性ベース領域（49B）の厚みは極
限まで薄くできる。また、最後のエピタキシャル成長で
真性ベース領域（49B）が形成されるので、接合の位置
ずれは生じない。

第３図は上述のヘテロ接合バイポーラトランジスタを
CML回路として集積化する場合の一つの単位セルを示し
たものである。２つの本発明ヘテロ接合バイポーラトラ
ンジスタ（Tr₁）（Tr₂）が共通の帯状エミッタ（46E）
の両端に形成されている。同図において第１図と対応す
る部分は同一符号を付して示す。負荷抵抗（Ｒ）はp⁺−
GaAs層で形成される。約350Ωである。第４図はこの単
位セルのシンボルである。この単位セルによりゲートを
形成する場合の結線の各例を第５図に示す。NOT回路
（第５図Ａ参照）、３入力NOR/OR回路（第５図Ｂ参
照）、５入力NOR/OR回路（第５図Ｃ参照）、EX NOR/EX
OR（第５図Ｄ参照）、エミッタ・フォロア回路（第５図
Ｅ参照）などが極めて容易に形成できることがわかる。
第６図は３入力NOR/ORゲートを単位セルとする場合の好
ましいレイアウトの一例である。１×１μm²コレクタで
構成すると１ゲートは25×14μm²と非常に小さく、〜2.
8Kゲート/1mm²の密度となる。

尚、上例はコレクタ・トップ型のヘテロ接合バイポー
ラトランジスタに適用したが、その他図示せざるもエミ
ッタ・トップ型のヘテロ接合バイポーラトランジスタに
構成することもできる。この場合には帯状のコレクタ領
域と帯状のベース領域を交差し、その交差領域上にエミ
ッタ領域を形成し、交差領域を真性領域として構成す
る。

前述の第８図で示した３度のエピタキシによるヘテロ
接合バイポーラトランジスタ（31）では第８図A,D及び
Ｅの工程における３つのマスクの重ね合わせでコレクタ
面積が決まっていた。重ね合わせ精度は、近年の技術は
向上しているとは言え、合わせの寸法がサブミクロンに
なると面積の変動は無視できない。第２図は、前述の第
８図のヘテロ接合バイポーラトランジスタの構造を作製
するに、重ね合わせを１回のみで行う製法例を示す。

先ず、第２図A₁に示すように前述の第１図A₁乃至D₁と
同じ工程までを行う。即ち、半絶縁性GaAs基板（71）上
に厚さ0.3μｍのアンドープAl_0.4Ga_0.6As層（72）及び
エミッタ領域（73E）となるＮ−AlGaAs層（すなわち厚
さ0.3μｍ、不純物濃度３×10¹⁸cm^-3程度のＮ−Al_0.3Ga
_0.7As層（74）と厚さ0.05μｍ、不純物濃度３×10¹⁷cm
^-3程度のＮ−Al_0.3Ga_0.7As層（75）とＮ−AlxGa_1-xAsの
傾斜組成層（76））をMOCVD法で成長する。次に、窒化
シリコン層（図示せず）をマスクにＮ−AlGaAs層（73）
を選択エッチングしてエミッタ領域（73E）を形成す
る。次で窒化シリコン層を選択マスクとして外部ベース
領域となる不純物濃度５×10¹⁹cm^-3程度のp⁺−GaAs層
（77）をエミッタ領域（73E）の厚みよりも厚く例えば
1.0μｍ厚をもって選択成長する。次で真性ベース領域
となる厚さ0.03μｍ、不純物濃度５×10¹⁹cm^-3程度のp⁺
−GaAs層（78）、コレクタ領域となる厚さ0.3μｍ、不
純物濃度10¹⁷cm^-3程度のｎ−GaAs層（79）及び厚さ0.1
μｍ、不純物濃度10¹⁹cm^-3程度のn⁺−GaAs層（80）を順
次成長し、さらにAuGu/Ni/Au電極メタル（81）を蒸着す
る。

次に、第２図B₁及びB₂に示すように、エミッタ領域
（73E）の一部に跨るようにコレクタ領域及び外部ベー
ス領域に対応する部分をレジスト層（82）で覆ってRIE
にて電極メタル（81）、n⁺−GaAs層（80）、ｎ−GaAs層
（79）、p⁺−GaAs層（78）（77）を選択的にエッチング
除去する。これにより外部ベース領域（77b）が形成さ
れる。

次に、第２図C₁に示すようにレジスト層（82）をその
ままにして酸化シリコン（SiO₂）層を0.2μｍ積層し、R
IEによりコレクタ領域及びベース領域を含む部分の側壁
に酸化シリコンによる側壁部（83）を形成する。その上
にAuGe/Ni/Auメタルを蒸着し、エミッタ領域（73E）上
に自己整合的にエミッタ電極（84）を形成する。

次にレジスト層（82）及び酸化シリコンの側壁部（8
3）を除去する（第２図D₁参照）。

次に、第２図E₁に示すようにレジスト層（85）を被着
形成し、O₂によるRIEを一部施して厚みの大きな外部ベ
ース領域（77b）の上の電極メタル（81）を露出する。

次に、第２図F₁に示すようにレジスト層（85）をマス
クとして電極メタル（81）を選択的に除去した後、レジ
スト層（85）及び電極メタル（81）をマスクとしてRIE
により外部ベース領域（77b）の面が露出するようにGaA
s層をエッチングする。これにより、コレクタ領域（79
C）及び真性ベース領域（80B）が形成される。

次に、レジスト層（85）を除去した後、酸化シリコン
層（86）を1.5μｍ積層し、平坦化によりコレクタ領域
（79C）上の電極メタル即ちコレクタ電極（81）を露出
し、400℃、１分間のアニールを施して電極オーミック
性を形成した後、ベース及びエミッタの電極窓孔（87）
及び（88）を形成して完成する。斯くして、第２図G₁に
示す目的のコレクタ・トップ型のヘテロ接合バイポーラ
トランジスタ（89）を得る。

この製法においては、マスクの重ね合せはエミッタ領
域（73E）を形成する第２図A₁及外部ベース領域（77b）
を形成する第２図B₁の２つのマスクによる１回の重ね合
せのみであり、自己整合的にコレクタ領域（79C）の面
積がきまる。従って真性領域の面積に変動が生ずること
はない。またエミッタ電極（84）も自己整合的に形成さ
れ、真性領域にできるだけ近づけて形成される。このた
めエミッタ抵抗が小さくなる。その他、ベース抵抗が小
さくなること、コレクタ容量が真性領域のみであるため
小さくなること、エミッタ容量も小さいこと、ペリフェ
リ効果が減少し真性領域が小さくなっても高い電流増巾
率が得られること、真性ベース領域の厚みが極限まで薄
くできること等、第１図と同様の効果を有する。なお、
この構成はコレクタ・トップ型のヘテロ接合バイポーラ
トランジスタについて述べたが、エミッタ・トップ型の
ヘテロ接合バイポーラトランジスタにも適用することが
でき、このときにはコレクタ電極が自己整合的に形成さ
れる。

〔発明の効果〕

本発明によれば、エミッタ領域（又はコレクタ領域）
を形成する帯状の半導体層とベース領域を形成する帯状
の半導体層を交差し、その交差領域に真性領域を有する
ように構成したことにより、製造時のマスクの重ね合せ
誤差が生じても真性領域の面積が変動することがない。
また、エミッタ領域（又はコレクタ領域）と外部ベース
領域とは２辺でのみ接触している構成であるのでエミッ
タ（又はコレクタ）容量が小さくなる。コレクタ領域
（又はエミッタ領域）は交差領域上に形成され、外部ベ
ース領域とほとんど接していないので、コレクタ（又は
エミッタ）容量は真性領域の容量のみとなり、きわめて
小さくなる。このように外部寄生容量が小さくなり、コ
レクタ容量及びエミッタ容量を小さくすることができ
る。外部ベース領域の交差領域以外の部分に外部ベース
領域が形成されるので、ベース抵抗を低減できる。従っ
て、高速性に優れ且つ信頼性の高い微細なヘテロ接合バ
イポーラトランジスタが得られる。

また、例えばコレクタ・トップ型のヘテロ接合バイポ
ーラトランジスタに適用した場合には、エミッタ領域と
外部ベース領域は２辺でのみ接触した構造であるため、
エミッタ領域から真性ベース領域に注入された電子の外
部ベース領域への拡散が少なくなる。これはペリフエリ
における電子の損失が少なくなり、真性領域が小さくな
っても、又低電流領域においても、高い電流増幅率が得
られる。

【図面の簡単な説明】

第１図A₁−I₁は本発明のヘテロ接合バイポーラトランジ
スタの一例を示す製造工程図、第１図B₂及びB₃は第１図
B₁のx₁−x₁線上の断面図及びy₁−y₁線上の断面図、第１
図D₂は第１図D₁のy₂−y₂線上の断面図、第１図E₂及びE₃
は第１図E₁のx₃−x₃線上の断面図及び斜視図、第１図G₂
は第１図G₁のy₃−y₃線上の断面図、第１図H₂及びH₃は第
１図H₁のx₄−x₄線上の断面図及びy₄−y₄線上の断面図、
第１図I₂及びI₃は第１図I₁のx₅−x₅線上の断面図及びy₅
−y₅線上の断面図、第２図A₁〜C₁は本発明によるヘテロ
接合バイポーラトランジスタの他の製法例を示す工程
図、第２図B₂は第２図B₁の平面図、第３図は本発明のト
ランジスタをCML回路として集積化する場合の単位セル
を示す略線的レイアウト図、第４図はその単位セルのシ
ンボルを示す図、第５図Ａ〜Ｅは単位セルにより各ゲー
トを形成する場合の結線例を示す図、第６図はCMLの３
入力NOR/ORゲートの単位セルを示すレイアウト図、第７
図Ａ及びＢは比較のためのヘテロ接合パイボーラトラン
ジスタの平面図及びその断面図、第８図Ａ〜Ｆはその製
造工程図、第９図は従来のエミッタ・トップ型のヘテロ
接合バイポーラトランジスタの断面図、第10図は従来の
コレクタ・トップ型のヘテロ接合バイポーラトランジス
タの断面図である。 （46E）はエミッタ領域、（48b）は外部ベース領域、
（49B）は真性ベース領域、（57）はベース領域、（50
C）はコレクタ領域、（52）はコレクタ電極、（55）は
エミッタ電極である。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】エミッタ領域とベース領域とコレクタ領域
   とを有するヘテロ接合バイポーラトランジスタにおい
   て、 上記エミッタ領域を形成する帯状の半導体層又は上記コ
   レクタ領域を形成する帯状の半導体層と、その上の上記
   ベース領域を形成する帯状の半導体層とが交差し、 その交差領域上に上記コレクタ領域又は上記エミッタ領
   域が形成され、上記交差領域を真性領域とし、 上記ベース領域の上記交差領域以外の部分に外部ベース
   領域が形成されて成る ことを特徴とするヘテロ接合バイポーラトランジスタ。