JP2614216B2 - Scan test circuit generator - Google Patents
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Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第４図） 発明が解決しようとする問題点 問題点を解決するための手段（第１図） 作用 実施例（第２図、第３図、第５図） 発明の効果 〔概要〕 半導体集積回路のテスト容易性評価方法によりデイジ
タル回路の確認容易性と制御容易性とを定量的に計算
し、その難度の大きい方から順次スキヤン回路を挿入す
るようにしたもの。Detailed Description of the Invention [Table of Contents] Overview Industrial application field Conventional technology (FIG. 4) Problems to be solved by the invention Means for solving the problems (FIG. 1) (FIGS. 2, 3, and 5) Effects of the Invention [Overview] Quantitative calculation of the ease of confirmation and the ease of control of a digital circuit by a testability evaluation method for semiconductor integrated circuits A scan circuit is inserted in order from the beginning.
本発明はスキヤンテスト装置に係り、特にLSIによう
な半導体集積回路において、少ないスキヤン回路により
有効的にテストを行うようにしたものに関する。The present invention relates to a scan test apparatus, and more particularly to a scan test apparatus for effectively testing a semiconductor integrated circuit such as an LSI with a small number of scan circuits.
技術の進歩により半導体集積回路は高密度化されてい
るが、それにともなって半導体集積回路が正確に製造さ
れているか否かをテストするテストも難しくなってい
る。特にLSIやVLSI化されたデイジタル回路ではこの傾
向が著しい。With the advancement of technology, the density of semiconductor integrated circuits has been increased, and accordingly, it has become difficult to test whether or not semiconductor integrated circuits are accurately manufactured. This tendency is particularly remarkable in LSI and VLSI digital circuits.
このような集積回路は、データを保持するフリップ・
フロップ（以下FFという）と、例えばナンド・ゲートの
如く、データを入力したら一定時間後に出力を生ずる論
理ゲートが、複雑に組合せられて構成されている。従っ
てテストを行うために特定のFFに「１」、または「０」
の特定のデータをセットしたときに出力されるパターン
をチエックしたり、論理回路の特定の端子に特定のデー
タをセットしたとき出力されるパターンをチエックする
ことが必要になる。この場合、FFや各種論理ゲートが複
雑に接続されているため、例えばあるFFに「１」をセッ
トするためにその前段のFFやゲートをどのように制御す
べきか等の処理が必要となる。Such integrated circuits use flip-flops to hold data.
A flop (hereinafter referred to as FF) and a logic gate, such as a NAND gate, which generates an output after a certain period of time when data is input, are complexly combined. Therefore, "1" or "0" is assigned to a specific FF to perform a test.
It is necessary to check a pattern output when specific data is set, or to check a pattern output when specific data is set to a specific terminal of a logic circuit. In this case, since the FFs and various logic gates are connected in a complicated manner, for example, in order to set “1” to a certain FF, it is necessary to perform processing such as how to control the FF and the gate at the preceding stage.
ところでこの集積回路のテストには非スキヤンテスト
とスキヤンテストの２通りがある。Incidentally, there are two types of tests for this integrated circuit: a non-scan test and a scan test.
（１）非スキヤンテスト 非スキヤンテストは、第４図（ａ）に示す如く、集積
回路20の入力端子IN1…INnの特定の端子にあるパターン
のデータを入力したときに出力端子OUT1…OUTnの特定の
端子にどのようなパターンが得られるのかをあらかじめ
求めておき、これにもとづきテストを行うものである。(1) Non-scan test As shown in FIG. 4 (a), the non-scan test is performed when data of a pattern at a specific one of the input terminals IN1... INn of the integrated circuit 20 is input. A pattern is obtained in advance for a specific terminal, and a test is performed based on the pattern.
これはスキヤンテストに比較してスキヤン機能用の特
別な回路を組込む必要がないので、論理回路の冗長性が
ないという利点がある。しかし論理が複雑になるにつれ
て論理深度も深くなるため、深い部分にある順序回路つ
まりFFに一定の信号をセットするためには膨大な入力デ
ータを必要とし、そのためのテストデータの作成時間が
膨大なものとなるのみならず、テストを行うための時間
つまりテスト時間も長くなる。This is advantageous in that there is no need to incorporate a special circuit for the scan function as compared with the scan test, and there is no redundancy in the logic circuit. However, as the logic becomes more complex, the logic depth becomes deeper, so a huge amount of input data is required to set a certain signal in a sequential circuit or FF in a deep part, and the time required to create test data is enormous. In addition to this, the time for performing the test, that is, the test time is also increased.
（２）スキヤンテスト スキヤンテストは、第４図（ｂ）に示す如く、集積回
路20′に存在するすべてのFFをスキヤン機能を付加した
スキヤンFFとする。ここでスキヤン機能とは、例えば複
数のFFが順序をもって並んでいたとしても特定のFFに直
接「１」または「０」を記入できるようにしたものであ
る。なお第４図（ｂ）で斜線部分がスキヤンFFを示す。(2) Scan Test In the scan test, as shown in FIG. 4 (b), all FFs existing in the integrated circuit 20 'are set as scan FFs to which a scan function is added. Here, the scan function is such that, for example, even if a plurality of FFs are arranged in order, "1" or "0" can be directly entered in a specific FF. In FIG. 4 (b), the hatched portion indicates the scan FF.
この場合、スキヤンFFを疑似入力／出力部として使用
可能であり、そのため第４図（ｂ）に示す如く、論理を
〜に分割可能となったり、テストデータは少なくて
済みテスト時間も短くてよいという利点がある。しかし
内部の順序回路のすべてのFFにスキヤン機能を一律に付
加するためテストのためのゲート数が増加して冗長とな
り、通常動作のスピードがおそくなるという問題点があ
る。In this case, the scan FF can be used as a pseudo input / output unit, and therefore, as shown in FIG. 4 (b), the logic can be divided into and the test data can be reduced and the test time can be reduced. There is an advantage. However, since the scan function is uniformly added to all the FFs in the internal sequential circuit, the number of gates for the test is increased and the redundancy is increased, and the speed of normal operation is reduced.
本発明の目的は、このような非スキヤンテストおよび
スキヤンテストの前記問題点を解決したテスト装置を提
供することである。An object of the present invention is to provide a test apparatus which solves the above problems of the non-scan test and the scan test.
前記目的を達成するために、本発明では、第１図に示
す如く、集積回路10にスキヤンFF1〜８と、スキヤン機
能の付加されない通常のFF1′〜９′を設ける。この場
合、集積回路10を設計するとき、すべてのFFをスキヤン
機能の付加されない通常のFFとして設計し、それからど
このFFがテストを行うために必要なデータがセットしに
くいか、あるいは読出しにくいかということを演算し、
これらのやりにくいところから順次スキヤン機能を付加
したスキヤンFFに変更してゆく。In order to achieve the above-mentioned object, in the present invention, as shown in FIG. 1, integrated circuits 10 are provided with scan FFs 1 to 8 and ordinary FFs 1 to 9 without added scan function. In this case, when designing the integrated circuit 10, design all the FFs as normal FFs without the scan function, and then determine which FF is difficult to set or read data required for testing. Is calculated.
From these difficult parts, the scan function is sequentially changed to a scan FF with a scan function.
例えばスキヤンFF4に直接外部よりデータをセットす
れば、通常のFF4′を経由して出力端子OUT4より出力が
得られる（FF4′からOUT4までの段数が少ない場合）。
領域のスキヤンFF1、２は入力端子IN1、IN3からセッ
トしたデータを読出すことが容易にできるものであり、
領域の通常のＦに１、２′は前記スキヤンFF1、２よ
りスキヤンインしたデータをこのFF1、２より読出すこ
とが可能となる。また領域ではFF5′が入力ピンから
スキヤンFF6までの間に存在しているものであり、領域
のデータはスキヤンFF5〜８より読出すことができ
る。そしてスキヤンFF5のデータは通常のFF3′を経由し
て、例えばスキヤンFF4より読出すこともできる。領域
ではスキヤンFF8に入力したデータをFF6′、７′を介
して出力端子OUTn＋１より読出すことができ、また領域
ではスキヤンFF6、７に入力したデータの状態に応じ
た出力がFF8′、９′経由して出力端子OUTkより読出す
ことができる。For example, if data is directly set to the scan FF4 from the outside, an output is obtained from the output terminal OUT4 via the normal FF4 '(when the number of stages from FF4' to OUT4 is small).
Area scans FF1 and FF2 can easily read the data set from input terminals IN1 and IN3.
Data 1 and 2 'can be read from the scan FFs 1 and 2 from the normal FFs 1 and 2 in the normal F of the area. In the area, FF5 'exists between the input pin and the scan FF6, and data in the area can be read from the scans FF5 to FF8. The data of the scan FF5 can also be read out from the scan FF4 via the normal FF 3 '. In the area, the data input to the scan FF8 can be read from the output terminal OUTn + 1 via the FFs 6 'and 7'. It can be read from the output terminal OUTk via the terminal.
なお、テストデータは領域〜の単位で作られてお
り、入力データに応じた出力があらかじめ決定されてい
る。It should be noted that the test data is created in units of the area 1 and the output according to the input data is determined in advance.
このように、テスト上難度の大きいものに対してのみ
スキヤンFFとするので、スキヤンテストのための付加ゲ
ート数を最小限度にとどめ、効率的なテストが可能とな
る。As described above, since the scan FF is performed only for a test having a large difficulty, the number of additional gates for the scan test can be minimized, and an efficient test can be performed.
（１）テスト説明 本発明を詳述するに先立ち、論理回路のテストの説明
を行う。(1) Test Description Before describing the present invention in detail, a test of a logic circuit will be described.
例えば、第５図（ａ）に示す如く、入力端子Ａ、Ｂと
出力端子Ｘを有するナンド・ゲートが正確に動作するか
否かをテストする場合、次のように考察する。For example, as shown in FIG. 5 (a), when testing whether a NAND gate having input terminals A and B and an output terminal X operates correctly, consider as follows.
ナンド・ゲートの論理は、第５図（ｂ）に示す通りで
あるので、もし入力端子Ｂが「０」縮退の状態で故障し
ていれば、入力端子Ｂに「１」を入れても「０」入力と
同じ状態となる。従って第５図IIに示す如く、入力端子
Ａに「１」を入力して入力端子Ｂを「０」、「１」にし
たとき、出力端子Ｘに「１」、「１」が出力されれば入
力端子Ｂが常時「０」にあるという故障状態が検出でき
る。このようなことを各端子に適用してどのような故障
が存在しているかを判別する。Since the logic of the NAND gate is as shown in FIG. 5 (b), if the input terminal B has failed in a state of degeneration of "0", even if "1" is input to the input terminal B, " It becomes the same state as the "0" input. Therefore, when "1" is input to the input terminal A and "0" and "1" are input to the input terminal B, "1" and "1" are output to the output terminal X as shown in FIG. For example, a failure state in which the input terminal B is always "0" can be detected. This is applied to each terminal to determine what kind of failure exists.
ところでこの場合、入力端子Ａ及びＢに「１」、
「０」を選択入力することが必要になり、また出力端子
Ｘからデータを読出すことが必要となるが、その場合、
その前段に接続されている他の回路との接続関係により
入力端子Ａ、Ｂに「１」、「０」を選択的に入力するた
めに、例えば第４図（ｂ）に示す集積回路20′の入力端
子IN1、IN2…INkにどのような入力データを入力すべき
かということを決定することが必要となり、また出力端
子Ｘからのデータを測定するために出力端子OUT1、OUT2
…OUTkのどれより得ることができるのかを決定すること
が必要となる。By the way, in this case, "1" is input to the input terminals A and B,
It is necessary to select and input "0", and it is necessary to read data from the output terminal X. In this case,
In order to selectively input "1" and "0" to the input terminals A and B according to the connection relationship with another circuit connected to the preceding stage, for example, an integrated circuit 20 'shown in FIG. It is necessary to determine what input data is to be input to the input terminals IN1, IN2,... INk, and to measure the data from the output terminal X, the output terminals OUT1, OUT2
… It is necessary to determine which of OUTk can be obtained.
このように、特定の回路における入力データの設定制
御の容易性および出力データの観測の容易性は、通常集
積回路20′の入力端子からデータを設定すべき回路の入
力端における中間の状態、あるいは回路の出力端から集
積回路20′の出力端子における中間の状態により算出す
ることができる。As described above, the easiness of the control of setting the input data and the easiness of observing the output data in the specific circuit are usually in an intermediate state at the input end of the circuit to which the data is to be set from the input terminal of the integrated circuit 20 ', or It can be calculated from an intermediate state at the output terminal of the integrated circuit 20 'from the output terminal of the circuit.
この算出方法のうち制御容易性は、入力端から注目す
る配線部にいたる節点の数により判定したり、又は注目
する配線部に注目する信号が現れるまでに回路がどれだ
けの状態を経るかということを計算して行うものであ
る。In this calculation method, the controllability is determined by the number of nodes from the input end to the wiring section of interest, or how many states the circuit undergoes before a signal of interest appears on the wiring section of interest. This is calculated and performed.
また観測容易性は、組合わせの観測容易性は注目する
配線部の状態が観測点にいたるまでの節点の数により判
定を行ったり、注目する配線部の状態が観測点にいたる
までに回路がどれだけの状態を経るかということを計算
して行うことができる。In addition, the observability of the combination is determined by the number of nodes until the state of the wiring section of interest reaches the observation point, or the circuit is observed by the time the state of the wiring section of interest reaches the observation point. It can be calculated by calculating how many states it goes through.
なおこれらの算出方法は現在完成されている公知の方
法（例えば日経エレクトロニクス 1983年６月20日号．
第151頁〜第162頁参照）である。Note that these calculation methods are known methods which have been completed at present (for example, Nikkei Electronics, June 20, 1983.
Pp. 151-162).
本発明は、このような周知の手段を使用して、集積回
路に付加すべきスキヤン機能をできるだけ少なくするよ
うにしたものである。The present invention uses such known means to minimize the scan function to be added to the integrated circuit.
以下本発明の一実施例を第２図および第３図にもとづ
き説明する。An embodiment of the present invention will be described below with reference to FIGS. 2 and 3.
第２図は本発明の一実施例構成図であり、第３図は本
発明により選択的に挿入されるスキヤンラッチの例を示
す。FIG. 2 is a block diagram of one embodiment of the present invention, and FIG. 3 shows an example of a scan latch selectively inserted according to the present invention.
第２図において、11は基本データ保持部であり、スキ
ヤンラッチの挿入される前の、例えばアンドゲートやナ
ンドゲート、オアゲート等の組合せ回路やFF等の順序回
路等で構成される論理回路群からなる集積回路の設計デ
ータを保持するもの、12は故障有無確認容易性演算部
（以下確認容易性演算部という）であって各回路の入力
端あるいは出力端の故障の有無を確認できる容易性つま
り確認容易性を解析してそれを定量的に算出するもの、
13は制御容易性演算部であって各回路の入力端に所定の
信号を入力できる容易性つまり制御容易性を定量的に算
出するもの、14は確認容易性順位判別部であって故障有
無確認容易性演算部12により算出された確認容易性をそ
の悪い順序に順位づけて出力するもの、15は制御容易性
順位判別部であって制御容易性演算部13より算出された
制御容易性をその悪い順序に順位づけて出力するもの、
16は出力部であって前記確認容易性及び制御容易性の悪
い方からの順序をあらかじめ設定された数（Ｐ及びＱ、
Ｐ＝Ｑの場合もある）だけ出力するとともに判定部17を
具備し、この判定部17で前記各容易性を図示省略した表
示部に出力し例えば設計者がその容易性が希望する値に
なったことを観測させるものである。判定部17にあらか
じめ閾値を設定し、各容易性がそれぞれの予定した値以
上のときにランプ等で表示させることもできる。18は設
計データ作図保持部であって出力部16から出力された確
認容易性の悪いラッチの部分を第３図（ｂ）に示す如き
ラッチを挿入したり制御容易性の悪いラッチの部分に第
３図（ａ）に示す如きラッチを挿入したり、両方の悪い
部分には第３図（ｃ）に示す如きラッチを挿入し、かつ
この図面を保持し、出力するものである。In FIG. 2, reference numeral 11 denotes a basic data holding unit, which is a logic circuit group including a combinational circuit such as an AND gate, a NAND gate, an OR gate, or a sequential circuit such as FF before a scan latch is inserted. A device for storing design data of an integrated circuit, and 12 is a failure checkability calculation unit (hereinafter referred to as a checkability calculation unit) which is capable of checking whether or not each input terminal or output terminal has a failure. Analyzing ease and calculating it quantitatively,
13 is a controllability calculation unit which quantitatively calculates the ease with which a predetermined signal can be input to the input terminal of each circuit, that is, the controllability, and 14 denotes a checkability order determination unit which checks for failure. The one that outputs the confirmation easiness calculated by the ease operability unit 12 in the order of the worse order, and the control easiness order discrimination unit 15 is the control easiness order calculated by the control easiness operation unit 13. Output in the order of bad order,
Reference numeral 16 denotes an output unit, which is a preset number (P and Q,
P = Q), and a determination unit 17 is provided. The determination unit 17 outputs each of the easiness to a display unit (not shown) so that the designer can obtain the desired value, for example. It is to observe that. It is also possible to set a threshold value in advance in the judgment unit 17 and display the threshold with a lamp or the like when the ease is equal to or more than the respective predetermined value. Numeral 18 denotes a design data drawing and holding unit, which inserts a latch having a poor checkability output from the output unit 16 into a latch as shown in FIG. A latch as shown in FIG. 3 (a) is inserted, and a latch as shown in FIG. 3 (c) is inserted into both bad portions, and this drawing is retained and outputted.
このように各ラッチを挿入したものを基本設計データ
保持部11にフィードバックし、この挿入結果による各容
易性を判別する。このようなことを各容易性があらかじ
め予定した数値以下になるまで繰返し、予定値以下にな
ったときに得られた図面を基本設計データ保持部11より
得ることができる。The insertion of each latch as described above is fed back to the basic design data holding unit 11 to determine each easiness based on the insertion result. Such a process is repeated until each ease becomes equal to or less than a predetermined value, and the drawing obtained when the ease becomes equal to or less than the predetermined value can be obtained from the basic design data holding unit 11.
また、第３図により、本発明において使用するスキヤ
ンラッチの例について説明する。An example of a scan latch used in the present invention will be described with reference to FIG.
第３図（ａ）は制御容易性のみが悪いところに使用す
る書込み専用スキヤンラッチを示し、同（ｂ）は確認容
易性のみが悪いところに使用する読出し専用スキヤンラ
ッチを示し、同（ｃ）は制御容易性及び確認容易性が悪
いところに使用する書込み・読出しスキヤンラッチを示
す。FIG. 3 (a) shows a write-only scan latch used only where controllability is poor, and FIG. 3 (b) shows a read-only scan latch used only where checkability is poor. Indicates a write / read scan latch used where controllability and confirmability are poor.
第３図においてS0〜S6はスイッチであって、スイッチ
S0は通常動作のときに入力されるデータをオンオフ制御
するもの、スイッチS1はスキヤンデータを外からセット
するときに入力されるデータをオンオフ制御するもの、
スイッチS4はスキヤン動作における読出しのときに読出
し端子へのデータをオンオフ制御するものである。S 0 to S 6 in FIG. 3 is a switch,
S 0 controls on / off data input during normal operation, switch S 1 controls on / off data input when setting scan data from outside,
Switch S 4 is for turning on and off the data to the read terminal when the reading in Sukiyan operation.
スイッチS0、S3、S5は制御信号SMおよび▲▼によ
り制御され、またスイッチS1、S2、S4は制御信号SCKま
たは▲▼により制御される。制御信号SM、▲
▼はインバータIN10、IN11により得られ、制御信号SC
K、▲▼はインバータIN12、IN13により得られ
る。Switches S 0 , S 3 , S 5 are controlled by control signals SM and ▼, and switches S 1 , S 2 , S 4 are controlled by control signals SCK or ▼. Control signal SM, ▲
▼ is obtained by the inverters IN10 and IN11, and the control signal SC
K and ▲ ▼ are obtained by inverters IN12 and IN13.
またIN0〜IN3はインバータである。 IN0 to IN3 are inverters.
次に第３図（ａ）〜（ｃ）について通常のデータを出
力する動作とスキヤン動作について説明する。Next, an operation for outputting normal data and a scan operation will be described with reference to FIGS. 3 (a) to 3 (c).
第３図（ａ）の書込み専用スキヤンラッチは、通常動
作の場合、スイッチS0をオンとし、S1をオフ、S2をオン
とする。したがって、システムから入力される入力信号
DinはインバータIN2で反転され、さらにインバータIN0
で反転される結果、入力信号Dinが出力信号Doutとして
出力される。なお、このときスイッチS2がオンのため、
入力信号DinはインバータIN2、IN3により反転され、し
かもIN2−IN3−S2−IN2のルートで巡回するためラッチ
されたものとなる。Write-only Sukiyanratchi of FIG. 3 (a) in the case of normal operation, the switch S 0 are on and turned off S 1, the S 2. Therefore, the input signal input from the system
Din is inverted by the inverter IN2, and the inverter IN0
As a result, the input signal Din is output as the output signal Dout. Since the switch S 2 is on this time,
Input signal Din is inverted by the inverter IN2, IN3, yet becomes latched to patrol in the root of IN2-IN3-S 2 -IN2.
テスト時のスキヤンデータSin書込みの場合、スイッ
チS0をオフとし、S1がオンのときS2はオフ、S1がオフの
ときS2はオンとなる。従ってスキヤンデータSinを書込
むとき、スイッチS1がオンのときS2はオフのためスキヤ
ンデータSinはインバータIN2、IN0を経由して出力され
る。そしてスイッチS1をオフのときS2をオンにするの
で、スキヤンデータSinはIN2−IN3−S2−IN2のルートで
巡回するためラッチされたものとなる。For-scan data Sin writing in the test, and turn off the switch S 0, S 2 when S 1 is ON OFF, S 2 when S 1 is off is turned on. Thus, when writing-scan data Sin, S 2 when the switch S 1 is turned on is-scan data Sin for off is outputted via the inverter IN2, IN 0. And so to turn on S 2 when the off switch S 1,-scan data Sin is becomes latched to patrol in the root of IN2-IN3-S 2 -IN2.
第３図（ｂ）の読出し専用スキヤンラッチは、通常動
作の場合、スイッチS0をオンとし、S3をオン、S4をオフ
とする。これにより入力信号DinはインバータIN2、IN0
により反転され、入力信号Dinが出力信号Doutとして出
力される。なお、前記第３図（ａ）と同様に入力信号Di
nはIN2−IN3−S3−IN2のルートで巡回されるためラッチ
されたものとなる。テスト時のスキヤン読出しのとき、
スイッチS0をオフにしS3、S4をオンにすれば前記回路で
ラッチされたデータがインバータIN1を経由して読出さ
れる。Read only Sukiyanratchi of FIG. 3 (b) in the case of normal operation, the switch S 0 is turned on, the S 3 on, to turn off the S 4. As a result, the input signal Din is output from the inverters IN2 and IN0.
And the input signal Din is output as the output signal Dout. The input signal Di is the same as in FIG. 3 (a).
n it is assumed to have been latched to be visited at the root of the IN2-IN3-S 3 -IN2. During scan reading during test,
Switch S 0 to turn off S 3, the data latched in the circuit if S 4 to ON is read via an inverter IN1.
第３図（ｃ）の書込み・読出しスキヤンラッチは、通
常動作の場合、スイッチS0をオン、S1、S4をオフ、S5、
S6をオンとする。これにより入力信号DinはインバータI
N2、IN0により、入力信号Dinが出力信号Doutとして出力
される。このときスイッチS5、S6がオンのため前記の場
合と同様に入力信号DinはIN2−IN3−S6−S5−IN2のルー
トで巡回されるため、ラッチされたものとなる。Writing and reading Sukiyanratchi of FIG. 3 (c) in the case of normal operation, turns on the switches S 0, S 1, S 4 OFF, S 5,
Turn S 6 on. As a result, the input signal Din is
By N2 and IN0, the input signal Din is output as the output signal Dout. At this time switches S 5, S 6 the input signal Din as in the case of the for-one are cyclic at the root of the IN2-IN3-S 6 -S 5 -IN2, becomes latched.
テスト時のスキヤンデータSinを書込むとき、スイッ
チS0オフ、S1をオン、S4をオフとし、S5、S6をオンにす
る。これによりスイッチS1を経由して入力されたスキヤ
ンデータSinは、IN2−IN3−S6−S5−IN2のルートで巡回
保持される。またこのよにして書込まれたスキヤンデー
タSinを読出すとき、スイッチS0、S1をオフ、S4、S5、S
6をオンとする。これにより前記の如く巡回保持されて
いるスキヤンデータSinは保持状態を保ちながらインバ
ータIN1より出力信号Soutとして出力される。このとき
スキヤンデータSinはインバータIN2、IN1により反転さ
れるので、Sinの状態で出力されることになる。When writing-scan data Sin during the test, the switch S 0 off, the S 1 on, and turns off the S 4, to turn on S 5, S 6. Thus input through the switch S 1 a-scan data Sin is cyclically held in the root of IN2-IN3-S 6 -S 5 -IN2. When reading the scan data Sin written in this manner, the switches S 0 and S 1 are turned off, and the switches S 4 , S 5 and S
Turn 6 on. As a result, the scan data Sin cyclically held as described above is output from the inverter IN1 as the output signal Sout while maintaining the held state. At this time, since the scan data Sin is inverted by the inverters IN2 and IN1, the scan data Sin is output in the state of Sin.
なおこれらS1〜S6をオン・オフ制御する制御信号SM、
▲▼、SCK、▲▼は、インバータIN10〜IN13
により得られるが、これらの制御信号回路は個別に設け
る必要はなく、共通に使用できる。A control signal SM for turning on / off these S 1 to S 6 ,
▲ ▼, SCK, ▲ ▼ are inverters IN10 to IN13
However, these control signal circuits do not need to be provided individually and can be used in common.
このようにして制御容易性の悪いラッチは、その順に
応じて、第３図（ａ）に示す如く、書込み専用スキヤン
回路を挿入することあるいは、第３図（ｃ）に示す如
く、書込み・読出しスキヤン回路を挿入することがで
き、確認容易性の悪いところは、その順に応じて、第３
図（ｂ）に示す如く、読出し専用スキヤン回路を挿入す
ることあるいは、第３図（ｃ）に示す如く、書込み・読
出しスキヤン回路を挿入することができる。そして制御
容易性も確認性も悪いところは、その順に応じて、第３
図（ｃ）に示す如く、書込み・読出しスキヤン回路を挿
入することあるいは第３図（ａ）（ｂ）に示す如く、書
込み専用スキヤン回路と読出し専用スキヤン回路を挿入
することができる。In this manner, the latch having poor controllability can be provided by inserting a write-only scan circuit as shown in FIG. 3 (a) or by writing / reading as shown in FIG. 3 (c). A scan circuit can be inserted.
A read-only scan circuit can be inserted as shown in FIG. 3B, or a write / read scan circuit can be inserted as shown in FIG. 3C. Where control easiness and confirmability are poor, the third
A write / read scan circuit can be inserted as shown in FIG. 3C, or a write-only scan circuit and a read-only scan circuit can be inserted as shown in FIGS. 3A and 3B.
本発明では必要な部分のみスキヤンラッチを挿入する
ことができるので、ゲート数の冗長を最小限度にすると
ともにデイレイの増加も最小限度に抑制できる。また小
ブロック内についてもテスタビッティが確保されている
ので、LSIの外部入力端子、外部出力端子とスキヤンラ
ッチの組合せでテスト可能である。しかもテストデータ
の作成時間やテスト時間は第４図（ａ）に示す非スキヤ
ン回路に比較し短縮することができ、効率的なテストが
可能となる。In the present invention, the scan latch can be inserted only in a necessary portion, so that the redundancy of the number of gates can be minimized and the increase in the delay can be suppressed to the minimum. In addition, since testability is ensured even in the small block, the test can be performed by a combination of the external input terminal and the external output terminal of the LSI and the scan latch. In addition, the test data creation time and test time can be reduced as compared with the non-scan circuit shown in FIG. 4A, and an efficient test can be performed.
第１図は本発明の原理図、 第２図は本発明の一実施例、 第３図は本発明で使用するスキヤンラッチの例、 第４図は従来例説明図、 第５図はテストの説明図である。 １、２、３、４、５、６、７、８……スキヤンFF １′、２′、３′、４′、５′、６′、７′、８′、
９′……通常のFF 11……基本設計データ保持部 12……故障有無確認容易性演算部 13……制御容易性演算部 14……確認容易性順位判別部 15……制御容易性順位判別部 16……出力部 17……判定部 18……設計データ作図保持部FIG. 1 is a principle view of the present invention, FIG. 2 is an embodiment of the present invention, FIG. 3 is an example of a scan latch used in the present invention, FIG. 4 is an explanatory diagram of a conventional example, and FIG. FIG. 1, 2, 3, 4, 5, 6, 7, 8 ... scan FF 1 ', 2', 3 ', 4', 5 ', 6', 7 ', 8',
9 ': normal FF 11: basic design data holding unit 12: failure checkability calculation unit 13: controllability calculation unit 14: checkability rank determination unit 15: controllability rank determination Unit 16 Output unit 17 Judgment unit 18 Design data drawing holding unit
Claims (3)
において、 回路の入力端と出力端の故障の有無を確認できる容易性
を算出する故障有無確認容易性演算手段（12）と、 該故障有無確認容易性演算手段（12）の算出結果に基づ
き、確認容易性の悪い配線のものよりその順位を付加す
る確認容易性判別手段（14）と、 該確認容易性判別手段（14）により順位を付加された確
認容易性の悪い配線のものより順にスキャン回路を挿入
する設計データ作図手段（18）を具備したことを特徴と
するスキャンテスト回路生成装置。1. A scan test circuit generator for a logic circuit group, comprising: a failure presence / absence confirmation easiness calculating means (12) for calculating the ease with which it is possible to confirm the presence / absence of a failure at an input terminal and an output terminal of a circuit; On the basis of the calculation result of the checkability calculating means (12), the checkability determining means (14) which adds the rank of the wiring having poor checkability, and the rank by the checkability determination means (14). A scan test circuit generation device, comprising: a design data drawing means (18) for sequentially inserting scan circuits in order of wiring having poor added ease of confirmation.
において、 各回路の入力端に所定の信号を入力できる容易性を算出
する制御容易性演算手段（13）と、 該制御容易性演算手段（13）の演算結果に基づき、制御
容易性の悪い配線のものよりその順位を付加する制御容
易性判別手段（15）と、 該制御容易性判別手段（15）により順位を付加された制
御容易性の悪い配線のものより順にスキャン回路を挿入
する設計データ作図手段（18）を具備したことを特徴と
するスキャンテスト回路生成装置。2. A scan test circuit generator for a logic circuit group, comprising: a controllability calculating means for calculating the ease with which a predetermined signal can be input to an input terminal of each circuit; Based on the calculation result of 13), the controllability judging means (15) for assigning the order of the wiring with poor controllability, and the controllability assigned with the order by the controllability judging means (15) A scan test circuit generating apparatus, comprising: a design data drawing means (18) for inserting a scan circuit in the order of wiring having poor wiring.
において、 回路の入力端と出力端の故障の有無を確認できる容易性
を算出する故障有無確認容易性演算手段（12）と、 各回路の入力端に所定の信号を入力できる容易性を算出
する制御容易性演算手段（13）と、 該故障有無確認容易性演算手段（12）の算出結果に基づ
き、確認容易性の悪い配線のものよりその順位を付加す
る確認容易性判別手段（14）と、 該制御容易性演算手段（13）の演算結果に基づき、制御
容易性の悪い配線のものよりその順位を付加する制御容
易性判別手段（15）と、 該制御容易性判別手段（15）により順位を付加された制
御容易性の悪い配線のものから順にスキャンラッチを挿
入するか又は該確認容易性判別手段（14）により順位を
付加された確認容易性の悪い配線のものより順にスキャ
ン回路を挿入する設計データ作図手段（18）を具備した
ことを特徴とするスキャンテスト回路生成装置。3. A scan test circuit generation device for a logic circuit group, comprising: a failure presence / absence confirmation easiness calculating means (12) for calculating ease with which presence / absence of a failure at an input terminal and an output terminal of the circuit can be confirmed; Based on the calculation result of the controllability calculating means (13) for calculating the ease with which a predetermined signal can be input to the input terminal and the failure checking possibility calculating means (12). Checkability determining means (14) for adding the order, and controllability determining means (14) for adding the order to wiring with poor controllability based on the calculation result of the controllability calculating means (13). 15) and a scan latch is inserted in the order of wiring with poor controllability, which is given a rank by the controllability determination means (15), or a rank is added by the checkability determination means (14). Poor confirmation Scan test circuit generation apparatus characterized by comprising a design data plotting means for inserting a scan circuit (18) in order from those.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61281538A JP2614216B2 (en) | 1986-11-26 | 1986-11-26 | Scan test circuit generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61281538A JP2614216B2 (en) | 1986-11-26 | 1986-11-26 | Scan test circuit generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63134970A JPS63134970A (en) | 1988-06-07 |
| JP2614216B2 true JP2614216B2 (en) | 1997-05-28 |
Family
ID=17640567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61281538A Expired - Lifetime JP2614216B2 (en) | 1986-11-26 | 1986-11-26 | Scan test circuit generator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2614216B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5815512A (en) * | 1994-05-26 | 1998-09-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory testing device |
| JP3671948B2 (en) | 2002-09-24 | 2005-07-13 | ソニー株式会社 | Semiconductor integrated circuit and its test method |
| JP4262265B2 (en) | 2006-06-20 | 2009-05-13 | キヤノン株式会社 | Semiconductor integrated circuit |
-
1986
- 1986-11-26 JP JP61281538A patent/JP2614216B2/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 日経エレクトロニクス１９８３年６月２０日号 Ｐ．１５１〜Ｐ．１６２ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63134970A (en) | 1988-06-07 |
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