JP2613257B2 - Multi-port RAM - Google Patents
Multi-port RAMInfo
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- JP2613257B2 JP2613257B2 JP63126891A JP12689188A JP2613257B2 JP 2613257 B2 JP2613257 B2 JP 2613257B2 JP 63126891 A JP63126891 A JP 63126891A JP 12689188 A JP12689188 A JP 12689188A JP 2613257 B2 JP2613257 B2 JP 2613257B2
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- write
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データの読み出しと書き込みを独立にもし
くは並列的に行い得る多ポートRAM(ランダム・アクセ
ス・メモリ)、さらにはそれにおけるデータの高速読み
出し技術に関し、例えばスタティック型メモリセルを有
する多ポートRAMに適用して有効な技術に関するもので
ある。Description: BACKGROUND OF THE INVENTION The present invention relates to a multi-port RAM (random access memory) capable of reading and writing data independently or in parallel, and a high-speed data transfer therethrough. The present invention relates to a read technology, for example, a technology that is effective when applied to a multi-port RAM having static memory cells.
マイクコンピュータさらには中小型コンピュータなど
における演算処理速度の高速化を図るためにスタティッ
ク型多ポートRAMを用いることができる。A static multi-port RAM can be used to increase the arithmetic processing speed in a microphone computer or even a small and medium-sized computer.
このスタティック型多ポートRAMは、スタティックラ
ッチ回路のデータ入出力端子に書き込みトランスファゲ
ートと読み出しトランスファゲートとを結合して成る複
数個のメモリセルを持ち、書き込みアドレスによって選
択されるメモリセルの書き込みトランスファゲートが結
合される書き込みビット線に書き込みデータを与えるた
めの書き込み系と、読み出しアドレスによって選択され
るメモリセルの読み出しトランスファゲートから読み出
しビット線に与えられるデータを外部に読み出すための
読み出し系とを夫々専用に持ち、データの書き込み動作
と読み出し動作を非同期で独立に行い得るようになって
いる。This static multi-port RAM has a plurality of memory cells formed by coupling a write transfer gate and a read transfer gate to a data input / output terminal of a static latch circuit, and a write transfer gate of a memory cell selected by a write address. A dedicated write system for providing write data to a write bit line to which data is coupled, and a read system for externally reading data supplied to a read bit line from a read transfer gate of a memory cell selected by a read address. The data write operation and the read operation can be performed asynchronously and independently.
尚、スタティック型多ポートRAMについて記載された
文献の例としては、1987年11月に発行された「VLSI SY
STEMS DESIGN」のP60〜P65に記載された「Embedded R
AM in Gate Arrays:Oonfigurability and Testabi
lity」がある。As an example of a document describing a static multi-port RAM, see “VLSI SY” issued in November 1987.
`` Embedded R '' described on pages 60 to 65 of `` STEMS DESIGN ''
AM in Gate Arrays: Oonfigurability and Testabi
lity ".
本発明者はスタティック型多ポートRAMにおけるデー
タ読み出し動作の高速化について検討した。The present inventor has studied on speeding up of a data read operation in a static multiport RAM.
データの書き込み動作と読み出し動作を非同期で独立
に行い得るスタティック型多ポートRAMでは同一メモリ
セルに対して概ね同じタイミングで書き込み動作と読み
出し動作が行われる場合がある。これを考慮すると、多
くの場合そうであるように書き込み優先の下では、スタ
ティック型多ポートRAMのアクセスタイムは、アクセス
対象メモリセルに書き込まれた情報が再に読み出される
までの時間に律則される。即ち、同一メモリセルに同じ
タイミングで書き込み動作と読み出し動作が行われない
場合のアクセスタイムもその遅いアクセスタイムに拘束
されて、多ポートRAMにおけるタイミング規約上の全体
的なアクセスタイムが遅くなる。In a static multi-port RAM capable of performing a data write operation and a read operation independently and asynchronously, a write operation and a read operation may be performed at substantially the same timing for the same memory cell. In consideration of this, under the write priority, as is often the case, the access time of the static multi-port RAM is governed by the time until the information written in the memory cell to be accessed is read again. You. That is, the access time when the write operation and the read operation are not performed at the same timing on the same memory cell is also restricted by the slow access time, and the overall access time in the multiport RAM according to the timing rule is delayed.
この全体的なアクセスタイムの遅れを解消するには、
読み出しアドレスと読み込みアドレスを監視して両者が
近接してきたときに警報を発し、同一メモリセルへの同
時アクセスを禁止制御するようにすればよいが、そのよ
うな手法では多ポートRAMのアクセスに対する制限条件
が加わり、この制限条件を満足するためのアクセス制御
が複雑になると共に多ポートRAMの使い勝手が悪くなる
という欠点があった。To eliminate this delay in overall access time,
The read address and read address can be monitored and an alarm can be issued when they come close to each other to prohibit simultaneous access to the same memory cell.However, such a method limits access to multiport RAM. Conditions are added, so that access control for satisfying this restriction condition becomes complicated, and the usability of the multi-port RAM deteriorates.
このように従来の多ポートRAMでは、これを高速アク
セスで利用しようとすると同一メモリセルへの書き込み
及び読み出しの同時アクセスを禁止制御するという制限
条件を設けなければならなくなり、逆にこの制限条件を
無視するとデータの読み出し動作速度を低下させなけれ
ばならないという問題点のあることが本発明者によって
明らかにされた。As described above, in the conventional multi-port RAM, in order to use the same for high-speed access, it is necessary to set a restriction condition that prohibits simultaneous write and read access to the same memory cell. The present inventor has clarified that there is a problem that if it is neglected, the data read operation speed must be reduced.
さらに本発明者は、スタティック型多ポートRAMにお
ける低消費電力やデータ読み出し動作時の誤書き込み防
止などの観点からビット線やコモンデータ線を相対的に
レベルの高い一方の電源電圧レベルにプリチャージする
ことを検討し、これに伴って、上記電源電圧にプリチャ
ージされているビット線にメモリセルデータに応ずる微
小な電位変化をそのまま与えられるようなメモリセル構
造や、電源電圧近傍におけるビット線の電位差を高速に
検出してこれを増幅出力することができるセンスアップ
の構造など、スタティック型多ポートRAMにおけるデー
タ読み出し動作の高速化に寄与するその他の手段につい
ても検討した。Further, the present inventor precharges a bit line or a common data line to one of relatively higher power supply voltage levels from the viewpoint of low power consumption in a static multi-port RAM and prevention of erroneous writing during a data read operation. In consideration of this, a memory cell structure that allows a minute potential change corresponding to memory cell data to be applied as it is to a bit line precharged to the power supply voltage, and a potential difference of the bit line near the power supply voltage. Other means that contribute to speeding up the data read operation in a static multi-port RAM, such as a sense-up structure that can detect the signal at high speed and amplify and output it, were also studied.
本発明の目的は、同一メモリセルへの書き込み及び読
み出し動作が完全同一もしくは部分的に重なったタイミ
ングで行われる場合にもデータを高速に読み出すことが
できる多ポートRAMを提供することにある。An object of the present invention is to provide a multi-port RAM capable of reading data at high speed even when writing and reading operations to the same memory cell are performed at exactly the same or partially overlapping timing.
さらに本発明の別の目的はビット線やコモンデータ線
を相対的に高い一方の電源電圧レベルにプリチャージす
る構成を持つ多ポートRAMにおいて、データ読み出し動
作の高速化を図ることできるメモリセル構造やセンスア
ップの構造などを提供しようとするものである。Still another object of the present invention is to provide a multi-port RAM having a configuration in which a bit line or a common data line is precharged to one of a relatively high power supply voltage level, a memory cell structure capable of speeding up a data read operation, It is intended to provide a sense-up structure and the like.
本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述及び添付図面から明らかになるであ
ろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。The outline of a representative invention among the inventions disclosed in the present application will be briefly described as follows.
すなわち、データの書き込み動作と読み出し動作を非
同期で独立に行い得る書き込み系と読み出し系を備え、
書き込みアドレスと読み出しアドレスの一致を検出する
ことに呼応して、外部から書き込み系に与えられる書き
込みデータを伝達手段を介して直接読み出し系に与える
ようにする。In other words, it has a write system and a read system that can perform data write operation and read operation asynchronously and independently,
In response to detecting the coincidence between the write address and the read address, write data externally applied to the write system is directly applied to the read system via the transmission means.
上記伝達手段は、外部から書き込み系に与えられるデ
ータを書き込みコモンデータ線を介して読み出し系に含
まれる読み出しコモンデータ線に伝達するスイッチ素子
にすることができる。このとき、書き込みビット線及び
読み出しビット線、さらには書き込みコモンデータ線及
び読み出しコモンデータ線のプリチャージレベルが、ス
タティックメモリセルに与えられる相対的にレベルの高
い一方の電源電圧レベルに呼応される場合には、上記伝
達手段を構成するスイッチ素子をpチャンネル型MOSFET
によって構成するとよい。The transmission means may be a switch element for transmitting data externally applied to the write system to the read common data line included in the read system via the write common data line. At this time, when the precharge level of the write bit line and the read bit line, and furthermore, the precharge level of the write common data line and the read common data line corresponds to one of the relatively high power supply voltage levels applied to the static memory cells The switch element constituting the transmission means is a p-channel MOSFET
It is good to be constituted by.
伝達手段を介して書き込みデータを読み出し系に直接
与えるときには、読み出しビット線を読み出しコモンデ
ータ線に選択的に導通に制御するための読み出しセレク
タを全て非導通に制御することが望ましい。When the write data is directly supplied to the read system via the transmission means, it is desirable to control all the read selectors for selectively controlling the read bit lines to the read common data lines to be nonconductive.
また、相対的にレベルの高い一方の電源電圧レベルを
プリチャージレベルとする書き込みビット線及び読み出
しビット線に結合されるスタティックメモリセルに対し
てデータの書き込み動作と読み出し動作を非同期で独立
に行い得る書き込み系と読み出し系を備える多ポートRA
Mにおいて、書き込みビット線とスタティックメモリセ
ルとを結合するための書き込みトランスファゲートをn
チャンネル型MOSFETとし、また、読み出しビット線とス
タティックメモリセルとを結合するための読み出しトラ
ンスファゲートをpチャンネル型MOSFETとするメモリセ
ル構造を採用するものである。Further, the data write operation and the read operation can be performed independently and asynchronously with respect to the static memory cell coupled to the write bit line and the read bit line having one of the relatively high power supply voltage levels as the precharge level. Multi-port RA with write and read systems
In M, a write transfer gate for coupling a write bit line and a static memory cell is set to n.
A memory cell structure is adopted in which a channel type MOSFET is used, and a read transfer gate for coupling a read bit line and a static memory cell is a p-channel type MOSFET.
このとき、上記読み出し系に含まれるセンスアンプ
を、差動アンプと、読み出しコモンデータ線のプリチャ
ージレベルを上記差動アンプの動作点近傍にレベルシフ
トさせて上記差動アンプの入力端子に供給するレベルシ
フト回路とを含めて構成するとよい。更に、読み出しビ
ット線を読み出しコモンデータ線に選択的に導通に制御
するための読み出しセレクトスイッチをpチャンネル型
MOSFETにし、書き込みビット線を書き込みコモンデータ
線に選択的に導通に制御するための書き込みセレクトス
イッチをnチャンネル型MOSFETにするとよい。At this time, the sense amplifier included in the readout system is supplied to the input terminal of the differential amplifier by shifting the precharge level of the differential amplifier and the read common data line to near the operating point of the differential amplifier. It is preferable to include a level shift circuit. Furthermore, a p-channel type read select switch for selectively controlling the read bit line to be connected to the read common data line is provided.
It is preferable to use an n-channel MOSFET as a MOSFET and a write select switch for selectively controlling the write bit line to be electrically connected to the write common data line.
上記した手段によれば、同一メモリセルに同じタイミ
ングで書き込み動作と読み出し動作が行われるとき、伝
達手段が、書き込みデータを直接読み出し系のセンスア
ンプに与えるため、このようにして読み出し系に与えら
えるデータは、書き込み優先の条件を実質的に満足した
状態で高速に外部に読み出され、メモリセルに対する書
き込みはそれに並行して行われる。According to the above-described means, when the write operation and the read operation are performed at the same timing in the same memory cell, the transfer means directly supplies the write data to the read-system sense amplifier. The obtained data is read out to the outside at high speed while substantially satisfying the write priority condition, and writing to the memory cells is performed in parallel.
このとき、伝達手段を介して書き込みデータが与えら
れるセンスアンプは、本来のデータ読み出し動作タイミ
ングに従って当該データを増幅出力するため、当該伝達
手段は、書き込みデータを読み出し系に伝達するタイミ
ングを特別に制御する働きを要しない。At this time, the sense amplifier to which the write data is given via the transmission unit amplifies and outputs the data in accordance with the original data read operation timing, so that the transmission unit specially controls the timing of transmitting the write data to the read system. No need to work.
書き込みコモンデータ線及び読み出しコモンデータ線
が共に相対的にレベルの高い一方の電源電圧レベルにプ
リチャージされている状態で書き込みデータが書き込み
系から読み出し系に与えられるとき、Pチャンネル型MO
SFETで構成された伝達手段はその相互コンダクタンスが
大きくされる結果、この大きな相互コンダクタンスが、
書き込みデータの伝達性能を高めるように働く。When write data is supplied from the write system to the read system while both the write common data line and the read common data line are precharged to one of the relatively high power supply voltage levels, the P-channel type MO
As a result of the transconductance of the transmission means constituted by the SFET being increased, this large transconductance is
It works to improve the transmission performance of write data.
伝達手段が書き込みデータを読み出し系に与えると
き、読み出しセレクタが全ての読み出しビット線を読み
出しコモンデータ線に対して非導通に制御するあら、こ
の非導通状態が、このとき選択されるメモリセルデータ
と読み出し系に与えられる書き込みデータと競合を回避
するように作用する。When the transmitting means supplies the write data to the read system, if the read selector controls all the read bit lines to be non-conductive with respect to the read common data line, the non-conductive state corresponds to the memory cell data selected at this time. It works so as to avoid conflict with the write data given to the read system.
書き込みビット線及び読み出しビット線が共に相対的
にレベルの高い一方の電源電圧レベルにプリチャージさ
れている状態でメモリセルデータが読み出しビット線に
与えられるとき、Pチャンネル型MOSFETで構成された読
み出しトランスファゲートはその相互コンダクタンスが
大きくされる結果、この大きな相互コンダクタンスが、
電源電圧近傍で変化するメモリセルデータの伝達性能を
高めるように働く。また、書き込み動作では、プリチャ
ージレベルからディスチャージされる書き込みビット線
につながるnチャンネル型MOSFETで構成された書き込み
トランスファゲートはその相互コンダクタンスが大きく
される結果、この大きな相互コンダクタンスが、電源電
圧からディスチャージされる書き込みビット線のレベル
変化さらにはディスチャージ到達レベルをスタティック
ラッチ回路に伝達する性能を高めるように働く。同様
に、pチャンネル型MOSFETによって構成される読み出し
セレクトスイッチ、並びにnチャンネル型MOSFETによっ
て構成される書き込みセレクトスイッチも動作時に相互
コンダクタンンスが大きくされ、この大きな相互コンダ
クタンスが信号伝達性能を高めるように働く。When memory cell data is supplied to a read bit line in a state where both the write bit line and the read bit line are precharged to one of the relatively high power supply voltage levels, a read transfer constituted by a P-channel MOSFET is performed. The gate has a large transconductance, which results in this large transconductance
It works to enhance the transmission performance of the memory cell data that changes near the power supply voltage. In a write operation, a write transfer gate composed of an n-channel MOSFET connected to a write bit line discharged from a precharge level has an increased transconductance. As a result, this large transconductance is discharged from the power supply voltage. This serves to enhance the performance of transmitting the change in the level of the write bit line and the level of the discharge reaching the static latch circuit. Similarly, the read select switch composed of a p-channel MOSFET and the write select switch composed of an n-channel MOSFET have a large transconductance during operation, and the large transconductance enhances the signal transmission performance. work.
センスアンプに含まれるレベルシフト回路は、読み出
しコモンデータ線に与えられる電源電圧近傍の微小なレ
ベル変化を、差動アンプの増幅動作上最も高感度となる
動作点付近でのレベル変化に変換するから、このレベル
シフトされた電圧を受ける差動アンプは、負荷容量の大
きな読み出しビット線や読み出しコモンデータ線自体が
差動アンプの動作点近傍に到達するのを待つことなくそ
の増幅動作を高速に確定する。The level shift circuit included in the sense amplifier converts a minute level change in the vicinity of the power supply voltage applied to the read common data line into a level change in the vicinity of the operating point at which the amplification operation of the differential amplifier is most sensitive. The differential amplifier that receives this level-shifted voltage can quickly determine its amplification operation without waiting for the read bit line or read common data line itself with a large load capacitance to reach the vicinity of the operating point of the differential amplifier. I do.
〔実施例 1〕 第1図には本発明の一実施例であるスタティック型2
ポートRAMのブロック図が示されている。同図に示され
る2ポートRAMは、特に制限されないが、公知のMOS集積
回路製造技術によって単結晶シリコンのような1個の半
導体基板に形成される。Embodiment 1 FIG. 1 shows a static type 2 according to an embodiment of the present invention.
A block diagram of the port RAM is shown. Although not particularly limited, the two-port RAM shown in FIG. 1 is formed on one semiconductor substrate such as single crystal silicon by a known MOS integrated circuit manufacturing technique.
先ず、本実施例の2ポートRAMの概要を説明すると、
メモリセルアレイ1を構成するメモリセルは、スタティ
ックラッチ回路のデータ入出力端子に書き込みトランス
ファゲートと読み出しトランスファゲートとを結合して
成り、メモリセルに対しては、書き込みビット線を介し
て書き込みトランスファゲートに結合する書き込み系、
及び読み出しビット線を介して読み出しトランスファゲ
ートに結合する読み出し系を夫々介して、データの書き
込み動作と読み出し動作を非同期で独立に行い得るよう
にされている。First, the outline of the two-port RAM of the present embodiment will be described.
A memory cell constituting the memory cell array 1 is formed by coupling a write transfer gate and a read transfer gate to a data input / output terminal of a static latch circuit. The memory cell is connected to the write transfer gate via a write bit line. Writing system to combine,
A data write operation and a data read operation can be performed independently and asynchronously via a read system coupled to a read transfer gate via a read bit line.
本実施例に従えば、書き込み系は、書き込みビット線
を選択的に書き込みコモンデータ線CDw,▲▼に導
通制御する書き込みYセレクタ2、及び書き込みコモン
データ線CDw,▲▼を書き込みデータDinに従って
相補レベルに駆動する書き込みデータドライバ3などに
よって構成される。読み出し系は、読み出しビット線を
選択的に読み出しコモンデータ線CDr,▲▼に導通
制御する読み出しYセレクタ4、読み出しコモンデータ
線CDr,▲▼に与えられる電位差を検出して増幅す
るセンスアンプ5、このセンスアンプ5の出力を保持す
る出力ラッチ回路6、及び出力バッファ回路7などによ
って構成される。According to the present embodiment, the write system selectively connects the write bit line to the write common data line CDw, ▲ ▼ and controls the write Y selector 2 to complement the write common data line CDw, ▲ ▼ according to the write data Din. It is composed of a write data driver 3 driven to the level. The read system includes a read Y selector 4 for selectively controlling the read bit line to conduct to the read common data line CDr, ▲ ▼, a sense amplifier 5 for detecting and amplifying a potential difference applied to the read common data line CDr, ▲ ▼, An output latch circuit 6 for holding the output of the sense amplifier 5 and an output buffer circuit 7 are provided.
読み出し系と書き込み系に対する動作タイミングもし
くは動作サイクルは、特に制限されないが、基本的に読
み出し動作のためのリードクロックCER及び書き込み動
作のためのライトクロックCEWによって規定され、リー
ドクロックCER及びライトクロックCEWは、クロック同期
形式のRAMにおけるチップイネーブル信号としての意味
を持つ。このリードクロックCER及びライトクロックCEW
は非同期クロックであり、その供給条件や内部さらには
外部における遅延条件などによって相互の位相関係が決
定される。これにより、読み出しサイクルと書き込みサ
イクルが完全に又は部分的に重なることが一般的に想定
され、したがって、同一メモリセルに対して完全同一も
しくは部分的に重なったタイミングで書き込み動作と読
み出し動作が行われることがある。The operation timing or operation cycle for the read system and the write system is not particularly limited, but is basically defined by the read clock CER for the read operation and the write clock CEW for the write operation, and the read clock CER and the write clock CEW are This has a meaning as a chip enable signal in a clock synchronous RAM. This read clock CER and write clock CEW
Are asynchronous clocks whose mutual phase relationship is determined by their supply conditions, internal and external delay conditions, and the like. Thus, it is generally assumed that the read cycle and the write cycle completely or partially overlap. Therefore, the write operation and the read operation are performed at the same or partially overlapped timing with respect to the same memory cell. Sometimes.
この点につき、本実施例の多ポートRAMにおいては、
アドレス一致検出回路8が書き込みアドレスAw1〜Awnと
読み出しアドレスAr1〜Arnの一致を検出することに呼応
して、外部から書き込み系に与えられる書き込みデータ
を伝達手段として短絡回路9を介して直接読み出し系の
読み出しコモンデータ線CDr,▲▼に与えるように
なっている。この短絡回路9を介して読み出しコモンデ
ータ線CDr,▲▼に与えられる書き込み情報は、セ
ンスアンプ5に供給される。このようにして読み出し系
に与えられる情報は、書き込み優先の条件を実質的に満
足した状態で高速に外部に読み出され、アクセス対象メ
モリセルに対する書き込みはそれに並行して行われる。Regarding this point, in the multi-port RAM of the present embodiment,
In response to the address coincidence detecting circuit 8 detects the coincidence of the write address Aw 1 ~Awn read address Ar 1 ~Arn, directly via a short circuit 9 as a vehicle for writing data supplied from the outside to the write system The read common data lines CDr, ▲ ▼ of the read system are provided. The write information given to the read common data line CDr, ▼ via the short circuit 9 is supplied to the sense amplifier 5. In this way, the information given to the read system is read out to the outside at a high speed while substantially satisfying the write priority condition, and the write to the access target memory cell is performed in parallel.
したがって、同一メモリセルに対して完全同一もしく
は部分的に重なったタイミングで書き込み動作と読み出
し動作が行われる場合にも、データの読み出し動作速度
は低下しないから、同一メモリセルへの書き込み及び読
み出しの同じアクセスを禁止するという制限条件を設け
ることなく2ポートRAMを高速アクセスで利用すること
ができるようになる。Therefore, even when the write operation and the read operation are performed at the same or partially overlapped timing with respect to the same memory cell, the data read operation speed does not decrease. The two-port RAM can be used for high-speed access without providing a restriction condition of prohibiting access.
以下2ポートRAMの詳細を説明する。 The details of the two-port RAM will be described below.
上記メモリセルアレイ1の詳細は第2図に示される。 Details of the memory cell array 1 are shown in FIG.
メモリセル10は、特に制限されないが、相補型MOS
(以下単にCMOSとも記す)スタティックラッチ回路をそ
の基本構成とする。スタティックラッチ回路は、Pチャ
ンネル型MOSFETQ1とNチャンネル型MOSFETQ2とによって
構成される1対のCMOSインバータ回路の一方の入力端子
と他方のCMOSインバータ回路の出力端子を互いに交差結
合して構成される。Although the memory cell 10 is not particularly limited, the complementary MOS
A static latch circuit (hereinafter also simply referred to as CMOS) has its basic configuration. The static latch circuit is formed by cross-connecting one input terminal of a pair of CMOS inverter circuits constituted by a P-channel MOSFET Q1 and an N-channel MOSFET Q2 and an output terminal of the other CMOS inverter circuit to each other.
上記MOSFETQ1とQ2の夫々の結合ノードには、2組のN
チャンネル型MOSFETQ3,Q4,Q5,Q6が結合される。MOSFETQ
3及びQ4は書き込みトランスファゲートとされ、MOSFETQ
5及びQ6は読み出しトランスファゲートとされる。第2
図には1個のメモリセルが代表的に示されているが、実
際にはX,Y方向に複数個のメモリセル10がマトリクス配
置されている。Each of the coupling nodes of the MOSFETs Q1 and Q2 has two sets of N
Channel type MOSFETs Q3, Q4, Q5, Q6 are coupled. MOSFETQ
3 and Q4 are write transfer gates and MOSFET Q
5 and Q6 are read transfer gates. Second
Although one memory cell is representatively shown in the figure, a plurality of memory cells 10 are actually arranged in a matrix in the X and Y directions.
マトリクス配置されたメモリセル10における書き込み
トランスファゲートを構成するMOSFETQ3,Q4のゲート電
極は、X方向毎に書き込み用ワード線 に結合され、また、読み出しトランスファゲートを構成
するMOSFETQ5,Q6のゲート電極は、X方向毎に読み出し
用ワード線WLrαに結合される。そして、マトリクス配
置されたメモリセル10における書き込みトランスファゲ
ートを構成するMOSFETQ3,Q4のドレイン又はソース電極
の一方の電極は、Y方向毎に書き込みビット線BLwβ, に結合され、また、読み出しトランスファゲートを構成
するMOSFETQ5,Q6のドレイン又はソース電極の一方の電
極は、Y方向毎に読み出しビット線BLrβ,▲
▼に結合される。The gate electrodes of the MOSFETs Q3 and Q4 forming the write transfer gate in the memory cells 10 arranged in a matrix are connected to a write word line for each X direction. The gate electrodes of the MOSFETs Q5 and Q6 forming the read transfer gate are connected to the read word line WLrα for each X direction. One of the drain or source electrodes of the MOSFETs Q3 and Q4 constituting the write transfer gate in the memory cells 10 arranged in a matrix is connected to the write bit line BLwβ, And one of the drain or source electrodes of the MOSFETs Q5 and Q6 constituting the read transfer gate is connected to the read bit line BLrβ, ▲ for every Y direction.
It is combined with ▼.
上記読み出し用ワード線 の選択制御は第1図に示される読み出しXアドレスバッ
ファ13、読み出しXアドレスデコーダ14、及び読み出し
ワードドライバ15によって行われる。The above read word line Is controlled by the read X address buffer 13, the read X address decoder 14, and the read word driver 15 shown in FIG.
読み出しXアドレスバッファ13は、読み出しアドレス
信号Ar1〜Ariを相補アドレス信号ar1,▲▼〜ari,
▲▼に変換して読み出しXアドレスデコーダ14に
供給する。第4図には当該アドレスバッファ13の1ビッ
ト分の構成例が示され、アドレスビットArαを直列3段
のCMOSインバータ回路16〜18により反転させて反転ビッ
ト▲▼を形成すると共に、直列2段のCMOSインバ
ータ回路16及び17により正転ビットarαを形成する。The read X address buffer 13 converts the read address signals Ar 1 to Ari into complementary address signals ar 1 , ▲ ▼ to ari,
The data is converted to ▼ and supplied to the read X address decoder 14. FIG. 4 shows a configuration example for one bit of the address buffer 13. The address bit Arα is inverted by three serial CMOS inverter circuits 16 to 18 to form an inverted bit ビ ッ ト, and the serial two The non-inverted bit arα is formed by the CMOS inverter circuits 16 and 17 of FIG.
読み出しXアドレスデコーダ14は、読み出しXアドレ
スバッファ13から供給される相補アドレス信号ar1,▲
▼〜ari,▲▼をデコードして読み出し用ワー
ド線 の中から1本を選択するための選択信号 を形成する。The read X address decoder 14 supplies complementary address signals ar 1 , ▲ supplied from the read X address buffer 13.
▼ to ari, ▲ ▼ decoded and read word line Selection signal for selecting one from among To form
第5図には読み出しXアドレスデコーダ14の構成例が
示される。第5図に示される読み出しXアドレスデコー
ダ14は、特に制限されないが、読み出し用ワード線の4
ピッチ毎にナンドゲート19が設けられ、各ナンドゲート
19には内部相補アドレス信号ar3,▲▼〜ari,▲
▼の所定ビットが供給され、この供給ビットのレベ
ルの組合せに応じて1つのナンドゲート19の出力がロー
レベルにされるようになっている。1つのナンドゲート
19の出力は4本のワード線を1単位とするブロック選択
に利用され、この1単位ブロックに含まれる4本のワー
ド線の中から1本を選択するには、下位2ビットar1,▲
▼,ar2,▲▼のアンド論理によるデコード
結果を利用する。例えば、そのデコード結果として得ら
れる4種類の信号を夫々個別的にゲート電極に受けるN
チャンネル型MOSFETQ10〜Q13を1つのナンドゲート19の
出力端子に共通接続することにより、MOSFETQ10が読み
出し用ワード線WLr1に対応するワード線選択信号WSr1の
出力ゲートとされ、同様にMOSFETQ11が読み出し用ワー
ド線WLr2に対応するワード線選択信号WSr2出力ゲート、
MOSFETQ12が読み出し用ワード線WLr3に対応するワード
線選択信号WSr3の出力ゲート、MOSFETQ13が読み出し用
ワード線WLr4に対応するワード線選択信号WSr4出力ゲー
トとされる。FIG. 5 shows a configuration example of the read X address decoder 14. The read X address decoder 14 shown in FIG.
A NAND gate 19 is provided for each pitch.
Internal complementary address signals ar 3 to 19, ▲ ▼ ~ari, ▲
The predetermined bit of ▼ is supplied, and the output of one NAND gate 19 is set to a low level in accordance with the combination of the levels of the supplied bits. One NAND gate
The output of 19 is used for block selection using four word lines as one unit. To select one of the four word lines included in this one unit block, the lower two bits ar 1 , ▲
The decoding result by AND logic of ▼, ar 2 , ▲ ▼ is used. For example, four types of signals obtained as the decoding result are individually received by the gate electrode.
By commonly connecting channel MOSFETQ10~Q13 to the output terminal of one NAND gate 19, MOSFET Q 10 is an output gate of the word line selection signal WSR 1 corresponding to the read word line WLr 1, likewise MOSFETQ11 read word A word line selection signal WSr 2 output gate corresponding to the line WLr 2 ,
Word line selection signal WSR 3 of output gates MOSFETQ12 corresponds to the read word line WLr 3, MOSFET Q13 is a word line selection signal WSR 4 output gates corresponding to the read word line WLr 4.
上記読み出しワードドライバ15は、上記読み出しXア
ドレスデコーダ14から供給されるワード線選択信号 に基づいて所定1本の読み出し用ワード線をハイレベル
のような選択レベルに駆動する。The read word driver 15 is provided with a word line selection signal supplied from the read X address decoder 14. , One predetermined read word line is driven to a selected level such as a high level.
第6図には読み出しワードドライバ15の構成例が示さ
れる。当該ワードドライバ15は、特に制限されないが、
リードクロックCERをゲート電極に受けるnチャンネル
型ゲートMOSFETQ15を介してワード線選択信号WSrαを反
転駆動するドライブインバータ回路20を備える。さらに
このドライブインバータ回路20の入力には、リードクロ
ックCERのローレベルによって指示されるプリチャージ
期間にワード線を非選択レベルに強制するためのpチャ
ンネル型MOSFETQ16と、ワード線選択信号WSrαにより指
示される駆動タイミングまでその状態を保持するための
pチャンネル型MOSFETQ17が結合されている。FIG. 6 shows a configuration example of the read word driver 15. Although the word driver 15 is not particularly limited,
A drive inverter circuit 20 for inverting and driving the word line selection signal WSrα via an n-channel type gate MOSFET Q15 receiving the read clock CER at the gate electrode is provided. Further, the input of the drive inverter circuit 20 is instructed by a p-channel MOSFET Q16 for forcing a word line to a non-selection level during a precharge period indicated by a low level of the read clock CER, and a word line selection signal WSrα. A p-channel MOSFET Q17 for maintaining the state until a certain drive timing is connected.
上記書き込み用ワード線 の選択制御は第1図の書き込みXアドレスバッファ21、
書き込みXアドレスデコーダ22、及び書き込みワードド
ライバ23によって行われる。The above write word line Is controlled by the write X address buffer 21 shown in FIG.
This is performed by the write X address decoder 22 and the write word driver 23.
上記書き込みXアドレスバッファ21は、書き込みアド
レス信号Aw1〜Awiを相補アドレス信号aw1,▲▼〜
awi,▲▼に変換して出力するもので、第4図と同
様に構成することができる。書き込みXアドレスデコー
ダ22は上記書き込みXアドレスバッファ21から供給され
る相補アドレス信号aw1,▲▼〜awi,▲▼を
デコードして書き込み用ワード線 の中から所定の1本を選択するための書き込みワード線
選択信号 を形成する。このための選択論理としては第5図の構成
と同様の論理を採用することができる。The write X address buffer 21 converts the write address signals Aw 1 to Awi into complementary address signals aw 1 ,
It is converted into awi, ▲ ▼ and output, and can be configured in the same manner as in FIG. The write X address decoder 22 decodes the complementary address signals aw 1 , ▲ to awi, ▲ ▼ supplied from the write X address buffer 21 to write a write word line. Word line selection signal for selecting a predetermined one from among To form As the selection logic for this, the same logic as in the configuration of FIG. 5 can be adopted.
上記書き込みワードドライバ23は上記書き込みXアド
レスデコーダ22から供給されるワード線選択信号 に基づいて所定1本の書き込み用ワード線をハイレベル
のような選択レベルに駆動するもので、第6図と同様に
構成することができる。The write word driver 23 receives a word line selection signal supplied from the write X address decoder 22. And a predetermined write word line is driven to a selected level such as a high level on the basis of the above.
第1図及び第2図において11はプリチャージ回路であ
る。1 and 2, reference numeral 11 denotes a precharge circuit.
プリチャージ回路11は、読み出し又は書き込み動作前
に、上記読み出しビット線BLrβ,▲▼及び書
き込みビット線BLwβ,▲▼を、相対的にレベ
ルの高い一方の電源電圧Vddにプリチャージするもので
ある。このプリチャージ回路11は、電源電圧Vddをソー
ス電極に受ける1対のPチャンネル型プリチャージMOSF
ETQ8のドレイン電極が読み出しビット線BLrβ,▲
▼の一端部に結合され、また、電源電圧Vddをソー
ス電極に受ける1対のPチャンネル型プリチャージMOSF
ETQ9のドレイン電極が書き込みビット線BLwβ,▲
▼の一端部に結合されて構成される。プリチャージ
MOSFETQ8は、上記リードクロックCERによりスイッチ制
御され、このリードクロックCERのローレベルによって
指示されるプリチャージ期間に呼応してオン状態に制御
されることにより、読み出しビット線BLrβ,▲
▼を電源電圧Vddにプリチャージする。一方プリチャ
ージMOSFETQ9は上記ライトクロックCEWによりスイッチ
制御され、このライトクロックCEWのローレベルによっ
て指示されるプリチャージ期間に呼応してオン状態に制
御されることにより、書き込みビット線BLwβ,▲
▼を電源電圧Vddにプリチャージする。The precharge circuit 11 precharges the read bit lines BLrβ, ▼ and the write bit lines BLwβ, ▼▼ to one of the relatively high power supply voltages Vdd before the read or write operation. The precharge circuit 11 includes a pair of P-channel precharge MOSFs receiving a power supply voltage Vdd at a source electrode.
The drain electrode of ETQ8 is the read bit line BLrβ, ▲
A pair of P-channel precharge MOSFs coupled to one end of ▼ and receiving the power supply voltage Vdd at the source electrode
The drain electrode of ETQ9 is the write bit line BLwβ, ▲
It is connected to one end of ▼. Precharge
The MOSFET Q8 is switch-controlled by the read clock CER, and is turned on in response to a precharge period indicated by the low level of the read clock CER, so that the read bit lines BLrβ, ▲
▼ is precharged to the power supply voltage Vdd. On the other hand, the precharge MOSFET Q9 is switch-controlled by the write clock CEW, and is turned on in response to a precharge period indicated by the low level of the write clock CEW, so that the write bit lines BLwβ, ▲
▼ is precharged to the power supply voltage Vdd.
書き込みビット線BLwβ,▲▼及び読み出し
ビット線BLrβ,▲▼が電源電圧Vddにプリチャ
ージされると、詳細は後述するが書き込みコモンデータ
線CDw,▲▼及び読み出しコモンデータ線CDr,▲
▼も電源電圧Vddにプリチャージされる。この状態
におけるメモリセルデータの読み出し動作では、選択さ
れるメモリセルと導通にされる読み出しビット線並びに
読み出しコモンデータ線CDr,▲▼は、メモリセル
の保有情報に応じてオン状態を採る一方の選択MOSFETQ2
によるディスチャージ作用で電源電圧Vddから微小なレ
ベル変化を開始する。書き込み動作では、選択されたメ
モリセルと導通にされる書き込みビット線並びに書き込
みコモンデータ線CDw,▲▼の一方は書き込みデー
タドライバ3の作用により、そのメモリセルの保有情報
を反転させるに足るレベルまで電源電圧Vddから接地電
位Vssに向けてディスチャージされる。When the write bit lines BLwβ, ▲ ▼ and the read bit lines BLrβ, ▲ ▼ are precharged to the power supply voltage Vdd, the write common data lines CDw, ▲ ▼ and the read common data lines CDr, ▲ will be described in detail later.
▼ is also precharged to the power supply voltage Vdd. In the read operation of the memory cell data in this state, the read bit line and the read common data line CDr, ▲ ▼ which are made conductive with the selected memory cell, one of the selection bits which takes the on state according to the information held in the memory cell. MOSFETQ2
Starts a minute level change from the power supply voltage Vdd due to the discharge action of. In the write operation, one of the write bit line and the write common data line CDw, which is made conductive with the selected memory cell, is operated by the write data driver 3 to a level sufficient to invert the information held in the memory cell. Discharge is performed from the power supply voltage Vdd to the ground potential Vss.
上記書き込みビット線BLw1, は第2図に示されるように書き込みYセレクタ2を構成
するnチャンネル型選択MOSFETQ20,Q20を介して書き込
みコモンデータ線CDw,▲▼に共通接続される。読
み出しビット線BLr1, は読み出しYセレクタ4を構成するpチャンネル型選択
MOSFETQ21,Q21を介して読み出しコモンデータ線CDr,▲
▼に共通接続される。The write bit lines BLw 1 , Are commonly connected to a write common data line CDw, ▲ ▼ via n-channel type selection MOSFETs Q20, Q20 constituting a write Y selector 2 as shown in FIG. Read bit line BLr 1 , Is a p-channel type selection constituting the read Y selector 4
Read out common data line CDr via MOSFET Q21, Q21, ▲
Connected to ▼.
ここで、書き込みビット線BLwβ,▲▼及び
読み出しビット線BLrβ,▲▼は共に相対的に
レベルの高い電源電圧Vddにプリチャージされる。別途
書き込みコモンデータ線CDw,▲▼及び読み出しコ
モンデータ線CDr,▲▼も電源電圧Vddにプリチャ
ージされる。この状態でメモリセルデータが読み出しビ
ット線BLrβ,▲▼から読み出しコモンデータ
線CDr,▲▼に与えられるとき、オン状態に制御さ
れるpチャンネル型の選択MOSFETQ21,Q21はその相互コ
ンダクタンスが大きくされる結果、この大きな相互コン
ダクタンスが、電源電圧Vdd近傍で変化するメモリセル
データの伝達性能を高めるように働く。また、書き込み
動作時では、書き込みコモンデータ線CDw,▲▼の
一方は最終的に電源電圧Vddのプリチャージレベルから
回路の接地電位Vssにディスチャジされ、そのようなデ
ィスチャージレベルがメモリセルに伝達されることが書
き込み動作の信頼性を上げる上で必要とされる。このと
きオン状態に制御されるnチャンネル型の選択MOSFETQ2
0,Q20はその相互コンダクタンスが大きくされる結果、
この大きな相互コンダクタンスが、電源電圧Vddからデ
ィスチャージされる書き込みコモンデータ線CDw,▲
▼のレベル変化を書き込みビット線に伝達する性能を
高めるように働く。Here, the write bit lines BLwβ, ▼ and the read bit lines BLrβ, ▼ are both precharged to a relatively high power supply voltage Vdd. Separately, the write common data lines CDw, ▼ and the read common data lines CDr, ▼ are also precharged to the power supply voltage Vdd. In this state, when the memory cell data is applied from the read bit line BLrβ, ▲ ▼ to the read common data line CDr, ▲ ▼, the mutual conductance of the p-channel type selection MOSFETs Q21, Q21 controlled to be on is increased. As a result, this large transconductance works to enhance the transmission performance of the memory cell data that changes near the power supply voltage Vdd. In the write operation, one of the write common data lines CDw and ▲ ▼ is finally discharged from the precharge level of the power supply voltage Vdd to the ground potential Vss of the circuit, and such a discharge level is transmitted to the memory cell. Is required to increase the reliability of the write operation. At this time, the n-channel type selection MOSFET Q2 controlled to be turned on.
0, Q20 has its transconductance increased,
This large transconductance is applied to the write common data line CDw, ▲ discharged from the power supply voltage Vdd.
▼ works to improve the performance of transmitting the level change to the write bit line.
書き込みセレクタ2に含まれる選択MOSFETQ20,Q20を
介する書き込みビット線BLwβ,▲▼の選択制
御は書き込みYアドレスバッファ24及び書き込みYアド
レスデコーダ25が行う。The selection control of the write bit lines BLwβ, ▲ ▼ via the selection MOSFETs Q20, Q20 included in the write selector 2 is performed by the write Y address buffer 24 and the write Y address decoder 25.
上記書き込みYアドレスバッファ24は、書き込みアド
レス信号Awj〜Awnを相補アドレス信号awj,▲▼〜
awn,▲▼に変換して出力する。書き込みYアドレ
スデコーダ25は上記書き込みYアドレスバッファ24から
供給される相補アドレス信号awj,▲▼〜awn,▲
▼をデコードして書き込みビット線BLw1, の中から所定1対に対応する選択MOSFETQ20,Q20をオン
状態に制御するための書き込みビット線選択信号 を形成する。例えば第2図に示されるようにナンドゲー
ト26の出力をインバータ回路27で反転して選択MOSFETQ2
0,Q20のゲート電極に供給する構成を各書き込みビット
線対毎に設けて成る論理を採用することができる。斯る
アドレスデコード論理においては、書き込みアドレス信
号Awj〜Awnのレベルの組合せがどのような状態でも何れ
か1つの書き込みビット線選択信号がハイレベルにされ
て1対の選択MOSFETQ20,Q20がオン状態を採る。The write Y address buffer 24 converts the write address signals Awj to Awn into complementary address signals awj, ▲ ▼ to
Convert to awn, ▲ ▼ and output. The write Y address decoder 25 outputs the complementary address signals awj, ▲ to awn, ▲ supplied from the write Y address buffer 24.
▼ is decoded and the write bit lines BLw 1 , Bit line select signal for controlling the selection MOSFETs Q20, Q20 corresponding to a predetermined pair from the To form For example, as shown in FIG. 2, the output of the NAND gate 26 is inverted by the inverter circuit 27 to select the MOSFET Q2.
A logic in which a configuration for supplying to the gate electrode of 0, Q20 is provided for each write bit line pair can be employed. In such an address decode logic, any one of the write bit line select signals is set to the high level and the pair of select MOSFETs Q20 and Q20 are turned on regardless of the state of the combination of the levels of the write address signals Awj to Awn. take.
読み出しセレクタ4に含まれる選択MOSFETQ21、Q21を
介する読み出しビット線BLrβ,▲▼の選択制
御は読み出しYアドレスバッファ28及び読み出しYアド
レスデコーダ29が行う。Selection control of the read bit lines BLrβ, ▼ via the selection MOSFETs Q21, Q21 included in the read selector 4 is performed by the read Y address buffer 28 and the read Y address decoder 29.
読み出しYアドレスバッファ28は、読み出しアドレス
信号Arj〜Arnを相補アドレス信号arj,▲▼〜arn,
▲▼に変換して出力する。読み出しYアドレスデ
コーダ29は上記読み出しYアドレスバッファ28から供給
される相補アドレス信号arj,▲▼〜arn,▲
▼をデコードして読み出しビット線BLr1, の中から所定1対に対応する選択MOSFETQ21,Q21をオン
状態に制御するための読み出しビット線選択信号 を形成する。例えば第2図に示されるようにナンドゲー
ト30の出力を選択的MOSFETQ21,Q21のゲート電極に供給
する構成を各読み出しビット線対毎に設けて成る論理を
採用することができる。The read Y address buffer 28 converts the read address signals Arj to Arn into complementary address signals arj, ▲ to arn,
Convert to ▲ ▼ and output. The read Y address decoder 29 supplies the complementary address signals arj, ▲ to arn, ▲ supplied from the read Y address buffer 28.
▼ is decoded to read bit lines BLr 1 , A read bit line selection signal for controlling the selection MOSFET Q21, Q21 corresponding to a predetermined pair from among To form For example, as shown in FIG. 2, it is possible to employ a logic in which an output of the NAND gate 30 is supplied to the gate electrodes of the selective MOSFETs Q21, Q21 for each read bit line pair.
本実施例において、読み出しYアドレスデコーダ29に
含まれる各ナンドゲート30には上記アドレス一致検出回
路8の検出信号ACが供給される。この検出信号ACは一致
のときにローレベル、不一致のときにハイレベルとされ
る。従って書き込みアドレスAw1〜Awnと読み出しアドレ
スAr1〜Arnが一致する場合にはナンドゲート30の出力は
ハイレベルに強制され、これによって読み出しYセレク
タ4に含まれる全ての選択MOSFETQ21,Q21がオフ状態に
されて、読み出しコモンデータ線CDr,▲▼は全て
の読み出しビット数BLr1, から切り離される。したがって、書き込みアドレスと読
み出しアドレスが一致するときに書き込みコモンデータ
線CDw,▲▼に与えられる書き込みデータが短絡回
路9を介して読み出しコモンデータ線CDr,▲▼に
伝達されるとき、全ての読み出しビット線が読み出しコ
モンデータ線CDr,▲▼に対して非導通にされるか
ら、この非導通制御状態が、このとき選択されるメモリ
セルの読み出しデータと読み出し系に与えられる書き込
みデータとの競合を回避するように作用する。In the present embodiment, the detection signal AC of the address coincidence detection circuit 8 is supplied to each NAND gate 30 included in the read Y address decoder 29. The detection signal AC is set to a low level when they match, and to a high level when they do not match. Therefore, the output of the NAND gate 30 if the write address Aw 1 ~Awn read address Ar 1 ~Arn match is forced to a high level, whereby all of the selected MOSFET Q 21, Q21 are off included in the read Y selector 4 Then, the read common data lines CDr, ▲ ▼ are all read bit numbers BLr 1 , Disconnected from Therefore, when the write data applied to the write common data line CDw, ▲ ▼ is transmitted to the read common data line CDr, ▲ ▼ through the short circuit 9 when the write address and the read address match, all the read bits Since the line is made non-conductive with respect to the read common data line CDr, ▲ ▼, this non-conductive control state avoids competition between the read data of the memory cell selected at this time and the write data given to the read system. Acts to be.
尚、書き込みアドレスAw1〜Awnと読み出しアドレスAr
1〜Arnが一致しない状態では、読み出しアドレス信号Ar
j〜Arnのレベルの組合せがどのような状態でも何れか1
つの読み出しビット線選択信号がハイレベルにされて1
対の選択MOSFETQ21,Q21がオン状態を採ることにより、
読み出しビット線BLr1, が電源電圧Vddにプリチャージされると、これに呼応し
て読み出しコモンデータ線CDr,▲▼も電源電圧Vd
dにプリチャージされる。Note that the write addresses Aw 1 to Awn and the read address Ar
In the state where 1 to Arn do not match, the read address signal Ar
Any one of the combinations of the levels j to Arn
One read bit line select signal is set to high level and
By selecting the pair selection MOSFETs Q21 and Q21 in the ON state,
Read bit line BLr 1 , Is precharged to the power supply voltage Vdd, the read common data lines CDr,
Precharged to d.
第2図において書き込みコモンデータ線CDw,▲
▼と読み出しコモンデータ線CDr,▲▼を選択的に
導通する短絡回路9は1対のpチャンネル型伝達MOSFET
Q22,Q22により構成される。この伝達MOSFETQ22,Q22は、
上記検出信号ACをゲート電極に受けてスイッチ制御され
る。In FIG. 2, the write common data line CDw, ▲
A short circuit 9 for selectively conducting between ▼ and the read common data line CDr, ▲ ▼ is a pair of p-channel type transmission MOSFETs.
It is composed of Q22 and Q22. These transmission MOSFETs Q22, Q22
The switch is controlled by receiving the detection signal AC at the gate electrode.
オン状態に制御される伝達MOSFETQ22,Q22を介して書
き込みデータが読み出しコモンデータ線CDr,▲▼
に伝達されるとき、書き込みコモンデータ線CDw,▲
▼及び読み出しコモンデータ線CDr,▲▼は共に
書き込み電圧になる。このとき、オン状態に制御されて
いるpチャンネル型の伝達MOSFETQ22,Q22はその相互コ
ンダクタンスが大きくされる結果、この大きな相互コン
ダクタンスが、電源電圧Vdd近傍から変化する書き込み
コモンデータ線CDw,▲▼の相補的レベル変化の伝
達性能を高めるように働く。The write data is read out via the transmission MOSFETs Q22, Q22 controlled to be in the on state, and the common data line CDr, ▲ ▼
Is transmitted to the write common data line CDw, ▲
▼ and the read common data line CDr, ▲ ▼ both have a write voltage. At this time, the transconductance of the p-channel type transmission MOSFETs Q22, Q22 controlled to be in the ON state is increased, and as a result, the large transconductance changes from the write common data line CDw, ▲ ▼ which changes from near the power supply voltage Vdd. It works to enhance the transmission performance of the complementary level change.
第7図には書き込みデータドライバ3の一例が示され
る。FIG. 7 shows an example of the write data driver 3.
この書き込みデータドライバ3は、駆動出力段として
2個の2入力型ナンドゲート31,32を備え、一方のナン
ドゲート31には書き込みデータDinが直列2段のCMOSイ
ンバータ33,34を通して供給され、他方のナンドゲート3
2には書き込みデータDinの反転レベルが上記CMOSインバ
ータ33を介して供給される。ナンドゲート31,32による
出力制御は、上記ライトクロックCEWとハイレベルで書
き込み動作を指示するためのライトイネーブル信号WEに
よって行われる。そのための制御論理は、直列2段のCM
OSインバータ35,36を通してライトイネーブル信号WEが
供給されると共にライトクロックCEWが供給される2入
力型ナンドゲート37を備え、このナンドゲート37の出力
をCMOSインバータ38で反転して上記1対のナンドゲート
31及び32の夫々他方の入力端子に供給するようにされて
成る。The write data driver 3 includes two 2-input NAND gates 31 and 32 as drive output stages. Write data Din is supplied to one NAND gate 31 through two serial CMOS inverters 33 and 34 and the other NAND gate 31 is connected to the other NAND gate 31. Three
2, the inverted level of the write data Din is supplied via the CMOS inverter 33. Output control by the NAND gates 31 and 32 is performed by the write clock CEW and a write enable signal WE for instructing a write operation at a high level. The control logic for this is a two-stage CM
A two-input NAND gate 37 to which the write enable signal WE is supplied and the write clock CEW is supplied through the OS inverters 35 and 36 is provided. The output of the NAND gate 37 is inverted by the CMOS inverter 38 and the pair of NAND gates is provided.
Each of the input terminals 31 and 32 is supplied to the other input terminal.
この書き込みデータドライバ3は、上記ライトイネー
ブル信号WE及びライトクロックCEWが共にハイレベルに
されるとき、書き込みデータDinに従って書き込みコモ
ンデータ線CDw,▲▼を相補レベルに駆動する。そ
れ以外の場合には書き込みコモンデータ線CDw,▲
▼を共にプリチャージレベルに等しい電源電圧Vddに強
制する。When both the write enable signal WE and the write clock CEW are set to the high level, the write data driver 3 drives the write common data lines CDw, ▲ ▼ to the complementary level according to the write data Din. Otherwise, write common data line CDw, ▲
Both forces に to the power supply voltage Vdd equal to the precharge level.
第8図にはアドレス一致検出回路8の一例が示され
る。FIG. 8 shows an example of the address coincidence detecting circuit 8.
このアドレス一致検出回路8は、相補書き込みアドレ
スaw1,▲▼〜awn,▲▼と相補読み出しアド
レスar1,▲▼〜arn,▲▼とを対応するビッ
ト毎に夫々排他的論理和40によりその一致を判別し、各
ビットの一致をノアゲート41で判定するようになってい
る。書き込みアドレスと読み出しアドレスが全て一致す
る場合にはノアゲート41の出力はハイレベルにされる。
このとき、同一メモリセルに対して概ね同じタイミング
で書き込み動作と読み出し動作が行われる場合以外に誤
って伝達MOSFETQ22,Q22がオン状態にさる虞を回避する
ため、ノアゲート41の出力はライトクロックCEWととも
にナンドゲート42に入力され、これによるナンド論理を
経て検出信号ACが形成されるようになっている。The address coincidence detection circuit 8 calculates the complementary write addresses aw 1 , ▲ to awn, ▲ and the complementary read addresses ar 1 , ▲ to arn, ▲ by an exclusive OR 40 for each corresponding bit. The match is determined, and the match of each bit is determined by the NOR gate 41. When the write address and the read address all match, the output of the NOR gate 41 is set to the high level.
At this time, the output of the NOR gate 41 is output together with the write clock CEW to avoid the possibility that the transmission MOSFETs Q22 and Q22 are erroneously turned on except when the write operation and the read operation are performed on the same memory cell at substantially the same timing. The detection signal AC is input to the NAND gate 42 and is formed through NAND logic based on the input.
第3図には上記センスアンプ5の一例が示される。 FIG. 3 shows an example of the sense amplifier 5.
このセンスアンプ5は、読み出しコモンデータ線CDr,
▲▼においてプリチャージレベルである電源電圧
Vdd近傍から生ずる相補的レベル変化を検出して増幅す
る差動アンプ50を含むが、その前段には、読み出しコモ
ンデータ線CDr,▲▼に生ずる電源電圧Vdd近傍の
上記微小なレベル変化を、差動アンプ50の増幅動作上最
も高感度となる動作点付近でのレベル変化に変換して、
これを差動アンプ50の入力端子に与えるレベルシフト回
路51が設けられて成る。This sense amplifier 5 has a read common data line CDr,
Power supply voltage which is the precharge level in ▲ ▼
A differential amplifier 50 for detecting and amplifying a complementary level change generated near Vdd is included in the preceding stage, and the above-mentioned minute level change near the power supply voltage Vdd generated in the read common data line CDr, It is converted into a level change near the operating point where the amplification operation of the dynamic amplifier 50 becomes the most sensitive,
A level shift circuit 51 for providing this to the input terminal of the differential amplifier 50 is provided.
上記差動アンプ50は、特に制限されないが、ソース電
極の共通接続端が電流源としてのNチャンネル型パワー
スイッチMOSFETQ30を介して接地電位Vssに接続された差
動対を成す一対のNチャンネル型入力MOSFETQ31,Q32を
有し、入力MOSFETQ31,Q32のドレイン電極の夫々に、カ
レントミラー負荷を構成するPチャンネル型MOSFETQ33,
Q34のドレイン電極を接続して成る。カレントミラー負
荷を構成するPチャンネル型MOSFETQ33,Q34のソース電
極は電源電圧Vddに接続され、それらゲート電極の共通
接続端は入力MOSFETQ31のドレイン電極に結合される。
差動アンプ50の一対の入力端子は入力MOSFETQ31,Q32の
ゲート電極とされる。差動アンプ50の出力端子はMOSFET
Q32とQ34との結合ドレイン電極とされ、出力インバータ
52の入力端子に結合される。差動アンプ50の出力電圧が
出力インバータ52で検出可能なレベルに到達することに
より、この出力インバータ52の出力が確定される。Although not particularly limited, the differential amplifier 50 includes a pair of N-channel input terminals forming a differential pair in which a common connection terminal of source electrodes is connected to the ground potential Vss via an N-channel power switch MOSFET Q30 as a current source. P-channel type MOSFETs Q33, Q33, Q31, Q32, which constitute a current mirror load, are provided at each of the drain electrodes of the input MOSFETs Q31, Q32.
The drain electrode of Q34 is connected. The source electrodes of the P-channel MOSFETs Q33 and Q34 constituting the current mirror load are connected to the power supply voltage Vdd, and the common connection terminal of their gate electrodes is coupled to the drain electrode of the input MOSFET Q31.
A pair of input terminals of the differential amplifier 50 are used as gate electrodes of the input MOSFETs Q31 and Q32. The output terminal of the differential amplifier 50 is MOSFET
Q32 and Q34 are combined drain electrodes and output inverter
It is connected to 52 input terminals. When the output voltage of the differential amplifier 50 reaches a level detectable by the output inverter 52, the output of the output inverter 52 is determined.
上記パワースイッチMOSFETQ30はそのゲート電極に供
給されるリードクロックCERによってスイッチ制御され
る。パワースイッチMOSFETQ30はリードクロックCERのハ
イレベルによりオン動作して差動アンプ50を活性化す
る。尚、差動アンプ50の出力端子は、差動アンプ50の非
活性化に呼応して、Pチャンネル型MOSFETQ35により電
源電圧をVddレベルに充電されるようになっている。The power switch MOSFET Q30 is switch-controlled by a read clock CER supplied to its gate electrode. The power switch MOSFET Q30 is turned on by the high level of the read clock CER to activate the differential amplifier 50. The output terminal of the differential amplifier 50 is charged to the power supply voltage Vdd level by the P-channel MOSFET Q35 in response to the inactivation of the differential amplifier 50.
差動アンプ50が活性化されて入力端子に相補信号が与
えられると、MOSFETQ31,Q32の夫々に流れるドレイン・
ソース間電流が相違され、これにより、MOSFETQ31のド
レイン・ソース間電流はMOSFETQ33のソース・ドレイン
間電圧を変化させ、この変化とMOSFETQ32のドレイン・
ソース間電流の変化によってMOSFETQ34のソース・ドレ
イン間電圧が決定される。例えば、MOSFETQ31のゲート
入力電圧がMOSFETQ32のゲート入力電圧よりも高い場合
には、差動アンプ50の増幅出力とされるMOSFETQ32のド
レイン電圧はMOSFETQ31のドレイン電圧に比べて高くさ
れる。逆にMOSFETQ32のゲート入力電圧がMOSFETQ31のゲ
ート入力電圧よりも高い場合には、差動アンプ50の増幅
出力とされるMOSFETQ32のドレイン電圧はMOSFETQ31のド
レイン電圧に比べて低くされる。When the differential amplifier 50 is activated and a complementary signal is applied to the input terminal, the drain / current flowing through each of the MOSFETs Q31 and Q32
The source-to-source current is different, whereby the drain-source current of the MOSFET Q31 changes the source-drain voltage of the MOSFET Q33, and this change and the drain-source current of the MOSFET Q32
The change in the source-to-source current determines the source-drain voltage of MOSFET Q34. For example, when the gate input voltage of MOSFET Q31 is higher than the gate input voltage of MOSFET Q32, the drain voltage of MOSFET Q32, which is the amplified output of differential amplifier 50, is set higher than the drain voltage of MOSFET Q31. Conversely, when the gate input voltage of MOSFET Q32 is higher than the gate input voltage of MOSFET Q31, the drain voltage of MOSFET Q32, which is the amplified output of differential amplifier 50, is made lower than the drain voltage of MOSFET Q31.
このように差動アンプ50は一対の入力MOSFETQ31,Q32
のゲート入力電圧の差によってそれらMOSFETQ31,Q32に
生ずる電流変化をMOSFETQ34のソース・ドレイン間電圧
の変化としてその出力端子に取り出すものであるから、
差動アンプ50の増幅度もしくは増幅感度が最大になるの
は、差動アンプ50を構成する夫々のMOSFETQ31,Q32,Q33,
Q34の飽和領域とされる。即ち、斯る差動アンプ50の増
幅動作上最も高感度となる差動入力レベルは、それらMO
SFETを飽和領域で動作させることができる概略電源電圧
Vddの中間レベル(電圧Vdd/2近傍の範囲)を中心とする
ような相補レベルとされる。As described above, the differential amplifier 50 has a pair of input MOSFETs Q31 and Q32.
The change in the current generated in the MOSFETs Q31 and Q32 due to the difference in the gate input voltages of the MOSFETs Q31 and Q32 is taken out to the output terminal as the change in the source-drain voltage of the MOSFET Q34.
The amplification degree or amplification sensitivity of the differential amplifier 50 is maximized because each of the MOSFETs Q31, Q32, Q33,
This is the saturation region of Q34. That is, the differential input level at which the amplification operation of the differential amplifier 50 has the highest sensitivity is
Approximate power supply voltage that allows the SFET to operate in the saturation region
A complementary level centered on the intermediate level of Vdd (range near voltage Vdd / 2).
上記レベルシフト回路51は、読み出しコモンデータ線
CDr,▲▼に生ずるプリチャージレベルとしての電
源電圧Vdd近傍の微小なレベル変化を、差動アンプ50の
増幅動作上最も高感度となる上記動作点付近でのレベル
変化に変換するものである。The level shift circuit 51 includes a read common data line.
A minute level change in the vicinity of the power supply voltage Vdd as a precharge level generated in CDr, ▼ is converted into a level change in the vicinity of the operating point where the differential amplifier 50 has the highest sensitivity in the amplifying operation.
即ち、このレベルシフト回路51は、特に制限されない
が、出力のソース電位を入力電圧に追従変化させる一対
のソースフォロア回路を基本構成として含み、具体的に
は、電流増幅トランジスタとしてのNチャンネル型駆動
MOSFETQ40,Q41のドレイン電極を電源電圧Vddに結合する
と共に、一方の駆動MOSFETQ40のゲート電極を読み出し
コモンデータ線CDrに結合し、他方の駆動MOSFETQ41のゲ
ート電極を読み出しコモンデータ線▲▼に結合す
る。そして、上記駆動MOSFETQ40,Q41のソース電極にN
チャンネル型MOSFETQ42,Q43のドレイン電極を結合する
と共にそれらMOSFETQ42,Q43のゲート電極共通接続端をM
OSFETQ42のドレイン電極に結合してカレントミラー回路
を構成する。このカレントミラー回路を構成するMOSFET
Q42,Q43のソース電極共通接続端をNチャンネル型パワ
ースイッチMOSFETQ44を介して接地電位Vssに接続する。
このレベルシフト回路51の一対の入力端子は駆動MOSFET
Q40,Q41のゲート電極とされ、レベルシフト回路51の一
方の出力端子である駆動MOSFETQ40のソース電極は差動
アンプ50の一方の入力端子である入力MOSFET31のゲート
電極に接続され、また、レベルシフト回路51の他方の出
力端子である駆動MOSFETQ41のソース電極は差動アンプ5
0の他方の入力端子である入力MOSFETQ32のゲート電極に
接続される。上記パワースイッチMOSFETQ44はそのゲー
ト電極に供給されるリードクロックCERによってスイッ
チ制御され、差動アンプ50と同期して活性化される。That is, although not particularly limited, the level shift circuit 51 includes, as a basic configuration, a pair of source follower circuits that change the source potential of the output so as to follow the input voltage.
The drain electrodes of MOSFETs Q40 and Q41 are coupled to power supply voltage Vdd, the gate electrode of one drive MOSFET Q40 is coupled to read common data line CDr, and the gate electrode of the other drive MOSFET Q41 is coupled to read common data line ▲ ▼. Then, N is applied to the source electrodes of the drive MOSFETs Q40 and Q41.
Connect the drain electrodes of the channel type MOSFETs Q42 and Q43 and connect the common connection terminal of the gate electrodes of the MOSFETs Q42 and Q43 to M
A current mirror circuit is formed by coupling to the drain electrode of the OSFET Q42. MOSFETs that make up this current mirror circuit
The common connection terminals of the source electrodes of Q42 and Q43 are connected to the ground potential Vss via an N-channel type power switch MOSFET Q44.
A pair of input terminals of the level shift circuit 51 is a drive MOSFET.
The source electrode of the drive MOSFET Q40, which is one output terminal of the level shift circuit 51, is connected to the gate electrode of the input MOSFET 31, which is one input terminal of the differential amplifier 50. The source electrode of the drive MOSFET Q41, which is the other output terminal of the circuit 51, is connected to the differential amplifier 5
It is connected to the gate electrode of input MOSFET Q32 which is the other input terminal of 0. The power switch MOSFET Q44 is switch-controlled by a read clock CER supplied to its gate electrode, and is activated in synchronization with the differential amplifier 50.
このレベルシフト回路51において、入力電圧に対する
出力電圧のシフト量は、駆動MOSFETQ40(Q41)のしきい
値電圧、ゲート酸化膜容量やチャネル中のキャリア移動
どなどによって決定される定数、及びMOSFETQ40(Q41)
のドレイン・ソース電流によって決定され、差動アンプ
50の差動点との関係において例えば5V電源の場合には2V
〜2.5V程度に設定されている。これにより、読み出しコ
モンデータ線CDr,▲▼に生ずる電源電圧Vdd近傍
の微小な相補的レベル変化は、差動アンプ50の増幅動作
上最も高感度となる電源電圧Vddの中間レベル近傍の動
作点付近でのレベル変化に変換されて、これが差動アン
プ50の入力端子に供給される。In the level shift circuit 51, the shift amount of the output voltage with respect to the input voltage is determined by the threshold voltage of the driving MOSFET Q40 (Q41), a constant determined by the gate oxide film capacity, carrier movement in the channel, and the like, and the MOSFET Q40 (Q41 )
Is determined by the drain-source current of the
For example, 2V for 5V power supply in relation to 50 differential points
It is set to about 2.5V. As a result, a small complementary level change near the power supply voltage Vdd occurring in the read common data line CDr, ▲ ▼ is caused near the operating point near the intermediate level of the power supply voltage Vdd, which is the most sensitive in the amplification operation of the differential amplifier 50. , And this is supplied to the input terminal of the differential amplifier 50.
このように、レルベルシフト回路51は、読み出しコモ
ンデータ線CDr,▲▼に与えられる電源電圧Vdd近
傍の微小なレベル変化を、差動アンプ50の増幅動作上最
も高感度となる動作点付近(概ね電源電圧Vddの半分の
レベル)でのレベル変化に変換するから、このレベルシ
フトされた電圧を受ける差動アンプ50は、負荷容量の大
きな読み出しビット線BLrβ,▲▼や読み出し
コモンデータ線CDr,▲▼自体が差動アンプ50の動
作点近傍に到達するのを待つことなくその増幅動作を高
速に確定する。As described above, the rel-bell shift circuit 51 detects the minute level change in the vicinity of the power supply voltage Vdd applied to the read common data line CDr, ▲ ▼ in the vicinity of the operating point where the amplification operation of the differential amplifier 50 becomes the most sensitive (in general, the power supply (A half level of the voltage Vdd), the differential amplifier 50 receiving this level-shifted voltage outputs the read bit lines BLrβ, ▲ ▼ and the read common data lines CDr, ▲ ▼ with large load capacitance. The amplification operation is determined at high speed without waiting for itself to reach the vicinity of the operating point of the differential amplifier 50.
特に、レベルシフト回路51における入力と出力との関
係はソースフォロア形式になっているため、出力の負荷
容量が小さければ出力応答は極めて早くなり、本実施例
ではレベルシフト回路51の出力負荷は差動アンプ50の入
力ゲート容量だけであるから、レベルシフト回路51によ
るレベルシフト動作に要する時間は実質的に無視し得る
程短い時間とされる。In particular, since the relationship between the input and output in the level shift circuit 51 is of a source follower type, the output response becomes extremely fast if the load capacity of the output is small. In this embodiment, the output load of the level shift circuit 51 is different. Since only the input gate capacitance of the dynamic amplifier 50 is used, the time required for the level shift operation by the level shift circuit 51 is set to a time that is substantially negligible.
第1図及び第3図に示される出力ラッチ回路6は、リ
ードクロックCERのハイレベル期間にセンスアンプ5か
ら出力されるデータを当該メモリサイクルの後半で行わ
れるプリチャージ期間(リードクロックCERのローレベ
ル期間)にも外部に出力可能とするためのものである。The output latch circuit 6 shown in FIGS. 1 and 3 converts the data output from the sense amplifier 5 during the high level period of the read clock CER into a precharge period (low level of the read clock CER) performed in the latter half of the memory cycle. This is to enable output to the outside also during the level period.
例えばこの出力ラッチ回路6は、第3図に示されるよ
うに、CMOSトランスファゲート53を介して選択的に供給
される上記出力インバータ52の出力データをスタティッ
クにラッチするラッチ回路54によって構成される。CMOS
トランスファゲート53は、pチャンネル型MOSFETQ46と
Nチャンネル型MOSFETQ47によって構成され、リードク
ロックCERとCMOSインバータ回路55によるその反転信号
とによってスイッチ制御される。上記ラッチ回路54は、
直列2段のCMOSインバータ56,57を含み、後段CMOSイン
バータ57の出力が前段CMOSインバータ56の入力に帰還接
続されて構成され、後段CMOSインバータ57の出力はCMOS
インバータ58で構成されるような上記出力バッファ回路
7に与えられる。For example, as shown in FIG. 3, the output latch circuit 6 includes a latch circuit 54 that statically latches the output data of the output inverter 52 selectively supplied via a CMOS transfer gate 53. CMOS
The transfer gate 53 includes a p-channel MOSFET Q46 and an n-channel MOSFET Q47, and is switch-controlled by the read clock CER and its inverted signal from the CMOS inverter circuit 55. The latch circuit 54 includes:
It includes two series CMOS inverters 56 and 57, and the output of the rear CMOS inverter 57 is connected back to the input of the previous CMOS inverter 56, and the output of the rear CMOS inverter 57 is CMOS.
The output buffer circuit 7 constituted by the inverter 58 is provided.
次に、本実施例の2ポートRAMにおいて、書き込みア
ドレスと読み出しドレスが一致しない場合の書き込み動
作及び読み出し動作の一例を第9図を参照しながら説明
する。Next, an example of a write operation and a read operation when the write address and the read dress do not match in the two-port RAM of the present embodiment will be described with reference to FIG.
第9図ではリードクロックCERとライトクロックCEWの
位相がずれており、SYCrはリードサイクル、SYCwはライ
トサイクルを示し、各サイクルにおけるクロックのロー
レベル期間はプリチャージ期間とされる。In FIG. 9, the phases of the read clock CER and the write clock CEW are shifted, SYCr indicates a read cycle, and SYCw indicates a write cycle, and the low level period of the clock in each cycle is a precharge period.
第9図の時刻t0にライトクロックCEWがハイレベルに
されると、そのときの書き込みアドレス信号Aw1〜Awiに
従って書き込みXアドレスバッファ21、書き込みXアド
レスデコーダ22、及び書き込みワードドライバ23が動作
されることにより、当該書き込みアドレス信号Aw1〜Awi
に対応する所定1本の書き込みワード線WLwαが選択レ
ベルに駆動される。同様に書き込みアドレス信号Awj〜A
wnに従って書き込みYアドレスバッファ24、書き込みY
アドレスデコーダ25、及び書き込みYセレクタ2が動作
されることにより、当該書き込みアドレス信号Awj〜Awn
に対応する所定1対の書き込みビット線BLwβ,▲
▼が書き込みコモンデータ線CDw,▲▼に導通
制御される。このとき、ライトイネーブル信号WE及びラ
イトクロックCEWのハイレベルにより動作可能にされる
書き込みデータドライバ3は、書き込みデータDinに従
って書き込みコモンデータ線CDw,▲▼を相補レベ
ルに駆動する。この駆動信号が上記1対のビット線BLw
β,▲▼に与えられることにより、書き込みア
ドレス信号Aw1〜Awnに呼応して選択されるメモリセルに
所定のデータが書き込まれる。When Figure 9 time t 0 to the write clock CEW is a high level, the write X address buffer 21 in accordance with the write address signal Aw 1 ~Awi at that time, the write X address decoder 22 and the write word driver 23, is operated As a result, the write address signals Aw 1 to Awi
Is driven to the selected level. Similarly, write address signals Awj-A
wn, write Y address buffer 24, write Y
When the address decoder 25 and the write Y selector 2 are operated, the write address signals Awj to Awn
, A predetermined pair of write bit lines BLwβ, ▲
▼ is controlled to be conductive to the write common data line CDw, ▲ ▼. At this time, the write data driver 3 enabled by the high level of the write enable signal WE and the write clock CEW drives the write common data line CDw, ▲ ▼ to the complementary level according to the write data Din. This drive signal is applied to the pair of bit lines BLw
When given to β and ▲ ▼, predetermined data is written to the memory cell selected in response to the write address signals Aw 1 to Awn.
第9図の時刻t1にリードクロックCERがハイレベルに
されると、そのときの読み出しアドレス信号Ar1〜Ariに
従って読み出しXアドレスバッファ13、読み出しXアド
レスデコーダ14、及び読み出しワードドライバ15が動作
されることにより、当該読み出しアドレス信号Ar1〜Ari
に対応する所定1本の読み出しワード線WLrαが選択レ
ベルに駆動される。同様に読み出しアドレス信号Arj〜A
rnに従って読み出しYアドレスバッファ28、読み出しY
アドレスデコーダ29、及び読み出しYセレクタ4が動作
されることにより、当該読み出しアドレス信号Arj〜Arn
に対応する所定1対の読み出しビット線BLrβ,▲
▼が読み出しコモンデータ線CDr,▲▼に導通
制御される。このようにして読み出しアドレス信号Ar1
〜Arnに呼応して選択されるメモリセルのデータが読み
出しコモンデータ線CDr,▲▼に伝達されると、セ
ンスアンプ5がこの読み出しコモンデータ線CDr,▲
▼のレベル変化を検出して増幅する。センスアンプ5
による増幅出力は出力ラッチ回路6に取り込まれ、出力
バッファ7から読み出しデータDoutとして外部に与えら
れる。When Figure 9 time t 1 to the read clock CER of is the high level, the read X address buffer 13 in accordance with the read address signal Ar 1 ~Ari at that time, read X address decoder 14 and a read word driver 15, is operated As a result, the read address signals Ar 1 to Ari
Is driven to the selected level. Similarly, read address signals Arj to A
rn read Y address buffer 28, read Y
When the address decoder 29 and the read Y selector 4 are operated, the read address signals Arj to Arn are read.
, A predetermined pair of read bit lines BLrβ, ▲
▼ is controlled to conduct to the read common data line CDr, ▲ ▼. Thus, the read address signal Ar 1
When data of the memory cell selected in response to .about.Arn is transmitted to the read common data line CDr, ▲, the sense amplifier 5
Amplify by detecting the level change of ▼. Sense amplifier 5
Is output to the output latch circuit 6 and is supplied from the output buffer 7 to the outside as read data Dout.
読み出し動作においてセンスアンプ5はレベルシフト
回路51の作用により読み出しビット線さらには読み出し
モンデータ線CDr,▲▼の電源電圧Vdd近傍の微小
なレベル変化に即座に検出して出力動作を確定するか
ら、読み出しワード線の選択期間は比較的短くされ、こ
れに呼応してデータの読み出し動作に際して変化される
読み出しビット線や読み出しコモンデータ線の振幅も電
源電圧Vdd寄りの変化に留められている。In the read operation, the sense amplifier 5 immediately detects a minute level change near the power supply voltage Vdd of the read bit line and the read mon data line CDr, ▲ ▼ by the operation of the level shift circuit 51 to determine the output operation. The selection period of the read word line is relatively short, and the amplitudes of the read bit line and the read common data line, which are changed during the data read operation, are also kept close to the power supply voltage Vdd.
時刻t1にリードクロックCERがアサートされてから読
み出しデータDoutが確定するまでのアクセスタイムは第
9図のtca1とされる。Access time of the time t 1 from the read clock CER is asserted to read data Dout is determined is the tca 1 of Figure 9.
尚、第9図のタイムチャートに示される動作では、ラ
イトクロックCEWのハイレベル期間に書き込みアドレス
と読み出しアドレスは一致せず、またリードクロックCE
Rのハイレベル期間はライトクロックCEWのハイレベル期
間に重なっていないので、検出信号ACは常時ハイレベル
となり、短絡回路9に含まれる伝達MOSFETQ22,Q22はオ
フ状態を維持している。In the operation shown in the time chart of FIG. 9, the write address does not match the read address during the high level period of the write clock CEW, and the read clock CE
Since the high-level period of R does not overlap with the high-level period of the write clock CEW, the detection signal AC is always at the high level, and the transmission MOSFETs Q22 and Q22 included in the short circuit 9 maintain the off state.
次に、本実施例の2ポートRAMにおいて、同一メモリ
セルに対して書き込み及び読み出し動作を同じタイミン
グで行う動作の一例を第10図を参照しながら説明する。Next, an example of an operation of performing write and read operations on the same memory cell at the same timing in the two-port RAM of the present embodiment will be described with reference to FIG.
第10図では、リードクロックCERとライトクロックCEW
の位相は完全同一にされ、リードサイクルSYCrとライト
サイクルSYCwが完全に重なっている場合を一例とする。In FIG. 10, the read clock CER and the write clock CEW
Are completely the same, and the read cycle SYCr and the write cycle SYCw completely overlap.
ライトクロックCEWとリードクロックCERのハイレベル
期間が重なるときにも書き込みと読み出しのための基本
的な動作は上記同様相互に独立して行われることになる
が、特にライトクロックCEWのハイレベル期間に書き込
みアドレスAw1〜Awnと読み出しアドレスAr1〜Arnの一致
を監視するアドレス一致検出回路8によりそれらアドレ
スの一致が判別されるときは、検出信号ACがローレベル
にされ、このローレベルの検出信号ACが短絡回路9に含
まれる伝達MOSFETQ22,Q22をオン動作させる。これによ
り、オン状態の伝達MOSFETQ22,Q22は、書き込みデータD
inに従った書き込みデータドライバ3の駆動信号を書き
込みコモンデータ線CDw,▲▼から読み出しコモン
データ線CDr,▲▼に直接伝達する。Even when the high level period of the write clock CEW and the high level period of the read clock CER overlap, the basic operations for writing and reading are performed independently of each other as described above, but especially during the high level period of the write clock CEW. when a match of their addresses are determined by the address coincidence detecting circuit 8 for monitoring the coincidence of the write address Aw 1 ~Awn read address Ar 1 ~Arn the detection signal AC is at a low level, a detection signal of the low level The AC turns on the transmission MOSFETs Q22 and Q22 included in the short circuit 9. As a result, the transmission MOSFETs Q22 and Q22 in the ON state store the write data D
The drive signal of the write data driver 3 according to “in” is read from the write common data line CDw, ▲ ▼ and is directly transmitted to the common data line CDr, ▲ ▼.
このようにして伝達された書き込みデータはセンスア
ンプ5に与えられて、本来のデータ読み出しタイミング
に従って外部に与えられる。このようにして外部に与え
られるデータは書き込み優先の条件を実質的に満足して
おり、また、この外部へのデータ読み出し動作は書き込
み動作に並行して行われることになるから、従来のよう
に書き込み優先条件を満足するために一旦書き込まれた
データが再度読み出されるまで読み出し動作の確定を待
つ必要はない。この読み出し動作ではメモリセルの読み
出し情報を利用しないから、このときのアクセスタイム
tca2は第9図で説明した上記アクセスタイムtca1よりも
若干短くなる。The write data transmitted in this manner is applied to the sense amplifier 5 and externally applied according to the original data read timing. In this way, the externally applied data substantially satisfies the write priority condition, and the external data read operation is performed in parallel with the write operation. It is not necessary to wait for the read operation to be determined until the written data is read again to satisfy the write priority condition. Since this read operation does not use the read information of the memory cell, the access time at this time
tca 2 is slightly shorter than the access time tca 1 described in Figure 9.
第10図に示される読み出しビット線BLrβ,▲
▼の変化は、選択されるメモリセルの保持情報がその
ときの書き込みデータDinによって反転される場合の状
態を示す。即ち、最初はメモリセルの保有情報に従って
読み出しビット線BLrβ,▲▼がレベル変化さ
れるが、その後に当該メモリセルデータが書き込みデー
タDinによって反転されると、これに従って読み出しビ
ット線BLrβ,▲▼のレベル変化が逆転され
る。従来のようにこの読み出しビット線BLrβ,BLrβの
レベル変化を読み出しコモンデータ線CDr,▲▼を
通して外部に読み出す場合には、読み出しデータDoutの
確定は破線で示されるように遅れ、そのアクセスタイム
tca3は極めて長くなってしまう。尚、読み出しビット線
BLrβ,▲▼のレベル変化の状態は実際よりも
誇張されて図示されている。The read bit line BLrβ, ▲ shown in FIG.
The change in ▼ indicates a state where the information held in the selected memory cell is inverted by the write data Din at that time. That is, at first, the level of the read bit line BLrβ, ▲ ▼ is changed according to the information held in the memory cell. After that, when the memory cell data is inverted by the write data Din, the read bit line BLrβ, ▲ ▼ is accordingly changed. The level change is reversed. When the level change of the read bit lines BLrβ, BLrβ is read outside through the read common data lines CDr, ▲ ▼ as in the prior art, the determination of the read data Dout is delayed as shown by the broken line, and the access time
tca 3 becomes extremely long. Note that the read bit line
The state of the level change of BLrβ, ▲ ▼ is illustrated in an exaggerated manner.
したがって、本実施例の2ポートRAMを第9図で説明
したアクセスタイムtca1をもって高速アクセスで利用し
ても、同一メモリセルへの書き込み及び読み出しの同じ
アクセスを禁止するという制約条件を設けなくても済
み、これによって、本実施例2ポートRAMは如何なるア
クセス条件においても高速アクセスが可能になる。Therefore, even if the two-port RAM of the present embodiment is used for high-speed access with the access time tca 1 described in FIG. 9, there is no need to set the constraint that the same access of writing and reading to the same memory cell is prohibited. As a result, the port RAM of the second embodiment can be accessed at high speed under any access conditions.
〔実施例 2〕 相対的にレベルの高い一方の電源電圧レベルをプリチ
ャージレベルとする書き込みビット線及び読み出しビッ
ト線に結合されるスタティックメモリセルに対してデー
タの書き込み動作と読み出し動作を非同期で独立に行い
得る書き込み系と読み出し系を備える2ポートRAMにお
いては、第11図や第12図に示される構造のメモリセルを
採用することができる。[Embodiment 2] Data write operation and read operation are asynchronously and independently independent of a static memory cell coupled to a write bit line and a read bit line having one relatively high power supply voltage level as a precharge level. In a two-port RAM having a write system and a read system that can be performed in the same manner, a memory cell having the structure shown in FIGS. 11 and 12 can be adopted.
第11図のメモリセル60は読み出しトランスファゲート
としてpチャンネル型MOSFETQ50,Q51を用いた点が上記
メモリセル10と相違する。The memory cell 60 of FIG. 11 differs from the memory cell 10 in that p-channel MOSFETs Q50 and Q51 are used as read transfer gates.
第12図のメモリセル61は高抵抗負荷R,Rを用いた点が
第11図のメモリセル60と相違する。The memory cell 61 of FIG. 12 differs from the memory cell 60 of FIG. 11 in that high resistance loads R and R are used.
メモリセル60や61を用いて2ポートRAMを構成する場
合には、読み出しワード線WLrαの選択レベルをローレ
ベルに変える点を除き実施例1の構造をそのまま適用す
ることもできる。When a two-port RAM is configured using the memory cells 60 and 61, the structure of the first embodiment can be applied as it is, except that the selection level of the read word line WLrα is changed to a low level.
本実施例において、書き込みビット線BLwβ,▲
▼及び読み出しビット線BLrβ,▲▼は共
に相対的にレベルの高い電源電圧Vddにプリチャージさ
れる。この状態でメモリセルデータが読み出しビット線
BLrβ,▲▼に与えられるとき、オン状態に制
御される読み出しトランスファゲート構成用のpチャン
ネル型MOSFETQ5,Q51はその相互コンダクタンスが大きく
される結果、この大きな相互コンダクタンスが、電源電
圧Ddd近傍で変化するメモリセルデータの伝達性能を高
めるように働く。書き込み動作において、プリチャージ
レベルからディスチャージされる書き込みビット線BLw
β,▲▼に導通される書き込みトランスファゲ
ート構成用のnチャンネル型MOSFETQ3,Q4はその相互コ
ンダクタンスが大きくされる結果、この大きな相互コン
ダクタンスが、電源電圧Vddからディスチャージされる
書き込みビット線のレベル変化をスタティックラッチ回
路に伝達する性能を高めるように働く。In this embodiment, the write bit lines BLwβ, ▲
▼ and the read bit lines BLrβ, ▲ ▼ are both precharged to a relatively high level power supply voltage Vdd. In this state, the memory cell data is
When applied to BLrβ, ▲ ▼, the transconductance of the p-channel MOSFETs Q5, Q51 for the read transfer gate configuration controlled to the on state is increased, so that the large transconductance changes near the power supply voltage Ddd. It works to improve the transmission performance of memory cell data. In the write operation, the write bit line BLw discharged from the precharge level
The n-channel MOSFETs Q3 and Q4 for writing transfer gates, which are conducted to β and ▲ ▼, have their transconductance increased. As a result, this large transconductance causes the level change of the write bit line discharged from the power supply voltage Vdd. It works to enhance the performance of transmission to the static latch circuit.
このように書き込みビット線及び読み出しビット線を
相対的にレベルの高い一方の電源電圧Vddにプリチャー
ジする形式において、書き込みトランスファゲートをn
チャンネル型MOSFETで構成し、読み出しトランスファゲ
ートをpチャンネル型MOSFETで構成することにより、電
源電圧Vddにプリチャージされている読み出しビット線
に、メモリセルデータに応ずる微小な電位変化をそのま
ま与えることができるようになり、データの読み出し速
度が向上する。このとき書き込み性能は犠牲にされな
い。In such a manner that the write bit line and the read bit line are precharged to one of the power supply voltages Vdd having a relatively high level, the write transfer gate is set to n.
By using a channel-type MOSFET and configuring the read transfer gate with a p-channel MOSFET, a minute potential change corresponding to the memory cell data can be applied to the read bit line precharged with the power supply voltage Vdd as it is. As a result, the data reading speed is improved. At this time, the write performance is not sacrificed.
特に、第11図に示されるようにCMOSスタティックラッ
チ回路によりメモリセルを構成する場合には書き込み及
び読み出しトランスファゲートもCMOS回路になるため、
スタティックラッチ構成用トランジスタの拡散層を引き
延ばし利用してトランスファゲート構成用トランジスタ
を形成することができるようになり、メモリセル構成用
トランジスタのレイアウトが楽になる。In particular, when a memory cell is constituted by a CMOS static latch circuit as shown in FIG. 11, the write and read transfer gates are also CMOS circuits,
The transistor for the transfer gate configuration can be formed by extending and using the diffusion layer of the transistor for the static latch configuration, and the layout of the transistor for the memory cell configuration becomes easy.
第11図及び第12図に示されるメモリセル構造を実施例
1で説明したセンスアンプ5、更にはpチャンネル型MO
SFETによって構成される読み出しYセレクタ4及びnチ
ャンネル型MOSFETによって構成される書き込みYセレク
タ2と組合せることにより、2ポートRAMのデータ読み
出し動作を一層高速化することができるようになる。The memory cell structure shown in FIG. 11 and FIG. 12 is explained in the first embodiment.
In combination with the read Y selector 4 composed of the SFET and the write Y selector 2 composed of the n-channel MOSFET, the data read operation of the two-port RAM can be further accelerated.
以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。The invention made by the present inventor has been specifically described based on the embodiments, but the present invention is not limited thereto, and it is needless to say that various modifications can be made without departing from the gist of the invention.
上記実施例1では伝達手段を、書き込みデータを書き
込みコモンデータ線から読み出しコモンデータ線に与え
るpチャンネル型伝達MOSFETQ22,Q22として説明した
が、第13図に示されるように、書き込みデータを出力ラ
ッチ回路6を与えるようにしてもよい。即ち、書き込み
コモンデータ線CDw,▲▼を、pチャンネル型伝達
MOSFETQ22′,Q22′を介してラッチ回路54を構成するCMO
Sインバータ56の入力とCMOSインバータ57の出力に結合
する。In the first embodiment, the transmission means has been described as the p-channel type transmission MOSFETs Q22 and Q22 for applying write data from the write common data line to the read common data line. However, as shown in FIG. 6 may be given. That is, the write common data line CDw,
CMO forming latch circuit 54 through MOSFETs Q22 ', Q22'
It is coupled to the input of S inverter 56 and the output of CMOS inverter 57.
また、実施例1では伝達MOSFETQ22,Q22がオン動作さ
れることに呼応して読み出しYセレクタ4を構成する全
ての選択MOSFETQ21をオフ状態に制御する読み出しYア
ドレスデコーダ29を採用したが、メモリセルの駆動能力
に比べて書き込みデータドライバの駆動能力が極めて大
きい場合には選択MOSFETQ21に対してそのような考慮を
払わないでもよい場合がある。Further, in the first embodiment, the read Y address decoder 29 for turning off all the selection MOSFETs Q21 constituting the read Y selector 4 in response to the turning on of the transmission MOSFETs Q22 and Q22 is employed. When the driving capability of the write data driver is extremely large as compared with the driving capability, such consideration may not be paid to the selection MOSFET Q21 in some cases.
本発明は2ポートRAMに限定されず第14図のようなメ
モリセルを用いることにより3ポートRAMに、さらには
それ以上のポートを持つ多ポートRAMに適用することが
できる。第14図に示されるメモリセルは、読み出し用ワ
ード線WLr1αに結合されるpチャンネル型MOSFETQ54,Q5
5により第1読み出しポートが構成され、読み出し用ワ
ード線WLr2αに結合されるpチャンネル型MOSFETQ56,Q5
7により第2の読み出しポートが構成され、そして書き
込み用ワード線WLwαに結合されるnチャンネル型MOSFE
TQ58,Q59により書き込みポートが構成される。The present invention is not limited to a two-port RAM, but can be applied to a three-port RAM by using a memory cell as shown in FIG. 14, and further to a multi-port RAM having more ports. The memory cell shown in FIG. 14, p-channel type coupled to the read word line WLr 1 α MOSFETQ54, Q5
5 constitutes a first read port, and is connected to the read word line WLr 2 α.
7 constitutes a second read port and is connected to a write word line WLwα.
A write port is configured by TQ58 and Q59.
第14図のメモリセルを実施例1に適用して3ポートRA
Mを構成する場合には、アドレス一致検出回路は第15図
のような回路構成を採用することができる。第15図に示
されるアドレス一致検出回路は、第1読み出しポートに
関する読み出しアドレスと書き込みアドレスとを対応す
るビット毎に夫々排他的論理和60によりその一致を判別
し、各ビットの一致をノアゲート61で判定する。同様
に、第2読み出しポートに関する読み出しアドレスと書
き込みアドレスとを対応するビット毎に夫々排他的論理
和62によりその一致を判別し、各ビットの一致をノアゲ
ート63で判定する。そして両ノアゲートの判定結果に対
して論理和64を採り、その結果に対してライトクロック
CEWとナンド論理65を採って検出信号ACを形成する。Applying the memory cell of FIG. 14 to the first embodiment, a 3-port RA
When M is configured, the address match detection circuit can adopt a circuit configuration as shown in FIG. The address match detection circuit shown in FIG. 15 determines the read address and the write address for the first read port by using an exclusive OR 60 for each corresponding bit, and determines the match of each bit by the NOR gate 61. judge. Similarly, a match between the read address and the write address for the second read port is determined for each corresponding bit by the exclusive OR 62, and a match between the bits is determined by the NOR gate 63. Then, a logical sum 64 is obtained for the determination results of both NOR gates, and the write clock is
The detection signal AC is formed by taking the CEW and the NAND logic 65.
尚、実施例2においては伝達手段は必須の構成要件で
はない。In the second embodiment, the transmission means is not an essential component.
以上本発明者によってなされた発明をその背景となっ
た利用分野である2ポートRAMに適用した場合について
説明したが本発明はそれに限定されるものではなく、そ
の他の多ポートRAMさらにはゲートアレーなどにも広く
適用することができる。本発明は少なくとも、書き込み
動作と読み出し動作を独立に行い得る条件のものに適用
することができる。The case where the invention made by the present inventor is applied to a two-port RAM, which is a field of application, has been described above. However, the present invention is not limited to this, and other multi-port RAMs and gate arrays and the like can be used. Can also be widely applied. The present invention can be applied to, at least, a device that can perform a write operation and a read operation independently.
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記の通りであ
る。The effects obtained by the representative inventions among the inventions disclosed in the present application will be briefly described as follows.
(1)同一メモリセルに概ね同じタイミングで書き込み
動作と読み出し動作が行われるとき、伝達手段が、書き
込みデータを直接読み出し系のセンスアンプに与えるた
め、このようにして読み出し系に与えられるデータは、
書き込み優先の条件を実質的に満足した状態で高速に外
部に読み出し可能とされる。したがって、同一メモリセ
ルに対して書き込み及び読み出しの同時アクセスを禁止
制御するという制限条件を設定することなく多ポートRA
Mを高速アクセスで利用することができるようになる。(1) When the write operation and the read operation are performed at substantially the same timing in the same memory cell, the transmission means directly supplies the write data to the sense amplifier of the read system.
It is possible to read out to the outside at high speed while substantially satisfying the write priority condition. Therefore, the multi-port RA can be set without setting the restriction condition of prohibiting simultaneous write and read access to the same memory cell.
M can be used for high-speed access.
(2)外部から書き込み系に与えられるデータを伝達手
段が書き込みコモンデータ線から読み出しコモンデータ
線に伝達する構成においては、この伝達手段を介して書
き込みデータが与えられるセンスアンプは、本来のデー
タ読み出し動作タイミングに従って増幅動作を行うた
め、当該伝達手段は、書き込みデータを読み出し系に伝
達するタイミングを特別に制御する必要はなく、伝達手
段の構成を極めて簡素化することができる。(2) In a configuration in which the transmission means transmits data externally applied to the write system from the write common data line to the read common data line, the sense amplifier to which the write data is applied via the transmission means performs the original data read operation. Since the amplifying operation is performed in accordance with the operation timing, the transmission unit does not need to specifically control the timing of transmitting the write data to the read system, and the configuration of the transmission unit can be extremely simplified.
(3)書き込みコモンデータ線及び読み出しコモンデー
タ線が相対的にレベルの高い一方の電源電圧レベルにプ
リチャージされている状態で書き込みデータが伝達手段
を介して書き込み系から読み出し系に与えられるとき、
Pチャンネル型MOSFETで構成された伝達手段はその相互
コンダクタンスが大きくされる結果、この大きな相互コ
ンダクタンスが、書き込みデータの伝達性能を高めるよ
うに働き、これによって、同一メモリセルに概ね同じタ
イミングで書き込みと読み出し動作が行われる場合の読
み出し動作を一層高速化することができる。(3) When write data is supplied from the write system to the read system via the transmission means in a state where the write common data line and the read common data line are precharged to one of the relatively high power supply voltage levels,
As a result of increasing the transconductance of the transmission means constituted by the P-channel MOSFET, the large transconductance acts to enhance the transmission performance of the write data, whereby the write operation can be performed at substantially the same timing in the same memory cell. The speed of the read operation when the read operation is performed can be further increased.
(4)伝達手段が書き込みデータを読み出し系に与える
とき、読み出しセレクタが全ての読み出しビット線を読
み出しコモンデータ線に対して非導通に制御することに
より、この非導通状態が、このとき選択されるメモリセ
ルデータと読み出し系に与えられる書き込みデータとの
競合を回避するように働き、これによって、同一メモリ
セルに対して概ね同じタイミングで書き込みと読み出し
動作を行う場合の当該読み出し動作を一層高速化するこ
とができる。(4) When the transmitting means supplies write data to the read system, the read selector controls all the read bit lines to be non-conductive with respect to the read common data line, so that the non-conductive state is selected at this time. It works so as to avoid competition between the memory cell data and the write data given to the read system, thereby further speeding up the read operation when performing the write and read operations on the same memory cell at substantially the same timing. be able to.
(5)書き込みビット線及び読み出しビット線を相対的
にレベルの高い一方の電源電圧レベルにプリチャージす
る形式で書き込み動作と読み出し動作を独立に行い得る
多ポートRAMにおいて、書き込みトランスファゲートを
nチャンネル型MOSFETとし、読み出しトランスファゲー
トをpチャンネル型MOSFETとするメモリセル構造を採用
することにより、電源電圧にプリチャージされている読
み出しビット線にメモリセルデータが与えられるとき、
pチャンネル型MOSFETで構成される読み出しトランスフ
ァゲートはその相互コンダクタンスが大きくされる結
果、この大きな相互コンダクタンスが、電源電圧近傍で
変化するメモリセルデータの伝達性能を高めるように働
き、電源電圧にプリチャージされている読み出しビット
線に、メモリセルデータに応ずる微小な電位変化をその
まま与えることができるようになって、データの読み出
し速度を向上させることができるようになる。このと
き、nチャンネル型MOSFETで成る書き込み専用トランス
ファゲートの作用により書き込み性能は犠牲にされな
い。(5) In a multiport RAM capable of independently performing a write operation and a read operation by precharging a write bit line and a read bit line to one of a relatively high power supply voltage level, an n-channel type write transfer gate is used. By adopting a memory cell structure in which a MOSFET is used and a read transfer gate is a p-channel MOSFET, when memory cell data is applied to a read bit line that is precharged to a power supply voltage,
The read transfer gate composed of a p-channel type MOSFET has a large transconductance.As a result, this large transconductance works to enhance the transmission performance of memory cell data that changes near the power supply voltage, and precharges to the power supply voltage. A small potential change corresponding to the memory cell data can be applied to the read bit line as it is, so that the data read speed can be improved. At this time, the write performance is not sacrificed by the action of the write-only transfer gate composed of the n-channel MOSFET.
(6)書き込みビット線及び読み出しビット線さらには
書き込みコモンデータ線及び読み出しコモンデータ線が
相対的にレベルの高い一方の電源電圧にプリチャージさ
れる形式の多ポートRAMにおいて、読み出しビット線を
読み出しコモンデータ線に選択的に導通に制御するため
の読み出しセレクトスイッチをpチャンネル型MOSFETに
し、書き込みビット線を書き込みコモンデータ線に選択
的に導通に制御するための書き込みセレクトスイッチを
nチャンネル型MOSFETにすると、メモリセルデータが読
み出しビット線からコモンデータ線に与えられるとき、
オン状態に制御されるpチャンネル型MOSFETで成る読み
出しセレクトスイッチはその相互コンダクタンスが大き
くされ、この大きな相互コンダクタンスが、電源電圧近
傍で変化するメモリセルデータの伝達性能を高めるよう
に作用する。また、書き込み動作においてオン状態に制
御されるnチャンネル型MOSFETで成る書き込みセレクタ
の相互コンダクタンスは大きくされる結果、この大きな
相互コンダクタンスが、電源電圧からディスチャージさ
れる書き込みコモンデータ線のディスチャージ到達レベ
ルを書き込みビット線に伝達する性能を高める。したが
って、各セレクトスイッチをCMOSトランスファゲートで
構成する場合に比べて、データの伝達特性を損なうこと
なくそれらの構成素子数を半減することができる。(6) In a multi-port RAM in which the write bit line and the read bit line, and furthermore the write common data line and the read common data line are precharged to one of the relatively high power supply voltages, the read bit line is read If the read select switch for selectively controlling conduction to the data line is a p-channel MOSFET, and the write select switch for selectively controlling conduction of the write bit line to the write common data line is an n-channel MOSFET, When the memory cell data is supplied from the read bit line to the common data line,
The read select switch composed of a p-channel MOSFET controlled to be turned on has a large transconductance, and this large transconductance acts to enhance the transmission performance of memory cell data that changes near the power supply voltage. In addition, the transconductance of the write selector composed of an n-channel type MOSFET which is controlled to be turned on in the write operation is increased. As a result, the large transconductance is used to set the discharge reaching level of the write common data line discharged from the power supply voltage. Improve the performance of transmitting to bit lines. Therefore, as compared with the case where each select switch is constituted by a CMOS transfer gate, the number of constituent elements can be halved without deteriorating the data transfer characteristics.
(7)センスアンプに含まれるレベルシフト回路は、読
み出しコモンデータ線に与えられる電源電圧近傍の微小
なレベル変化を、差動アンプの増幅動作上最も高感度と
なる動作点付近でのレベル変化に変換するから、このレ
ベルシフトされた電圧を受ける差動アンプは、負荷容量
の大きな読み出しビット線や読み出しコモンデータ線自
体が差動アンプの動作点近傍に到達するのを待つことな
くその増幅動作を高速に確定することができ、これによ
って、データの読み出し動作の高速化を達成することが
できる。(7) The level shift circuit included in the sense amplifier converts a minute level change near the power supply voltage applied to the read common data line into a level change near the operating point at which the differential amplifier amplifies most. Because of the conversion, the differential amplifier receiving this level-shifted voltage performs its amplifying operation without waiting for the read bit line or read common data line with large load capacitance to reach the vicinity of the operating point of the differential amplifier. The determination can be performed at high speed, whereby the speed of the data read operation can be increased.
更に、メモリセルが結合された負荷容量の大きな信号
線が差動アンプの動作点近傍に到達するのを持つことな
くワード線選択動作を終了することができることによ
り、データ読み出し動作における読み出しビット線の振
幅を電源電圧寄りの変化に留めておくことができ、読み
出しビット線や読み出しコモンデータ線のプリチャージ
動作の高速化を図ることができると共に、当該信号線の
プリチャージ動作に必要とされる電力消費量を低減する
ことができる。Further, the word line selection operation can be completed without the signal line having a large load capacitance coupled with the memory cell reaching the vicinity of the operating point of the differential amplifier. The amplitude can be kept to a change close to the power supply voltage, the speed of the precharge operation of the read bit line and the read common data line can be increased, and the power required for the precharge operation of the signal line concerned The consumption can be reduced.
第1図は本発明の一実施例である2ポートRAMの全体を
示すブロック図、 第2図は第1図の2ポートRAMのメモリセルから書き込
み系及び読み出し系に至る要部を示す回路図、 第3図は第1図における2ポートRAMのセンスアンプか
ら出力バッフア回路に至る回路図、 第4図はアドレスバッファの一例を示す回路図、 第5図はアドレスデコーダの一例を示す回路図、 第6図はワードドライバの一例を示す回路図、 第7図は書き込みデータドライバの一例を示す回路図、 第8図はアドレス一致検出回路の一例を示す回路図、 第9図は書き込みアドレスと読み出しアドレスが一致し
ない場合の書き込み動作と読み出し動作の一例を説明す
るためのタイミングチャート、 第10図は同一メモリセルに対して書き込み及び読み出し
動作が同一タイミングで行われる場あの動作の一例を説
明するためのタイミングチャーイト、 第11図及び第12図は書き込みトランスファゲートと読み
出しトランスファゲートを構成するMOSトランジスタの
導電型を相互に相違させて成るメモリセル構造の一例を
示す回路図である。 第13図は伝達手段のその他の例を示す回路図、 第14図は3ポートRAMに採用可能なメモリセル構造の一
例を示す回路図、 第15図は第14図のメモリセルを採用して成る3ポートRA
Mにおけるアドレス一致検出回路の一例を示す回路図で
ある。 1……メモリセルアレイ、2……書き込みYセレクタ、
3……書き込みデータドライバ、4……読み出しYセレ
クタ、Q21……選択MOSFET、5……センスアンプ、6…
…出力ラッチ、7……出力バッファ回路、8……アドレ
ス一致検出回路、9……短絡回路、Q22……伝達MOSFE
T、CER……リードクロック、CEW……ライトクロック、A
C……検出信号、Ar1〜Arn……読み出しアドレス、Aw1〜
Awn……書き込みアドレス、 BLr1, CDw,▲▼……書き込みコモンデータ線、CDr,▲
▼……読み出しコモンデータ線、10……メモリセ
ル、11……プリチャージ回路、13……読み出しXアドレ
スバッファ、14……読み出しXアドレスデコーダ、15…
…読み出しワードドライバ、21……書き込みXアドレス
バッファ、22……書き込みXアドレスデコーダ、23……
書き込みワードドライバ、24……書き込みYアドレスバ
ッファ、25……書き込みYアドレスデコーダ、28……読
み出しYアドレスバッファ、29……読み出しYアドレス
デコーダ、50……差動アンプ、51……レベルシフト回
路。FIG. 1 is a block diagram showing the entirety of a two-port RAM according to an embodiment of the present invention. FIG. 2 is a circuit diagram showing the main parts from the memory cells of the two-port RAM of FIG. FIG. 3 is a circuit diagram from the sense amplifier of the 2-port RAM to an output buffer circuit in FIG. 1, FIG. 4 is a circuit diagram showing an example of an address buffer, FIG. 5 is a circuit diagram showing an example of an address decoder, FIG. 6 is a circuit diagram showing an example of a word driver, FIG. 7 is a circuit diagram showing an example of a write data driver, FIG. 8 is a circuit diagram showing an example of an address match detection circuit, and FIG. FIG. 10 is a timing chart for explaining an example of a write operation and a read operation when addresses do not match. FIG. 10 shows the same timing for write and read operations for the same memory cell. FIG. 11 and FIG. 12 are timing charts for explaining an example of the operation to be performed. FIGS. 11 and 12 show a memory cell structure in which the conductivity types of the MOS transistors constituting the write transfer gate and the read transfer gate are different from each other. It is a circuit diagram showing an example. FIG. 13 is a circuit diagram showing another example of the transmission means, FIG. 14 is a circuit diagram showing an example of a memory cell structure that can be employed in a three-port RAM, and FIG. 15 is a diagram employing the memory cell of FIG. 3 port RA
FIG. 3 is a circuit diagram illustrating an example of an address match detection circuit in M. 1 ... memory cell array, 2 ... write Y selector,
3 ... Write data driver, 4 ... Read Y selector, Q21 ... Selection MOSFET, 5 ... Sense amplifier, 6 ...
... Output latch, 7 ... Output buffer circuit, 8 ... Address match detection circuit, 9 ... Short circuit, Q22 ... Transfer MOSFE
T, CER: Read clock, CEW: Write clock, A
C: detection signal, Ar 1 to Arn: read address, Aw 1 to
Awn-Write address, BLr 1 , CDw, ▲ ▼ …… Write common data line, CDr, ▲
▼… Read common data line, 10… Memory cell, 11… Precharge circuit, 13… Read X address buffer, 14… Read X address decoder, 15…
... Read word driver, 21 ... Write X address buffer, 22 ... Write X address decoder, 23 ...
Write word driver, 24 Write Y address buffer, 25 Write Y address decoder, 28 Read Y address buffer, 29 Read Y address decoder, 50 Differential amplifier, 51 Level shift circuit.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 水上 雅雄 東京都小平市上水本町1448番地 日立超 エル・エス・アイ エンジニアリング株 式会社内 (56)参考文献 特開 平1−285088(JP,A) 特開 平1−178193(JP,A) ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Masao Mizukami 1448, Kamizuhoncho, Kodaira-shi, Tokyo Within Hitachi Ultra LSE Engineering Co., Ltd. (56) References JP-A 1-285088 (JP, A JP-A-1-178193 (JP, A)
Claims (4)
リセルの書き込みビット線に書き込みデータを与えるた
めの書き込み系と、読み出しアドレスによって選択され
るメモリセルから読み出しビット線に与えられるデータ
を外部に読み出すための読み出し系とを備え、独立にデ
ータの書き込みと読み出しが可能にされ、書き込みアド
レスと読み出しアドレスの一致を検出するためのアドレ
ス一致検出手段と、このアドレス一致検出手段の一致検
出に呼応して、外部から書込み系に与えられる書き込み
データを直接読み出し系に伝達するための伝達手段とを
有し、上記伝達手段は、外部から書き込み系に与えられ
るデータを書き込みコモンデータ線を介して読み出し系
に含まれる読み出しコモンデータ線に伝達するスイッチ
素子とされる多ポートRAMにおいて、 上記読み出し系は、読み出しビット線を選択的に読み出
しコモンデータ線に接続する読み出しセレクタと、読み
出しアドレスをデコードして前記読み出しセレクタによ
る接続制御を行うアドレスデコーダとを含み、 上記アドレスデコーダは、上記アドレス一致検出手段に
よる書き込みアドレスと読み出しアドレスの一致検出に
呼応して、前記読み出しセレクタによる読み出しビット
線の選択動作を禁止するものであることを特徴とする多
ポートRAM。A write system for applying write data to a write bit line of a memory cell selected by a write address; and a read system for externally reading data applied to a read bit line from a memory cell selected by a read address. A read system for independently writing and reading data; address match detecting means for detecting a match between a write address and a read address; and externally responding to the match detection by the address match detecting means. Transmission means for directly transmitting write data supplied to the write system from the write system to the read system, wherein the transmission means includes data supplied from the outside to the write system via the write common data line in the read system. Multi-point switch element that transmits to the read common data line In the RAM, the read system includes: a read selector that selectively connects a read bit line to a read common data line; and an address decoder that decodes a read address and controls connection by the read selector. A multi-port RAM for inhibiting a read bit line selecting operation by the read selector in response to the detection of a match between a write address and a read address by the address coincidence detecting means.
リセルの書き込みビット線に書き込みデータを与えるた
めの書き込み系と、読み出しアドレスによって選択され
るメモリセルから読み出しビット線に与えられるデータ
を外部に読み出すための読み出し系とを備え、独立にデ
ータの書き込みと読み出しが可能にされ、書き込みアド
レスと読み出しアドレスの一致を検出するためのアドレ
ス一致検出手段と、このアドレス一致検出手段の一致検
出に呼応して、外部から書込み系に与えられる書き込み
データを直接読み出し系に伝達するための伝達手段とを
有し、上記伝達手段は、外部から書き込み系に与えられ
るデータを書き込みコモンデータ線を介して読み出し系
に含まれる読み出しコモンデータ線に伝達するスイッチ
素子とされる多ポートRAMにおいて、 上記メモリセルはスタティックラッチを含み、 上記メモリセルのデータ入出力端子に個別的に結合され
る書き込みビット線及び読み出しビット線と、書込みビ
ット線に選択的に接続される書き込みコモンデータ線
と、読み出しビット線に選択的に接続される読み出しコ
モンデータ線とは、相対的にレベルの高い一方の電源電
圧レベルにプリチャージされるものであり、 上記スイッチ素子は、上記書込みコモンデータ線と読み
出しコモンデータ線とを選択的に接続制御するpチャン
ネル型MOSFETであり、 書き込みアドレスによって選択されるメモリセルのスタ
ティックラッチに上記書き込みビット線を接続するため
の書き込みトランスファゲートがnチャンネル型MOSFET
とされ、読み出しアドレスによって選択されるメモリセ
ルのスタティックラッチに読み出しビット線を接続する
ための読み出しトランスファゲートがpチャンネル型MO
SFETとされて成るものであることを特徴とする多ポート
RAM。2. A write system for supplying write data to a write bit line of a memory cell selected by a write address, and a read system for externally reading data supplied to a read bit line from a memory cell selected by a read address. A read system for independently writing and reading data; address match detecting means for detecting a match between a write address and a read address; and externally responding to the match detection by the address match detecting means. Transmission means for directly transmitting write data supplied to the write system from the write system to the read system, wherein the transmission means includes data supplied from the outside to the write system via the write common data line in the read system. Multi-point switch element that transmits to the read common data line Memory, the memory cell includes a static latch, a write bit line and a read bit line individually coupled to data input / output terminals of the memory cell, and write common data selectively connected to the write bit line. The line and the read common data line selectively connected to the read bit line are precharged to one of the relatively high power supply voltage levels, and the switch element is connected to the write common data line. A read transfer gate for connecting the write bit line to a static latch of a memory cell selected by a write address is an n-channel MOSFET.
The read transfer gate for connecting the read bit line to the static latch of the memory cell selected by the read address is a p-channel type MO.
Multi-port characterized by being constituted as SFET
RAM.
線に結合されたセンスアンプを含み、このセンスアンプ
は、差動アンプと、読み出しコモンデータ線のプリチャ
ージレベルを上記差動アンプの動作点近傍にレベルシフ
トさせて当該差動アンプの入力端子に供給するレベルシ
フト回路とを含んで成るものであることを特徴とする請
求項2記載の多ポートRAM。3. The read system includes a sense amplifier coupled to a read common data line. The sense amplifier includes a differential amplifier and a precharge level of the read common data line near an operating point of the differential amplifier. 3. The multi-port RAM according to claim 2, further comprising a level shift circuit for level-shifting and supplying the level-shifted signal to an input terminal of the differential amplifier.
線に選択的に接続制御するための読み出しセレクトスイ
ッチをpチャンネル型MOSFETによって構成し、書き込み
ビット線を書き込みコモンデータ線に選択的に接続制御
するための書き込みセレクトスイッチをnチャンネル型
MOSFETによって構成して成るものであることを特徴とす
る請求項2又は3記載の多ポートRAM。4. A read select switch for selectively controlling connection of a read bit line to a read common data line by a p-channel MOSFET, and selectively controlling connection of a write bit line to a write common data line. Write select switch of n channel type
4. The multi-port RAM according to claim 2, wherein the multi-port RAM is constituted by a MOSFET.
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