JP2611672B2 - 混成集積回路装置 - Google Patents
混成集積回路装置Info
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- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、混成集積回路装置に関
し、特に複数の半導体チップを搭載する混成集積回路装
置の構造に関する。
し、特に複数の半導体チップを搭載する混成集積回路装
置の構造に関する。
【０００２】
【従来の技術】半導体装置の応用製品である電子機器類
の小型化と動作高速化は不断に求められており、それに
伴い半導体装置の実装技術も高密度化が進められてい
る。その中にあって、複数のベアチップを同一パッケー
ジ内にモジュール化する混成集積回路装置は、配線基板
上に個別にパッケージングされた半導体装置を搭載する
実装方式と比較して、高密度実装が可能であること、配
線遅延をより少なくすることができることから注目され
ている。
の小型化と動作高速化は不断に求められており、それに
伴い半導体装置の実装技術も高密度化が進められてい
る。その中にあって、複数のベアチップを同一パッケー
ジ内にモジュール化する混成集積回路装置は、配線基板
上に個別にパッケージングされた半導体装置を搭載する
実装方式と比較して、高密度実装が可能であること、配
線遅延をより少なくすることができることから注目され
ている。
【０００３】この種従来の混成集積回路装置(第１の従
来例)について、図３及び図４を参照して説明する。図
３は、第１の従来例を説明する図であって、そのうち
(Ａ)は、その平面図であり、(Ｂ)は、(Ａ)のｂ−ｂ線断
面図である。また、図４は、第１の従来例の部分拡大断
面図である。なお、図３に示されている混成集積回路装
置(第１の従来例)は、メモリモジュールの例を示してい
る。
来例)について、図３及び図４を参照して説明する。図
３は、第１の従来例を説明する図であって、そのうち
(Ａ)は、その平面図であり、(Ｂ)は、(Ａ)のｂ−ｂ線断
面図である。また、図４は、第１の従来例の部分拡大断
面図である。なお、図３に示されている混成集積回路装
置(第１の従来例)は、メモリモジュールの例を示してい
る。
【０００４】第１の従来例である混成集積回路装置は、
図３(Ａ)、(Ｂ)に示すように、半導体チップ２の搭載さ
れる混成集積回路基板は、樹脂基板３上にステッチラン
ド４、配線パターン５及びマウントランド10を形成し、
基板端部に“コ”の字状の端面電極７を形成し、また基
板上に樹脂枠６を接着して形成したものである。なお、
配線パターン５は、必要に応じてバイアホール11を介し
て他の配線パターンと接続されている。
図３(Ａ)、(Ｂ)に示すように、半導体チップ２の搭載さ
れる混成集積回路基板は、樹脂基板３上にステッチラン
ド４、配線パターン５及びマウントランド10を形成し、
基板端部に“コ”の字状の端面電極７を形成し、また基
板上に樹脂枠６を接着して形成したものである。なお、
配線パターン５は、必要に応じてバイアホール11を介し
て他の配線パターンと接続されている。
【０００５】この第１の従来例では、混成集積回路基板
のマウントランド10上に半導体チップ２をマウントした
後、半導体チップ２上のボンディングパッド2aとステッ
チランド４との間をボンディングワイヤ８により接続す
る。その後、樹脂枠６内の混成集積回路基板表面、半導
体チップ２及びボンディングワイヤ８を封止材９にて封
止する。
のマウントランド10上に半導体チップ２をマウントした
後、半導体チップ２上のボンディングパッド2aとステッ
チランド４との間をボンディングワイヤ８により接続す
る。その後、樹脂枠６内の混成集積回路基板表面、半導
体チップ２及びボンディングワイヤ８を封止材９にて封
止する。
【０００６】図４は、上記第１の従来例における混成集
積回路基板上での半導体チップ２の実装状態を示す部分
拡大図である。図４に示すように、従来の混成集積回路
装置(第１の従来例)では、マウントランド10とステッチ
ランド４とが同一平面上に形成されている。
積回路基板上での半導体チップ２の実装状態を示す部分
拡大図である。図４に示すように、従来の混成集積回路
装置(第１の従来例)では、マウントランド10とステッチ
ランド４とが同一平面上に形成されている。
【０００７】このような実装構造では、ボンディングワ
イヤ８のチップ表面への接触、いわゆるエッジタッチを
避けるため、ボンディングワイヤのループを大きく形成
する必要がある。したがって、半導体チップ２とステッ
チランド４間の距離を一定以上に設定しなければなら
ず、そのため、チップ間の間隔“Ｌ2”を一定以下に狭
くすることができなかった。
イヤ８のチップ表面への接触、いわゆるエッジタッチを
避けるため、ボンディングワイヤのループを大きく形成
する必要がある。したがって、半導体チップ２とステッ
チランド４間の距離を一定以上に設定しなければなら
ず、そのため、チップ間の間隔“Ｌ2”を一定以下に狭
くすることができなかった。
【０００８】而して、個別の半導体チップの小型化実装
技術として、例えば特開平4-291950号公報には、ＬＯＣ
(Lead on chip)構造のパッケージが提案されている(以
下“第２の従来例”という)。図５にその断面図を示
す。第２の従来例では、ＤＲＡＭである半導体チップ２
は、ＳＯＪ(Small OutlineJ-bend)型樹脂封止型パッケ
ージ内に封止されている。
技術として、例えば特開平4-291950号公報には、ＬＯＣ
(Lead on chip)構造のパッケージが提案されている(以
下“第２の従来例”という)。図５にその断面図を示
す。第２の従来例では、ＤＲＡＭである半導体チップ２
は、ＳＯＪ(Small OutlineJ-bend)型樹脂封止型パッケ
ージ内に封止されている。
【０００９】この実装方式では、図５に示すように、ボ
ンディングパッド２ａは半導体チップ２の中央部へ配置
され、Ｊリード12のチップ中心近傍まで引き延ばされた
インナーリード部12ａは、絶縁フィルム13を介して半導
体チップ２上に接着されている。そして、ボンディング
パッド２ａとインナーリード部12ａとの間はボンディン
グワイヤ８により接続され、Ｊリード12のアウターリー
ド部を除いて全体はモールド樹脂14により封止されてい
る。
ンディングパッド２ａは半導体チップ２の中央部へ配置
され、Ｊリード12のチップ中心近傍まで引き延ばされた
インナーリード部12ａは、絶縁フィルム13を介して半導
体チップ２上に接着されている。そして、ボンディング
パッド２ａとインナーリード部12ａとの間はボンディン
グワイヤ８により接続され、Ｊリード12のアウターリー
ド部を除いて全体はモールド樹脂14により封止されてい
る。
【００１０】
【発明が解決しようとする課題】上述した従来の混成集
積回路装置(第１の従来例)では、前記した図４の部分断
面図に示すように、半導体チップ２間の距離“Ｌ2”を
一定以下に小さくすることができなかった。また、ボン
ディングパッド２ａの個数が増加した場合、ボンディン
グパッド２ａの間隔が100μｍ程度であるのに対し、ス
テッチランド４の間隔は250μｍピッチが限度であるた
め(前記図３参照)、ステッチランドエリアが増加してし
まい、ステッチランドを含めた実装エリアがチップ自体
の面積の２〜３倍に広がる欠点があった。
積回路装置(第１の従来例)では、前記した図４の部分断
面図に示すように、半導体チップ２間の距離“Ｌ2”を
一定以下に小さくすることができなかった。また、ボン
ディングパッド２ａの個数が増加した場合、ボンディン
グパッド２ａの間隔が100μｍ程度であるのに対し、ス
テッチランド４の間隔は250μｍピッチが限度であるた
め(前記図３参照)、ステッチランドエリアが増加してし
まい、ステッチランドを含めた実装エリアがチップ自体
の面積の２〜３倍に広がる欠点があった。
【００１１】更に、従来の混成集積回路装置(第１の従
来例)では、図３(Ｂ)に示すように、樹脂基板３と半導
体チップ２と封止材９との３層構造からなり、そして、
それぞれの熱膨張係数が異なるとこるから温度変化に応
じて反ってしまい、そのため実装後においても半導体チ
ップ２に大きな応力がかかり、信頼性が低下するという
欠点があった。その上、実装時にパッケージ底部の平坦
性が確保できず、接続不良の原因になるという欠点があ
った。
来例)では、図３(Ｂ)に示すように、樹脂基板３と半導
体チップ２と封止材９との３層構造からなり、そして、
それぞれの熱膨張係数が異なるとこるから温度変化に応
じて反ってしまい、そのため実装後においても半導体チ
ップ２に大きな応力がかかり、信頼性が低下するという
欠点があった。その上、実装時にパッケージ底部の平坦
性が確保できず、接続不良の原因になるという欠点があ
った。
【００１２】一方、特開平4-291950号公報に記載された
ＬＯＣ構造の半導体装置(第２の従来例)では、前記図５
に示すように、単体の半導体チップ２に対する実装構造
が考慮されているに過ぎないため、この技術を直ちに複
数チップの実装手段に適用することはできない。仮に、
この実装技術を、複数チップを同一パッケージ内に実装
する混成集積回路装置に適用した場合、あるチップのパ
ッドに接続されたリードが他のチップ上を通過せざるを
えなくなるため、そのチップ上でのボンディングエリア
の確保が難しくなり、却って実装密度が低下することに
なる。また、少量多品種を求められる混成集積回路装置
では、Ｊリードの製造に必要な金型等の初期コストが高
くつく等の不都合も生じる。
ＬＯＣ構造の半導体装置(第２の従来例)では、前記図５
に示すように、単体の半導体チップ２に対する実装構造
が考慮されているに過ぎないため、この技術を直ちに複
数チップの実装手段に適用することはできない。仮に、
この実装技術を、複数チップを同一パッケージ内に実装
する混成集積回路装置に適用した場合、あるチップのパ
ッドに接続されたリードが他のチップ上を通過せざるを
えなくなるため、そのチップ上でのボンディングエリア
の確保が難しくなり、却って実装密度が低下することに
なる。また、少量多品種を求められる混成集積回路装置
では、Ｊリードの製造に必要な金型等の初期コストが高
くつく等の不都合も生じる。
【００１３】本発明に係る混成集積回路装置は、このよ
うな状況に鑑み成されたものであって、その目的は、第
１に、より実装密度の高い混成集積回路装置を提供でき
るようにすることにあり、第２に、反りの生じにくいパ
ッケージ構造を提案し、これにより内部応力を緩和で
き、また実装基板上への接続を確実なものとすることが
できるようにすることにある。
うな状況に鑑み成されたものであって、その目的は、第
１に、より実装密度の高い混成集積回路装置を提供でき
るようにすることにあり、第２に、反りの生じにくいパ
ッケージ構造を提案し、これにより内部応力を緩和で
き、また実装基板上への接続を確実なものとすることが
できるようにすることにある。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係る混成集積回路装置の構造は、裏面に凹
部が設けられ、該凹部の形成領域内に開口が設けられ、
表面の前記開口の周辺部にステッチランドが形成されて
いる混成集積回路基板に、サブ基板上に半導体チップが
搭載されてなるサブマウントが前記凹部に前記半導体チ
ップが配置される態様にて装着され、前記半導体チップ
上のボンディングパッドと前記ステッチランドとの間が
前記開口を通るボンディングワイヤにより接続されてい
ることを特徴とするものである。
め、本発明に係る混成集積回路装置の構造は、裏面に凹
部が設けられ、該凹部の形成領域内に開口が設けられ、
表面の前記開口の周辺部にステッチランドが形成されて
いる混成集積回路基板に、サブ基板上に半導体チップが
搭載されてなるサブマウントが前記凹部に前記半導体チ
ップが配置される態様にて装着され、前記半導体チップ
上のボンディングパッドと前記ステッチランドとの間が
前記開口を通るボンディングワイヤにより接続されてい
ることを特徴とするものである。
【００１５】
【作用】本発明によれば、半導体チップのマウント面と
ステッチランドの形成面が異なっているため、半導体チ
ップ間の距離を短くすることができる。さらに、チップ
上に設けられた開口を介してボンディングワイヤをステ
ッチランドへ接続するという構成を採用することによ
り、開口の両側にステッチランドを設けることが可能に
なり、実装密度を一層高めることができる。
ステッチランドの形成面が異なっているため、半導体チ
ップ間の距離を短くすることができる。さらに、チップ
上に設けられた開口を介してボンディングワイヤをステ
ッチランドへ接続するという構成を採用することによ
り、開口の両側にステッチランドを設けることが可能に
なり、実装密度を一層高めることができる。
【００１６】また、本発明の混成集積回路装置では、半
導体チップをサブ基板と混成集積回路基板とで挟む構造
としたことにより、半導体チップに加わる熱応力を緩和
することができる。特に、両基板を同一材料にて形成し
た場合には、それぞれの基板による作用をほぼ完全に相
殺することができる。
導体チップをサブ基板と混成集積回路基板とで挟む構造
としたことにより、半導体チップに加わる熱応力を緩和
することができる。特に、両基板を同一材料にて形成し
た場合には、それぞれの基板による作用をほぼ完全に相
殺することができる。
【００１７】
【実施例】次に、本発明の実施例について図１及び図２
を参照して説明する。なお、図１は、本発明の一実施例
である混成集積回路装置を説明する図であって、(Ａ)は
その平面図、(Ｂ)は(Ａ)のａ−ａ線断面図、(Ｃ)はその
製造方法を説明するための断面図である。また、図２
は、本発明の一実施例の部分拡大断面図である。
を参照して説明する。なお、図１は、本発明の一実施例
である混成集積回路装置を説明する図であって、(Ａ)は
その平面図、(Ｂ)は(Ａ)のａ−ａ線断面図、(Ｃ)はその
製造方法を説明するための断面図である。また、図２
は、本発明の一実施例の部分拡大断面図である。
【００１８】まず、本実施例の混成集積回路装置の製造
法について、図１(Ｃ)を中心に、その他図１(Ａ)、同
(Ｂ)を参照して説明する。本実施例の混成集積回路装置
を製造するには、まず、図１(Ｃ)に示すサブマウント10
0を形成する。即ち、６個の半導体チップ２を、自動マ
ウント装置によりガラスエポキシ製サブ基板１上の端面
基準より算出した座標へ搭載し、接着してサブマウント
100を形成する。なお、図示していないが、ここで用い
る接着剤は、後に用いる封止材料と同一材料であること
が望ましい。
法について、図１(Ｃ)を中心に、その他図１(Ａ)、同
(Ｂ)を参照して説明する。本実施例の混成集積回路装置
を製造するには、まず、図１(Ｃ)に示すサブマウント10
0を形成する。即ち、６個の半導体チップ２を、自動マ
ウント装置によりガラスエポキシ製サブ基板１上の端面
基準より算出した座標へ搭載し、接着してサブマウント
100を形成する。なお、図示していないが、ここで用い
る接着剤は、後に用いる封止材料と同一材料であること
が望ましい。
【００１９】次に、このサブマウント100を混成集積回
路基板200へその裏面側より装着する。この混成集積回
路基板200は、図１(Ｃ)に示すように、ガラスエポキシ
製の樹脂基板３上にステッチランド４を、またその端部
に端面電極７を形成し、それらの間を配線パターン５
(図１(Ａ)参照)で接続し、さらにその表面に環状の樹脂
枠６を接着したものである。
路基板200へその裏面側より装着する。この混成集積回
路基板200は、図１(Ｃ)に示すように、ガラスエポキシ
製の樹脂基板３上にステッチランド４を、またその端部
に端面電極７を形成し、それらの間を配線パターン５
(図１(Ａ)参照)で接続し、さらにその表面に環状の樹脂
枠６を接着したものである。
【００２０】樹脂基板３には、図１(Ｃ)に示すように、
その裏面に半導体チップ２が装着される凹部３ｂが形成
され、そして、半導体チップ２上のボンディングパッド
２ａ(図１(Ａ)参照)を露出させる開口３ｃが形成されて
いる。また、樹脂基板３の裏面の基板周辺部には、環状
の突起３ａが形成されている。この環状突起３ａの内壁
面は、サブ基板１を嵌合させることができる形状となっ
ている。
その裏面に半導体チップ２が装着される凹部３ｂが形成
され、そして、半導体チップ２上のボンディングパッド
２ａ(図１(Ａ)参照)を露出させる開口３ｃが形成されて
いる。また、樹脂基板３の裏面の基板周辺部には、環状
の突起３ａが形成されている。この環状突起３ａの内壁
面は、サブ基板１を嵌合させることができる形状となっ
ている。
【００２１】ステッチランド４は、図１(Ａ)，(Ｃ)に示
すように、開口３ｃを設けた樹脂基板３の表面であっ
て、該開口３ｃの両サイド上に配置されている。即ち、
半導体チップ２の短辺側の辺で対向する側のチップ間
［つまり、半導体チップ２の短辺側のチップ間であっ
て、図１(Ａ)に示す横方向(Ｘ軸方向)におけるチップ
間］上の樹脂基板３の表面および半導体チップ２上の樹
脂基板３の表面にステッチランド４が形成されている。
一方、図１(Ａ)に示すように、半導体チップ２の長辺側
の辺で対向する側のチップ間［つまり、半導体チップ２
の長辺側のチップ間であって、図１(Ａ)に示す縦方向
(Ｙ軸方向)におけるチップ間］上の樹脂基板３には、ス
テッチランドが配置されないようになっている。
すように、開口３ｃを設けた樹脂基板３の表面であっ
て、該開口３ｃの両サイド上に配置されている。即ち、
半導体チップ２の短辺側の辺で対向する側のチップ間
［つまり、半導体チップ２の短辺側のチップ間であっ
て、図１(Ａ)に示す横方向(Ｘ軸方向)におけるチップ
間］上の樹脂基板３の表面および半導体チップ２上の樹
脂基板３の表面にステッチランド４が形成されている。
一方、図１(Ａ)に示すように、半導体チップ２の長辺側
の辺で対向する側のチップ間［つまり、半導体チップ２
の長辺側のチップ間であって、図１(Ａ)に示す縦方向
(Ｙ軸方向)におけるチップ間］上の樹脂基板３には、ス
テッチランドが配置されないようになっている。
【００２２】次に、混成集積回路基板200の裏面側より
サブ基板１を嵌合させた後、裏面よりエポキシ系の封止
材９を塗布し、熱硬化させてサブ基板１を固着する(図
１(Ｂ)参照)。続いて、開口３ｃを介して半導体チップ
２のボンディングパッドと開口部周辺を囲んで配置され
たステッチランド４との間をボンディングワイヤ８によ
り接続する。
サブ基板１を嵌合させた後、裏面よりエポキシ系の封止
材９を塗布し、熱硬化させてサブ基板１を固着する(図
１(Ｂ)参照)。続いて、開口３ｃを介して半導体チップ
２のボンディングパッドと開口部周辺を囲んで配置され
たステッチランド４との間をボンディングワイヤ８によ
り接続する。
【００２３】次に、表側よりエポキシ系の封止材９を塗
布し、これを熱硬化させてボンディングワイヤ８及び半
導体チップ２を封止する(図１(Ｂ)参照)。このとき、封
止材９の広がりは樹脂枠６により規制されるため、その
表面は平坦に形成される。
布し、これを熱硬化させてボンディングワイヤ８及び半
導体チップ２を封止する(図１(Ｂ)参照)。このとき、封
止材９の広がりは樹脂枠６により規制されるため、その
表面は平坦に形成される。
【００２４】樹脂基板３の下面外周部には環状の突起３
ａが設けられているが、その高さはサブ基板１を装着
し、さらに封止材９により封止した後に、なお突起裏面
より100μｍ以上のスタンドオフ寸法“Ｔ”が確保でき
るようになされている(図１(Ｂ)参照)。このようにする
ことにより、本混成集積回路装置をマザーボード上には
んだ付けする際、マザーボード側の反りや凹凸を吸収
し、安定して取り付けることができるようになる。
ａが設けられているが、その高さはサブ基板１を装着
し、さらに封止材９により封止した後に、なお突起裏面
より100μｍ以上のスタンドオフ寸法“Ｔ”が確保でき
るようになされている(図１(Ｂ)参照)。このようにする
ことにより、本混成集積回路装置をマザーボード上には
んだ付けする際、マザーボード側の反りや凹凸を吸収
し、安定して取り付けることができるようになる。
【００２５】本発明による実装構造では、図２の部分拡
大断面図に示すように、半導体チップ２のボンディング
パッドの位置よりもステッチランド４が上に配置され
る。そのため、ボンディングワイヤ８のエッジタッチの
恐れがなくなり、半導体チップとステッチランドとの距
離を近づけることができるようになる。その結果、半導
体チップ間の距離(短辺側の辺同士の距離)“Ｌ1”を短
くすることができる(Ｌ1＜Ｌ2)。
大断面図に示すように、半導体チップ２のボンディング
パッドの位置よりもステッチランド４が上に配置され
る。そのため、ボンディングワイヤ８のエッジタッチの
恐れがなくなり、半導体チップとステッチランドとの距
離を近づけることができるようになる。その結果、半導
体チップ間の距離(短辺側の辺同士の距離)“Ｌ1”を短
くすることができる(Ｌ1＜Ｌ2)。
【００２６】そして、開口３ｃの両側にステッチランド
を配置したことにより、即ち半導体チップ上にもステッ
チランドを配置するようにしたことにより、チップの実
装エリアを拡大させることなくステッチランドの配置位
置を確保することが可能になる。
を配置したことにより、即ち半導体チップ上にもステッ
チランドを配置するようにしたことにより、チップの実
装エリアを拡大させることなくステッチランドの配置位
置を確保することが可能になる。
【００２７】さらに、半導体チップ２の長辺側の辺のチ
ップ間にはステッチランドが形成されていないので、長
辺側については、前記した従来例に比較して、上記チッ
プ間距離を大幅に短縮することができる。本発明の実施
例においては、上記長辺側のチップ間隔は0.6ｍｍであ
り、これはチップの位置決め精度により規定されたもの
である。
ップ間にはステッチランドが形成されていないので、長
辺側については、前記した従来例に比較して、上記チッ
プ間距離を大幅に短縮することができる。本発明の実施
例においては、上記長辺側のチップ間隔は0.6ｍｍであ
り、これはチップの位置決め精度により規定されたもの
である。
【００２８】本実施例で用いた混成集積回路基板200の
サイズは21.6ｍｍ×16.4ｍｍであり、搭載する半導体チ
ップ２のサイズは6.8ｍｍ×3.4ｍｍが６個である。この
実施例では、基板外形に対するチップの占有面積の比率
は約40％となっている。これに対して、図３に示した第
１の従来例では、同じサイズの基板上に実装できるチッ
プ数は４であったので、1.5倍の実装密度の向上を図る
ことができたことになる。
サイズは21.6ｍｍ×16.4ｍｍであり、搭載する半導体チ
ップ２のサイズは6.8ｍｍ×3.4ｍｍが６個である。この
実施例では、基板外形に対するチップの占有面積の比率
は約40％となっている。これに対して、図３に示した第
１の従来例では、同じサイズの基板上に実装できるチッ
プ数は４であったので、1.5倍の実装密度の向上を図る
ことができたことになる。
【００２９】本実施例においては、サブ基板１及び混成
集積回路基板の樹脂基板３の双方を同一のガラスエポキ
シ樹脂を用いて形成しており、また表裏に塗布される封
止材９も同一のエポキシ樹脂を用いていることより、加
熱時の膨張係数の差に起因する反りは表裏両面で相殺さ
れ、混成集積回路装置の反りを低く抑えることができ
る。また、これにより半導体チップに加わる応力も低減
化される。
集積回路基板の樹脂基板３の双方を同一のガラスエポキ
シ樹脂を用いて形成しており、また表裏に塗布される封
止材９も同一のエポキシ樹脂を用いていることより、加
熱時の膨張係数の差に起因する反りは表裏両面で相殺さ
れ、混成集積回路装置の反りを低く抑えることができ
る。また、これにより半導体チップに加わる応力も低減
化される。
【００３０】以上、本発明の好ましい実施例について説
明したが、本発明は上記の実施例に限定されるものでは
なく各種の変更が可能である。例えば前記実施例では、
配線パターン５を単層で構成していたが、必要に応じて
多層配線とすることができる。また、樹脂枠６は、封止
材９の表面平坦性が重要でない場合にはこれを除去する
ことができる。さらに、樹脂基板３をモールド法にて形
成するようにして樹脂枠６と基板３とを一体化すること
ができる。また、サブ基板１の表面を樹脂基板３の裏面
に接着するようにして裏面側の封止材の塗布を廃止する
こともできる。
明したが、本発明は上記の実施例に限定されるものでは
なく各種の変更が可能である。例えば前記実施例では、
配線パターン５を単層で構成していたが、必要に応じて
多層配線とすることができる。また、樹脂枠６は、封止
材９の表面平坦性が重要でない場合にはこれを除去する
ことができる。さらに、樹脂基板３をモールド法にて形
成するようにして樹脂枠６と基板３とを一体化すること
ができる。また、サブ基板１の表面を樹脂基板３の裏面
に接着するようにして裏面側の封止材の塗布を廃止する
こともできる。
【００３１】
【発明の効果】以上説明したように、本発明による混成
集積回路装置は、混成集積回路基板の裏面にサブ基板に
マウントされた半導体チップを搭載し、混成集積回路基
板に半導体チップのボンディングパッド部を露出させる
開口を設け、その開口を通るボンディングワイヤにより
開口周辺に配置されたステッチランドとチップ上のボン
ディングパッドとの間を接続したものであるので、以下
の効果を奏する。
集積回路装置は、混成集積回路基板の裏面にサブ基板に
マウントされた半導体チップを搭載し、混成集積回路基
板に半導体チップのボンディングパッド部を露出させる
開口を設け、その開口を通るボンディングワイヤにより
開口周辺に配置されたステッチランドとチップ上のボン
ディングパッドとの間を接続したものであるので、以下
の効果を奏する。
【００３２】(1) ボンディングワイヤのエッジタッチの
恐れがなくなったことにより、チップとステッチランド
との距離を短くすることができるようになり、チップ間
距離を短縮して実装密度を向上させることができる。
恐れがなくなったことにより、チップとステッチランド
との距離を短くすることができるようになり、チップ間
距離を短縮して実装密度を向上させることができる。
【００３３】(2) 開口の両サイドにステッチランドを配
置することができるため、即ちチップ上にもステッチラ
ンドを配置することができるため、チップの実装エリア
を拡大させることなくステッチランドの配置位置を確保
することが可能になる。そのため、ボンディングパッド
間の間隔が100μｍ程度あるいはそれ以下となっても、
ボンディングエリアを拡大させることなく対応すること
ができるようになる。
置することができるため、即ちチップ上にもステッチラ
ンドを配置することができるため、チップの実装エリア
を拡大させることなくステッチランドの配置位置を確保
することが可能になる。そのため、ボンディングパッド
間の間隔が100μｍ程度あるいはそれ以下となっても、
ボンディングエリアを拡大させることなく対応すること
ができるようになる。
【００３４】(3) 半導体チップをサブ基板と混成集積回
路基板(樹脂基板３)とにより挟むように構成されている
ので、加熱時の膨張係数の差に起因する反りは表裏両面
で相殺され、基板反りを低く抑えることができ、例えば
30ｍｍ×30ｍｍの基板を用いたときに反りを100μｍ以
下とすることができる。また、これにより半導体チップ
に加わる応力も低減化され、さらに、マザーボードへの
はんだ付けが容易になる。
路基板(樹脂基板３)とにより挟むように構成されている
ので、加熱時の膨張係数の差に起因する反りは表裏両面
で相殺され、基板反りを低く抑えることができ、例えば
30ｍｍ×30ｍｍの基板を用いたときに反りを100μｍ以
下とすることができる。また、これにより半導体チップ
に加わる応力も低減化され、さらに、マザーボードへの
はんだ付けが容易になる。
【００３５】(4) 実施例に示したように、端面電極部に
スタンドオフを設けることにより混成集積回路装置を実
装するマザーボードとサブ基板との間に間隙を設けるこ
とができ、マザーボードに反りや凹凸があっても安定し
て取り付けることができるようになる。
スタンドオフを設けることにより混成集積回路装置を実
装するマザーボードとサブ基板との間に間隙を設けるこ
とができ、マザーボードに反りや凹凸があっても安定し
て取り付けることができるようになる。
【図１】本発明の一実施例である混成集積回路装置を説
明する図であって、(Ａ)はその平面図、(Ｂ)は(Ａ)のａ
−ａ線断面図、(Ｃ)はその製造方法を説明するための断
面図。
明する図であって、(Ａ)はその平面図、(Ｂ)は(Ａ)のａ
−ａ線断面図、(Ｃ)はその製造方法を説明するための断
面図。
【図２】本発明の一実施例の部分拡大断面図。
【図３】従来の混成集積回路装置(第１の従来例)を説明
する図であって、(Ａ)はその平面図であり、(Ｂ)は(Ａ)
のｂ−ｂ線断面図。
する図であって、(Ａ)はその平面図であり、(Ｂ)は(Ａ)
のｂ−ｂ線断面図。
【図４】第１の従来例の部分拡大断面図。
【図５】第２の従来例の断面図。
１ サブ基板 ２ 半導体チップ ２ａ ボンディングパッド ３ 樹脂基板 ３ａ 突起 ３ｂ 凹部 ３ｃ 開口 ４ ステッチランド ５ 配線パターン ６ 樹脂枠 ７ 端面電極 ８ ボンディングワイヤ ９ 封止材 １０ マウントランド １１ バイアホール １２ Ｊリード １２ａ インナーリード部 １３ 絶縁フィルム １４ モールド樹脂 １００ サブマウント ２００ 混成集積回路基板
Claims (7)
- 【請求項１】 裏面に凹部が設けられ、該凹部の形成領
域内に開口が設けられ、表面の前記開口の周辺部にステ
ッチランドが形成されている混成集積回路基板に、サブ
基板上に半導体チップが搭載されてなるサブマウントが
前記凹部に前記半導体チップが配置される態様にて装着
され、前記半導体チップ上のボンディングパッドと前記
ステッチランドとの間が前記開口を通るボンディングワ
イヤにより接続されていることを特徴とする混成集積回
路装置。 - 【請求項２】 前記混成集積回路基板の裏面の周辺部に
前記サブ基板の厚さより高さの高い突起が設けられ、該
突起に囲まれた領域内に前記サブ基板が装着されている
ことを特徴とする請求項１記載の混成集積回路装置。 - 【請求項３】 前記混成集積回路基板の表面、又は、前
記混成集積回路基板の表面及び前記サブ基板の裏面が封
止材にて封止されていることを特徴とする請求項１記載
の混成集積回路装置。 - 【請求項４】 前記混成集積回路基板の表面に中央部を
囲む枠体が形成乃至固着されており、基板表面を封止す
る前記封止材の広がり範囲が該枠体によって規制されて
いることを特徴とする請求項３記載の混成集積回路装
置。 - 【請求項５】 前記混成集積回路基板の端面に、前記ス
テッチランドに接続された概略“コ”の字形状の端面電
極が形成されていることを特徴とする請求項１記載の混
成集積回路装置。 - 【請求項６】 前記サブ基板の材料が前記混成集積回路
基板のそれと同一材料であることを特徴とする請求項１
記載の混成集積回路装置。 - 【請求項７】 前記半導体チップの長辺側の辺で対向す
る側のチップ間では、前記混成集積回路基板上にステッ
チランドが形成されていないことを特徴とする請求項１
記載の混成集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6197875A JP2611672B2 (ja) | 1994-07-31 | 1994-07-31 | 混成集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6197875A JP2611672B2 (ja) | 1994-07-31 | 1994-07-31 | 混成集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0846135A JPH0846135A (ja) | 1996-02-16 |
| JP2611672B2 true JP2611672B2 (ja) | 1997-05-21 |
Family
ID=16381777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6197875A Expired - Lifetime JP2611672B2 (ja) | 1994-07-31 | 1994-07-31 | 混成集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2611672B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW498602B (en) | 2000-05-30 | 2002-08-11 | Alps Electric Co Ltd | Circuit unit |
-
1994
- 1994-07-31 JP JP6197875A patent/JP2611672B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0846135A (ja) | 1996-02-16 |
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