JP2611543B2 - MOS transistor output circuit - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、MOSトランジスタ回路の出力回路に関す
るものであり、特に出力端子に接続される負荷容量と配
線等のインダクタンス等により構成される共振回路に帰
因して出力電圧に振動（リンギング）が生ずるのを抑圧
した出力回路に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output circuit of a MOS transistor circuit, and more particularly, to a resonance circuit constituted by a load capacitance connected to an output terminal, an inductance of a wiring, and the like. And an output circuit that suppresses the occurrence of oscillation (ringing) in the output voltage.
近年、デイジタルデータの高速処理の要求が高まり、
一層の高速動作が要求されるようになってきた。MOSト
ランジスタを使用した出力回路においても、出力端子に
接続された大きな負荷容量を高速で駆動することが要求
されるようになってきた。しかし、大きな負荷容量に対
して出力回路の駆動速度を高速化するには負荷容量と配
線等のインダクタンスで構成される共振回路を大きな電
流駆動能力をもって駆動せざるを得ず、出力電圧波形に
リンギングが発生する。In recent years, the demand for high-speed processing of digital data has increased,
Higher speed operation has been required. In an output circuit using a MOS transistor, it has been required to drive a large load capacitance connected to an output terminal at high speed. However, in order to increase the driving speed of the output circuit with respect to the large load capacitance, the resonance circuit composed of the load capacitance and the inductance such as wiring must be driven with large current drive capability, and the output voltage waveform is ringing. Occurs.
第11図は従来のMOSトランジスタを使用した出力回路
の代表的な回路を示す図で、所謂CMOSトランジスタ出力
回路を示す。同図において、Ｌレベルを出力するＮチャ
ンネルトランジスタ1NとＨレベルを出力するＰチャンネ
ルトランジスタ1Pの各ドレインは相互に接続されて出力
端子12に接続され、ゲートは相互に接続されて入力端子
11に接続されている。また、Ｐチャンネルトランジスタ
1PのソースはVDD電源端子３に接続され、Ｎチャンネル
トランジスタ1Nのソースは接地電位点に接続されてい
る。FIG. 11 is a diagram showing a typical output circuit using a conventional MOS transistor, and shows a so-called CMOS transistor output circuit. In the figure, the drains of an N-channel transistor 1N that outputs an L level and a P-channel transistor 1P that outputs an H level are connected to each other and to an output terminal 12, and the gates are connected to each other and an input terminal
Connected to 11. Also, a P-channel transistor
The source of 1P is connected to the VDD power supply terminal 3, and the source of the N-channel transistor 1N is connected to the ground potential point.
第11図の出力回路は、周知のように、入力端子11にＨ
レベルの信号が入力されると、Ｎチャンネルトランジス
タ1Nがオンして出力端子12にＬレベルが出力され、入力
端子11にＬレベルの信号が入力されると、Ｐチャンネル
トランジスタ1Pがオンして出力端子12にＨレベルが出力
される所謂インバータとして動作するものである。As is well known, the output circuit of FIG.
When a level signal is input, the N-channel transistor 1N is turned on and an L level is output to the output terminal 12. When an L level signal is input to the input terminal 11, the P-channel transistor 1P is turned on and output. It operates as a so-called inverter that outputs an H level to the terminal 12.
従来のMOSトランジスタ出力回路で、負荷を高速で駆
動するには、トランジスタ1N、1Pの電流駆動能力を大き
くする必要があるが、そのためには一般に各トランジス
タのチャンネル幅を大きくする必要がある。しかし、各
トランジスタのチャンネル幅を大きくして、電流駆動能
力を大きくすると、出力電圧波形にリンギングが発生す
るという問題が生ずる。In a conventional MOS transistor output circuit, in order to drive a load at a high speed, it is necessary to increase the current driving capability of the transistors 1N and 1P. To that end, it is generally necessary to increase the channel width of each transistor. However, if the current drive capability is increased by increasing the channel width of each transistor, there is a problem that ringing occurs in the output voltage waveform.
第12図は第11図の出力回路の出力端子12に接続される
駆動すべき負荷を含めた簡単なモデルによる等価回路を
示す。同図の等価回路は、Ｎチャンネルトランジスタ1N
がオンしてＬレベルを出力している状態を示している。
Ｎチャンネルトランジスタ1Nは電流源I1とオン時の抵抗
RONの並列接続で表わされ、出力端子12にはインダクタ
ンス（例えば、約20nH）31を介して負荷容量（例えば、
約100PF）32が接続されている。インダクタンス31はワ
イヤによる配線、プリント基板上の銅箔による配線、集
積回路のボンテイングワイヤ等に伴なうものである。FIG. 12 shows an equivalent circuit by a simple model including a load to be driven connected to the output terminal 12 of the output circuit of FIG. The equivalent circuit in the figure is an N-channel transistor 1N
Is turned on to output an L level.
N-channel transistor 1N is a current source I1 and ON-state resistance
R ON is connected in parallel, and the output terminal 12 has a load capacitance (for example, about 20 nH) via an inductance (for example, about 20 nH) 31.
About 100PF) 32 are connected. The inductance 31 accompanies wiring by wires, wiring by copper foil on a printed circuit board, bonding wires of an integrated circuit, and the like.
第12図から明らかなように、負荷を含めた出力回路は
共振回路を構成し、共振周波数fOは次の（１）式によっ
て表わされる。As is clear from FIG. 12, the output circuit including the load is a resonant circuit, the resonance frequency f O is represented by the following equation (1).
また、共振周波数fOにおけるＱは、 ２πfO＝ωＯとして、次の（２）式によって表わされ
る。 Further, Q in the resonance frequency f O as 2πf O = ω O, represented by the following equation (2).
今、出力回路を高速化するために各トランジスタのチ
ャンネル幅を大きくして電流駆動能力を大きくすればす
る程、トランジスタのオン時の抵抗RONが小さくなり、
（２）式から明らかなようにＱの値は大きくなる。これ
によって、負荷を含む出力回路は信号レベルのＨから
Ｌ、ＬからＨへの変化により励振されて振動する。すな
わち、出力電圧波形にリンギングが発生する。第13図に
信号レベルが変化したときの出力電圧波形のシミュレー
ション結果の一例を示す。同図から明らかなように、出
力電圧がＬからＨに変化したとき、ＨからＬに変化した
ときに、いずれも最大振幅がＨとＬのレベル差の約60％
にも達するかなりの大きさのリンギングが生ずることが
判る。リンギングは信号伝送においてノイズとなり、論
理回路システムの誤動作の原因となると共に、不要幅射
により他の電子機器に対する妨害電波の原因となる。 Now, as the current drive capability is increased by increasing the channel width of each transistor in order to speed up the output circuit, the resistance R ON when the transistor is turned on decreases,
As is clear from equation (2), the value of Q increases. As a result, the output circuit including the load is excited and vibrated by the change in the signal level from H to L and from L to H. That is, ringing occurs in the output voltage waveform. FIG. 13 shows an example of a simulation result of the output voltage waveform when the signal level changes. As can be seen from the figure, when the output voltage changes from L to H, and when it changes from H to L, the maximum amplitude is about 60% of the level difference between H and L.
It can be seen that a considerable amount of ringing occurs. The ringing causes noise in signal transmission, causing a malfunction of the logic circuit system, and also causes undesired radiation to interfere with other electronic devices.
上述のように、第11図に示すような従来の出力回路で
は、駆動の高速化のために電流駆動能力を大きくすると
出力電圧波形にリンギングが生ずるという問題がある。
リンギングを抑えるために出力端子に直列にダンピング
抵抗を入れる方法、共振回路に対する励振レベルを低く
するために出力回路の入力端子11における入力信号の波
形に一定の傾きを与える（スルーレートコントロールを
施こす）方法等があるが、これらの方法はいずれも好ま
しくない。特に集積回路ではダンピング抵抗やスルーレ
ートコントロール回路に要する面積が大きくなり、また
スルーレートコントロールを施す場合は回路も複雑にな
る等の理由から好ましくない。As described above, in the conventional output circuit as shown in FIG. 11, there is a problem that ringing occurs in the output voltage waveform when the current driving capability is increased in order to increase the driving speed.
A method of inserting a damping resistor in series with the output terminal to suppress ringing, and giving a constant slope to the waveform of the input signal at the input terminal 11 of the output circuit to lower the excitation level to the resonance circuit (through slew rate control ) Methods, but none of these methods is preferred. In particular, in an integrated circuit, the area required for the damping resistor and the slew rate control circuit increases, and when the slew rate control is performed, the circuit becomes undesirably complicated.
この発明は、上記のような従来の出力回路の問題点を
解消するためになされたもので、容量を含む大きな負荷
を高速で駆動することができ、しかも出力電圧波形にリ
ンギングが生じ難いMOSトランジスタ出力回路を得るこ
とを目的とする。The present invention has been made to solve the above-described problems of the conventional output circuit, and is capable of driving a large load including a capacitor at a high speed and in which a ringing is hardly generated in an output voltage waveform. The purpose is to obtain an output circuit.
この発明によるMOSトランジスタ出力回路は、後程詳
細に説明する図示の実施例について示すと、Ｌレベル出
力回路１、Ｈレベル出力回路２のいずれか一方または双
方に、ゲートが入力端子11に、ドレインが出力端子12に
接続された第１のトランジスタ（1Nまたは1P）と、ゲー
トが上記出力端子12に、ドレインが上記第１のトランジ
スタのソースに、ソースが接地電位点またはVDD電源端
子に接続された第２のトランジスタ（2Nまたは2P）とか
らなる第１の回路と、ゲートが上記入力端子11に、ドレ
インが上記出力端子12に、ソースが接地電位点またはV
DD電源端子３に接続された第３のトランジスタ（3Nまた
は3P）からなる第２の回路との並列接続からなる回路を
使用して構成されている。A MOS transistor output circuit according to the present invention will be described in detail with reference to an illustrated embodiment which will be described in detail later. A first transistor (1N or 1P) connected to the output terminal 12, a gate connected to the output terminal 12, a drain connected to the source of the first transistor, and a source connected to the ground potential point or the VDD power supply terminal. A first circuit comprising a second transistor (2N or 2P), a gate connected to the input terminal 11, a drain connected to the output terminal 12, and a source connected to the ground potential point or V.
The circuit is configured using a circuit connected in parallel with a second circuit including a third transistor (3N or 3P) connected to the DD power supply terminal 3.
上記のような構成をもった本願発明の出力回路におい
て、上記第１の回路と第２の回路の出力電圧−出力電流
特性は互いに異なり、そのため出力のレベルがＨからＬ
へ、あるいはＬからＨへ変化するときの遷移期間の前半
を含む大部分の期間中は上記第１の回路、第２の回路が
共にオン状態にあって出力回路１、２は大きな電流駆動
能力を発揮して、負荷を高速で駆動することができる。
上記遷移期間の終了時点近くで、出力が所望の論理レベ
ルに近づいた時点では、第１の回路はオフ状態になって
出力回路の電流駆動能力を引下げ、結果として当該回路
のオン抵抗RONを大きくして、それによって負荷に容量
が含まれる場合も出力電圧波形にリンギングが発生する
のを防止しつゝ上記負荷を急速駆動することができる。In the output circuit of the present invention having the above configuration, the output voltage-output current characteristics of the first circuit and the second circuit are different from each other, so that the output level changes from H to L.
During the majority period including the first half of the transition period when changing from L to H, the first circuit and the second circuit are both in the ON state, and the output circuits 1 and 2 have a large current driving capability. And the load can be driven at high speed.
Near the end of the transition period, when the output approaches a desired logic level, the first circuit is turned off, reducing the current driving capability of the output circuit, and as a result, the ON resistance R ON of the circuit is reduced. When the load is large, the load can be quickly driven while preventing ringing from occurring in the output voltage waveform even when the load includes a capacitor.
以下、この発明を図示の実施例に従って詳細に説明す
る。Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.
第１図はこの発明のMOSトランジスタ出力回路の第１
の実施例を示す。同図で、１は出力端子12と接地電位点
との間に接続されたＬレベル出力回路、２は出力端子12
とVDD電源端子３との間に接続されたＨレベル出力回路
である。Ｌレベル出力回路１は、ゲートが入力端子11
に、ドレインが出力端子12に接続された第１のＮチャン
ネルトランジスタ1Nと、ゲートが出力端子12に、ドレイ
ンが上記第１のＮチャンネルトランジスタ1Nのソース
に、ソースが接地電位点に接続された第２のＮチャンネ
ルトランジスタ2Nと、ゲートが入力端子11に、ドレイン
が出力端子12に、ソースが接地電位点に接続された第３
のＮチャンネルトランジスタ3Nとからなる。第３のＮチ
ャンネルトランジスタ3Nとしては、そのオン時の内部抵
抗が第１および第２のＮチャンネルトランジスタ1N、2N
のオン時の内部抵抗に比して充分大きいものが使用され
る。FIG. 1 shows a first embodiment of a MOS transistor output circuit according to the present invention.
The following shows an example. In the figure, 1 is an L level output circuit connected between the output terminal 12 and the ground potential point, and 2 is an output terminal 12
And an H level output circuit connected between the power supply terminal 3 and the VDD power supply terminal 3. The L-level output circuit 1 has a gate connected to the input terminal 11.
A first N-channel transistor 1N having a drain connected to the output terminal 12, a gate connected to the output terminal 12, a drain connected to the source of the first N-channel transistor 1N, and a source connected to the ground potential point. A second N-channel transistor 2N, a third terminal having a gate connected to the input terminal 11, a drain connected to the output terminal 12, and a source connected to the ground potential point;
N channel transistor 3N. As the third N-channel transistor 3N, the internal resistance at the time of turning on the first and second N-channel transistors 1N, 2N
Is used which is sufficiently larger than the internal resistance at the time of turning on.
第１のＮチャンネルトランジスタ1Nと第２のＮチャン
ネルトランジスタ2NとはＬレベル出力回路の第１の回路
を構成し、第３のＮチャンネルトランジスタ3Nは上記第
１の回路と並列接続された第２の回路を構成している。
後程、第２図を参照して説明するように、上記第１の回
路と第２の回路の出力電圧−出力電流特性（以下、出力
特性と称す）は相違している。The first N-channel transistor 1N and the second N-channel transistor 2N constitute a first circuit of an L-level output circuit, and the third N-channel transistor 3N is a second circuit connected in parallel with the first circuit. Of the circuit.
As will be described later with reference to FIG. 2, output voltage-output current characteristics (hereinafter, referred to as output characteristics) of the first circuit and the second circuit are different.
同様に、Ｈレベル出力回路２は、ゲートが入力端子11
に、ドレインが出力端子12に接続された第１のＰチャン
ネルトランジスタ1Pと、ゲートが出力端子12に、ドレイ
ンが上記第１のＰチャンネルトランジスタ1Pのソース
に、ソースがVDD電源端子３に接続された第２のＰチャ
ンネルトランジスタ2Pと、ゲートが入力端子11に、ドレ
インが出力端子12に、ソースがVDD電源端子３に接続さ
れた第３のＰチャンネルトランジスタ3Pとからなる。Ｌ
レベル出力回路と同様に、第３のＰチャンネルトランジ
スタ3Pとしては、そのオン時の内部抵抗が第１および第
２のＰチャンネルトランジスタ1P、2Pのオン時の内部抵
抗に比して充分大きいものが使用される。Similarly, the H-level output circuit 2 has a gate connected to the input terminal 11.
A first P-channel transistor 1P having a drain connected to the output terminal 12, a gate connected to the output terminal 12, a drain connected to the source of the first P-channel transistor 1P, and a source connected to the VDD power supply terminal 3. And a third P-channel transistor 3P having a gate connected to the input terminal 11, a drain connected to the output terminal 12, and a source connected to the VDD power supply terminal 3. L
Similarly to the level output circuit, the third P-channel transistor 3P whose on-state internal resistance is sufficiently larger than the on-state internal resistance of the first and second P-channel transistors 1P and 2P is used. used.
このＨレベル出力回路２においても、第１のＰチャン
ネルトランジスタ1Pと第２のＰチャンネルトランジスタ
2PとによりＨレベル出力回路２の第１の回路を構成し、
第３のＰチャンネルトランジスタ3Pは上記第１の回路と
並列接続された第２の回路を構成している。Ｈレベル出
力回路２の第１の回路と第２の回路の出力特性も相互に
異っている。Also in this H level output circuit 2, the first P-channel transistor 1P and the second P-channel transistor
2P constitutes the first circuit of the H level output circuit 2,
The third P-channel transistor 3P constitutes a second circuit connected in parallel with the first circuit. The output characteristics of the first circuit and the second circuit of the H-level output circuit 2 are also different from each other.
次にＬレベル出力回路１を例にとり、第２図を参照し
て第１および第２のＮチャンネルトランジスタ1Nと2Nと
の直列接続からなる第１の回路の出力特性と、第３のＮ
チャンネルトランジスタ3Nからなる第２の回路の出力特
性とを説明する。同図において、曲線13Nは第３のＮチ
ャンネルトランジスタ3Nからなる第２の回路の出力特性
を示し、オン時の電流は小さく内部抵抗はかなり大きい
ことを示している。曲線11N＋12Nは第１および第２のＮ
チャンネルトランジスタ1Nと2Nとからなる第１の回路の
出力特性を示し、オン時の内部抵抗は小さく、大きな電
流駆動能力をもっていることを示している。しかし、ト
ランジスタ2Nのゲートには出力端子12の電圧が印加され
るため、出力電圧が接地電位に近づくと、トランジスタ
2Nのゲート−ソース間電圧が閾値電圧VTH以下になって
電流駆動能力は急激に低下する。曲線11N＋12N＋13Nは
第１の回路と第２の回路との並列接続からなるＬレベル
出力回路１の総合の出力特性を示す。Ｈレベル出力回路
２についても、第２の回路、第１の回路はそれぞれ第２
図の曲線13N、11N＋12Nと同様な出力特性を示し、総合
の出力特性は曲線11N＋12N＋13Nと同様な特性を示す。Next, taking the L level output circuit 1 as an example, referring to FIG. 2, an output characteristic of a first circuit composed of a series connection of first and second N-channel transistors 1N and 2N and a third N
The output characteristics of the second circuit including the channel transistor 3N will be described. In the figure, a curve 13N indicates the output characteristic of the second circuit including the third N-channel transistor 3N, and indicates that the current at the time of ON is small and the internal resistance is considerably large. Curves 11N + 12N are the first and second N
This graph shows the output characteristics of the first circuit including the channel transistors 1N and 2N, and shows that the internal resistance at the time of ON is small and has a large current driving capability. However, since the voltage of the output terminal 12 is applied to the gate of the transistor 2N, when the output voltage approaches the ground potential, the transistor
When the 2N gate-source voltage falls below the threshold voltage VTH , the current driving capability sharply decreases. A curve 11N + 12N + 13N indicates the total output characteristic of the L-level output circuit 1 formed by connecting the first circuit and the second circuit in parallel. As for the H level output circuit 2, the second circuit and the first circuit
Output characteristics similar to curves 13N, 11N + 12N in the figure are shown, and overall output characteristics show characteristics similar to curves 11N + 12N + 13N.
次に第１図の出力回路の動作を順を追って説明する。 Next, the operation of the output circuit of FIG. 1 will be described step by step.
入力端子11がＬレベルのとき。 When the input terminal 11 is at the L level.
Ｐチャンネルトランジスタ1P、3Pがオン、Ｎチャンネ
ルトランジスタ1N、3Nはオフで、出力端子12はＨレベル
である。出力端子12のＨレベルによりＰチャンネルトラ
ンジスタ2Pはオフ、Ｎチャンネルトランジスタ2Nはオン
であるが、Ｌレベル出力回路１、Ｈレベル出力回路２の
各第１の回路は共にオフで、出力端子12は上記のように
Ｐチャンネルトランジスタ3Pがオン、Ｎチャンネルトラ
ンジスタ3NがオフであることによりＨレベルに保たれて
いる。The P-channel transistors 1P and 3P are on, the N-channel transistors 1N and 3N are off, and the output terminal 12 is at the H level. The P-channel transistor 2P is turned off and the N-channel transistor 2N is turned on by the H level of the output terminal 12, but the first circuits of the L level output circuit 1 and the H level output circuit 2 are both turned off, and the output terminal 12 is turned off. As described above, since the P-channel transistor 3P is on and the N-channel transistor 3N is off, the transistor is kept at the H level.
入力端子11がＬレベルからＨレベルに変化すると
き。When the input terminal 11 changes from L level to H level.
第１および第３のＮチャンネルトランジスタ1N、3Nは
直ちにオンになる。このとき、出力端子12は未だＨレベ
ルにあって、第２のＮチャンネルトランジスタ2Nはオン
である。このため、Ｌレベル出力回路１は第１および第
２の回路が共にオン状態で、Ｌレベル出力回路１に流れ
る電流は第２図の点から特性曲線11N＋12N＋13N上の
点に急激に上昇し、大きな電流駆動能力を発揮する。
出力端子12のレベルが低下して第２のＮチャンネルトラ
ンジスタ2Nのゲート電圧が閾値電圧VTH以下になると、
該第２のＮチャンネルトランジスタ2Nはオフになる。こ
のため点から点の間では、Ｌレベル出力回路１のオ
ン抵抗RONは実質的に第３のＮチャンネルトランジスタ3
Nからなる第２の回路の大きいオン時の抵抗のみによっ
て決定され、Ｌレベル出力回路１のオン抵抗RONが小さ
くなり過ぎるのを防止して、出力端子12の出力電圧波形
にリンギングが発生するのを抑圧することができる。The first and third N-channel transistors 1N, 3N are immediately turned on. At this time, the output terminal 12 is still at the H level, and the second N-channel transistor 2N is on. For this reason, in the L-level output circuit 1, both the first and second circuits are on, and the current flowing through the L-level output circuit 1 rapidly rises from the point in FIG. 2 to a point on the characteristic curve 11N + 12N + 13N, and the Demonstrate current drive capability.
When the level of the output terminal 12 drops and the gate voltage of the second N-channel transistor 2N falls below the threshold voltage V TH ,
The second N-channel transistor 2N turns off. Therefore, between the points, the ON resistance R ON of the L level output circuit 1 is substantially equal to the third N-channel transistor 3.
The ON resistance R ON of the L-level output circuit 1 is determined by only the large ON-state resistance of the second circuit composed of N, preventing the ON resistance R ON of the L-level output circuit 1 from becoming too small, and ringing occurs in the output voltage waveform of the output terminal 12. Can be suppressed.
入力端子11がＨレベルのとき。 When the input terminal 11 is at the H level.
Ｎチャンネルトランジスタ1N、3Nがオン、Ｐチャンネ
ルトランジスタ1P、3Pはオフで、出力端子12はＬレベル
である。出力端子12のＬレベルにより、Ｐチャンネルト
ランジスタ2Pはオン、Ｎチャンネルトランジスタ2Nはオ
フである。このときオン状態にあるのはＬレベル出力回
路１のＮチャンネルトランジスタ3Nによって構成される
第２の回路のみで、これによって出力端子12はＬレベル
に保たれる。The N-channel transistors 1N and 3N are on, the P-channel transistors 1P and 3P are off, and the output terminal 12 is at the L level. By the L level of the output terminal 12, the P-channel transistor 2P is on and the N-channel transistor 2N is off. At this time, only the second circuit constituted by the N-channel transistor 3N of the L level output circuit 1 is in the ON state, whereby the output terminal 12 is kept at the L level.
入力端子11がＨレベルからＬレベルに変化すると
き。When the input terminal 11 changes from H level to L level.
上記と同じプロセスを経て最初はＨレベル出力回路
２の第１、第２の回路が共にオンして大きな電流駆動能
力をもって負荷を駆動し、最終的にはＰチャンネルトラ
ンジスタ3Pによって構成される第２の回路のみがオンに
なり、出力端子12はＨレベルになる。この場合も、上記
と同様に遷移期間の終了時点近くでは、Ｈレベル出力回
路２のオン抵抗RONはオン状態の第３のＰチャンネルト
ランジスタ3Pによって構成される第２の回路のみの大き
いオン時の抵抗により決定され、該Ｈレベル出力回路２
のオン抵抗RONが小さくなり過ぎるのを防止して、リン
ギングが発生するのを抑圧することができる。Through the same process as described above, first, the first and second circuits of the H level output circuit 2 are both turned on to drive the load with a large current driving capability, and finally, the second circuit constituted by the P-channel transistor 3P Is turned on, and the output terminal 12 goes high. Also in this case, similarly to the above, near the end point of the transition period, the ON resistance R ON of the H-level output circuit 2 becomes large when only the second circuit constituted by the third P-channel transistor 3P in the ON state is turned on. H level output circuit 2
It can be on-resistance R ON to prevent the too small, suppressing the ringing occurs.
第３図は出力端子12に第12図と同じ大きさのL31、C32
からなる負荷を接続した場合の出力電圧波形のシミュレ
ーションを示す。第３図から明らかなように、リンギン
グはほぼゞ完全に抑圧されていることが判る。FIG. 3 shows that the output terminal 12 has L 31 and C 32 of the same size as FIG.
3 shows a simulation of an output voltage waveform when a load consisting of As is apparent from FIG. 3, the ringing is almost completely suppressed.
第４図はこの発明のMOSトランジスタ出力回路の第２
の実施例で、Ｌレベル出力回路１として第１図に示すこ
の発明の第１の実施例におけるＬレベル出力回路１と同
様な第１〜第３のＮチャンネルトランジスタ1N〜3Nから
なるものを使用し、Ｈレベル出力回路22として従来の出
力回路と同様な１個のＰチャンネルトランジスタ1Pを使
用したものである。FIG. 4 shows a second embodiment of the MOS transistor output circuit of the present invention.
In this embodiment, the L-level output circuit 1 is composed of the first to third N-channel transistors 1N to 3N similar to the L-level output circuit 1 in the first embodiment of the present invention shown in FIG. The H-level output circuit 22 uses one P-channel transistor 1P similar to the conventional output circuit.
論理回路では、出力電圧波形の立下がり、または立下
がりのいずれか一方だけの動作速度が特に速いことが要
求される場合、あるいは立下がり時に生ずるリンギン
グ、立上がり時に生ずるリンギングのいずれか一方のみ
が問題になる場合がある。In a logic circuit, when the operating speed of only one of the falling and falling of the output voltage waveform is required to be particularly high, or only one of the ringing that occurs at the time of falling and the ringing that occurs at the time of rising is a problem. May be.
第４図の実施例は、出力端子12の出力電圧がＬレベル
からＨレベルに変化するときの動作速度は重要ではな
く、またこのとき生ずるリンギングはそれ程問題になら
ないが、出力電圧がＨレベルからＬレベルに変化すると
きの動作速度が速いことが要求され、しかもこのとき生
ずるリンギングを抑える必要のあるような適用例におい
て特に有効である。In the embodiment shown in FIG. 4, the operation speed when the output voltage of the output terminal 12 changes from the L level to the H level is not important, and the ringing that occurs at this time does not matter so much. This is particularly effective in an application example in which the operating speed when changing to the L level is required to be high, and in which ringing generated at this time needs to be suppressed.
MOSトランジスタ出力回路の適用例によっては、Ｈレ
ベル出力回路として第１図の出力回路における、第１〜
第３のＰチャンネルトランジスタ1P〜3PからなるＨレベ
ル出力回路２を使用し、Ｌレベル出力回路として従来の
出力回路と同様な１個のＮチャンネルトランジスタから
なるものを使用してもよい。Depending on the application example of the MOS transistor output circuit, the output circuit of FIG.
The H-level output circuit 2 including the third P-channel transistors 1P to 3P may be used, and the L-level output circuit may include one N-channel transistor similar to the conventional output circuit.
第５図はこの発明のMOSトランジスタ出力回路の第３
の実施例で、Ｌレベル出力回路１として第１図に示すこ
の発明の第１の実施例における３個のＮチャンネルトラ
ンジスタ1N〜3NからなるＬレベル出力回路１を使用し、
Ｈレベル出力回路23として、ソースがVDD電源端子３に
接続され、ドレインが出力端子12に接続され、ゲートが
入力端子11に接続されたＰチャンネルトランジスタ1P
と、入力が入力端子11に接続されたインバータ21と、ソ
ースが出力端子12に接続され、ドレインがVDD電源端子
３に接続され、ゲートが上記インバータ21の出力に接続
されたＮチャンネルトランジスタ4Nとからなる回路を使
用している。FIG. 5 shows a third embodiment of the MOS transistor output circuit according to the present invention.
In the embodiment, the L-level output circuit 1 comprising three N-channel transistors 1N to 3N in the first embodiment of the present invention shown in FIG.
As an H-level output circuit 23, a P-channel transistor 1P having a source connected to the VDD power supply terminal 3, a drain connected to the output terminal 12, and a gate connected to the input terminal 11
And an inverter 21 having an input connected to the input terminal 11, an N-channel transistor 4N having a source connected to the output terminal 12, a drain connected to the VDD power supply terminal 3, and a gate connected to the output of the inverter 21. And a circuit consisting of
第５図の出力回路のＬレベル出力回路１の動作は第１
の出力回路のそれと同様である。入力端子11のレベルが
ＨレベルからＬレベルになると、Ｎチャンネルトランジ
スタ1N、3Nはオフになり、Ｐチャンネルトランジスタ1P
はオンになる。また、インバータ21によってＮチャンネ
ルトランジスタ4NのゲートにＨレベルが印加されるか
ら、該Ｎチャンネルトランジスタ4Nもオンになる。これ
によって出力端子12はＨレベルになる。The operation of the L level output circuit 1 of the output circuit of FIG.
Is the same as that of the output circuit. When the level of the input terminal 11 changes from H level to L level, the N-channel transistors 1N and 3N are turned off, and the P-channel transistor 1P
Turns on. Further, since the H level is applied to the gate of the N-channel transistor 4N by the inverter 21, the N-channel transistor 4N is also turned on. As a result, the output terminal 12 becomes H level.
この場合、Ｎチャンネルトランジスタ4Nはソースホロ
ワとして動作し、その出力電圧−出力電流特性は第６図
の曲線14Nに示すようになり、ゲート閾値電圧VTH近くで
遮断状態になる。また、Ｐチャンネルトランジスタ1Pの
出力電圧−出力電流特性は曲線11Pに示すようになる。
従って、Ｈレベル出力回路23の総合の出力電圧−出力電
流特性は点線の曲線14N＋11Pに示すようになる。In this case, the N-channel transistor 4N operates as a source follower, and its output voltage-output current characteristic is as shown by a curve 14N in FIG. 6, and is cut off near the gate threshold voltage VTH . The output voltage-output current characteristic of the P-channel transistor 1P is as shown by a curve 11P.
Accordingly, the total output voltage-output current characteristic of the H level output circuit 23 is as shown by a dotted curve 14N + 11P.
特性曲線14N＋11Pから明らかなように、このＨレベル
出力回路23はＬレベル出力回路１と同様に急速駆動、リ
ンギング抑圧作用が得られる。As is clear from the characteristic curve 14N + 11P, the H-level output circuit 23 can obtain a rapid driving and a ringing suppressing action similarly to the L-level output circuit 1.
第７図はこの発明のMOSトランジスタ出力回路の第４
の実施例で、所謂オープンドレイン形出力回路を示す。
この実施例では、出力端子12と接地電位点との間に第１
図の実施例における第１〜第３のＮチャンネルトランジ
スタ1N〜3NからなるＬレベル出力回路を使用したもの
で、入力端子11がＨレベルのとき出力端子12はＬレベル
になり、入力端子11がＬレベルのとき、出力端子12は高
インピーダンス（フローティング状態）になる。この実
施例においても、入力端子11がＬレベルからＨレベルに
なるとき、出力端子12は急速にＬレベルに駆動され、し
かも出力電圧波形にリンギングが発生するのが抑圧され
る。FIG. 7 shows a fourth embodiment of the MOS transistor output circuit according to the present invention.
In the embodiment, a so-called open drain type output circuit is shown.
In this embodiment, the first terminal is connected between the output terminal 12 and the ground potential point.
In this embodiment, an L-level output circuit including first to third N-channel transistors 1N to 3N is used. When the input terminal 11 is at the H level, the output terminal 12 is at the L level, and the input terminal 11 is at the L level. When it is at the L level, the output terminal 12 becomes high impedance (floating state). Also in this embodiment, when the input terminal 11 changes from the L level to the H level, the output terminal 12 is rapidly driven to the L level, and the occurrence of ringing in the output voltage waveform is suppressed.
第８図は第７図の出力回路の使用例を示し、第７図に
示す出力回路71、72……7nの各出力端子12をバスライン
14を経て負荷抵抗９に接続すると共に負荷用IC（例えば
マイコン）８に接続したものである。なお、抵抗９の一
端はVDDの電源端子３に接続されている。この回路で
は、いずれかの出力回路の出力端子12がＬレベルになる
と、IC8にＬレベルが供給され、すべての出力回路71〜7
nの出力端子が高インピーダンス（フローティング状
態）のとき、抵抗９を介してIC8にVDD、つまりＨレベル
が供給されるものである。因みに、第１図、第４図、第
５図に示すような出力回路では、出力端子12にＬレベル
あるいはＨレベルのいずれの出力電圧をも発生するの
で、第８図のような使い方はできない。FIG. 8 shows an example of use of the output circuit of FIG. 7, and the output terminals 12 of the output circuits 71, 72... 7n shown in FIG.
14 and connected to a load resistor 9 and to a load IC (for example, a microcomputer) 8. One end of the resistor 9 is connected to the power supply terminal 3 of VDD . In this circuit, when the output terminal 12 of any of the output circuits goes low, the low level is supplied to the IC 8 and all the output circuits 71 to 7 are output.
When the output terminal of n is in a high impedance state (floating state), V DD , that is, H level is supplied to IC 8 via resistor 9. Incidentally, in the output circuits shown in FIGS. 1, 4 and 5, since either the L level or the H level output voltage is generated at the output terminal 12, it cannot be used as shown in FIG. .
オープンドレイン形出力回路としては、出力端子12と
VDD電源端子との間に第１図の出力回路における第１〜
第３のＰチャンネルトランジスタ1P〜3PからなるＨレベ
ル出力回路を設け、Ｌレベル出力回路側をオープンにし
た使い方も勿論可能である。この場合は入力端子がＬレ
ベルのとき、出力端子はＨレベルになり、入力端子がＨ
レベルのときは、出力端子は高インピーダンス（フロー
ティング状態）になる。As an open drain type output circuit, output terminal 12 and
The first to the output circuit of FIG. 1 between the V DD power supply terminal
An H level output circuit including the third P-channel transistors 1P to 3P may be provided, and the L level output circuit may be opened. In this case, when the input terminal is at L level, the output terminal is at H level, and the input terminal is at H level.
At the level, the output terminal becomes high impedance (floating state).
第９図は第１図に示すこの発明のMOSトランジスタ出
力回路の使用例を示す図で、Ｌレベル出力回路１および
Ｈレベル出力回路２と入力端子11との間に、出力端子12
を高インピーダンス（フローティング状態）とする高イ
ンピーダンス制御用論理回路24を設けたものである。FIG. 9 is a diagram showing an example of the use of the MOS transistor output circuit of the present invention shown in FIG. 1, wherein an output terminal 12 is provided between the L level output circuit 1 and the H level output circuit 2 and the input terminal 11.
Is provided with a high-impedance control logic circuit 24 for making the high impedance (floating state).
第９図から明らかなように、高インピーダンス制御回
路24は、第１の入力が入力端子11に接続され、出力がＰ
チャンネルトランジスタ1Pのゲートに接続された出力否
定アンド回路（ナンド相当）16と、第１の入力が入力端
子11に接続され、出力がＮチャンネルトランジスタ1Nの
ゲートに接続された入力否定アンド回路（ノア相当）18
と、制御入力端子15とアンド回路16の第２の入力との間
に接続されたインバータ17とからなる。アンド回路18の
第２の入力は制御入力端子15に直接接続されている。As is apparent from FIG. 9, the high impedance control circuit 24 has a first input connected to the input terminal 11 and an output
An output NOT AND circuit (corresponding to NAND) 16 connected to the gate of the channel transistor 1P, and an input NOT AND circuit (NOR) whose first input is connected to the input terminal 11 and whose output is connected to the gate of the N-channel transistor 1N. Equivalent) 18
And an inverter 17 connected between the control input terminal 15 and the second input of the AND circuit 16. The second input of the AND circuit 18 is directly connected to the control input terminal 15.
第９図のMOSトランジスタ出力回路の動作を第10図に
例示する各部のレベルを参照して説明する。（ａ）は入
力端子11に供給される入力信号のレベル、（ｂ）は制御
入力端子15に供給される制御信号CSを示す。（ｃ）は点
P1のレベルを示し、▲▼である。これによって、点
P2、P3のレベルは（ｄ）、（ｅ）に示すようになる。点
P2、P3が共にＨレベルのt0〜t1、t3〜t4の間は出力端子
12はＬレベル、点P2、P3が共にＬレベルのt1〜t2の間は
出力端子12はＨレベルになるが、制御入力端子15に供給
される制御信号CSがＨレベルのt2〜t3の間は、点P2のレ
ベルはＨ、点P3のレベルはＬで、Ｌレベル出力回路１、
Ｈレベル出力回路２は共にオフになり、出力端子12は高
インピーダンス（フローティング状態）になる。従っ
て、制御入力端子15に供給される制御信号CSによって出
力端子12の状態を制御することができる。The operation of the MOS transistor output circuit shown in FIG. 9 will be described with reference to the levels of respective parts illustrated in FIG. (A) shows the level of the input signal supplied to the input terminal 11, and (b) shows the control signal CS supplied to the control input terminal 15. (C) is a point
It indicates the level of P 1, a ▲ ▼. This allows the point
The levels of P 2 and P 3 are as shown in (d) and (e). point
P 2, P 3 is H level t 0 ~t 1, t 3 during ~t 4 output terminal
12 is at the L level, the output terminal 12 is at the H level during the period from t 1 to t 2 at which both the points P 2 and P 3 are at the L level, but the control signal CS supplied to the control input terminal 15 is at the H level. between 2 ~t 3, the level of the point P 2 is H, the level of the point P 3 is L, L level output circuit 1,
The H-level output circuit 2 is turned off, and the output terminal 12 becomes high impedance (floating state). Therefore, the state of the output terminal 12 can be controlled by the control signal CS supplied to the control input terminal 15.
第９図のMOSトランジスタ出力回路も入力信号の変化
に伴って出力信号がＬからＨ、あるいはＨからＬに変化
するときの駆動速度は極めて速く、しかも変化終了近く
では出力回路のオン抵抗RONが小さくなり過ぎるのが防
止され、リンギングの発生を抑圧することができる。Driving speed is very fast, yet the change near the end on resistance R ON of the output circuit when the output signal with a change in the Figure 9 MOS transistor output circuit even if the input signal changes from L to H or from H, to L Is prevented from becoming too small, and the occurrence of ringing can be suppressed.
以上の説明から明らかなように、この発明のMOSトラ
ンジスタ出力回路においては、出力端子と接地電位点と
の間、出力端子とVDD電源端子との間のいずれか一方あ
るいは双方に第１の回路と第２の回路とを並列に接続
し、信号レベルの変化時に出力電圧が所定の論理レベル
に近づくまでは並列接続された双方の回路がオンになっ
て大きな電流駆動能力をもって出力電圧レベルを急速に
変化させ、出力電圧が上記所定の論理レベルに達する
と、上記並列接続された２個の回路のうちの一方がオフ
になって出力回路のオン抵抗RONが低くなり過ぎるのを
防止し、これによって電流駆動能力を制限し、容量を含
む負荷を高速駆動する場合にも出力電圧にリンギングが
発生するのを有効に防止することができ、負荷の高速駆
動とリンギングの抑圧を簡単な回路で同時に実現できる
という効果が得られる。As is apparent from the above description, in the MOS transistor output circuit according to the present invention, the first circuit is connected to one or both of the output terminal and the ground potential point and the output terminal and the VDD power supply terminal. And the second circuit are connected in parallel. When the signal level changes, the two circuits connected in parallel are turned on until the output voltage approaches a predetermined logic level, and the output voltage level is rapidly increased with a large current driving capability. When the output voltage reaches the predetermined logic level, one of the two circuits connected in parallel is turned off to prevent the ON resistance R ON of the output circuit from becoming too low, This limits the current drive capability and effectively prevents ringing in the output voltage even when driving a load including a capacitor at high speed, making it easy to drive the load at high speed and suppress ringing. Effect that can be achieved at the same time circuit.
第１図はこの発明の第１の実施例を示す回路図、第２図
は第１図の実施例の動作を説明するための特性図、第３
図は第１図の実施例によって得られる出力電圧の変化の
様子を示す図、第４図はこの発明の第２の実施例を示す
回路図、第５図はこの発明の第３の実施例を示す回路
図、第６図は第５図の実施例の動作を説明するための特
性図、第７図はこの発明の第４の実施例を示す回路図、
第８図は第７図の実施例の使用態様を示す概略構成図、
第９図は第１図の実施例の使用態様を示す回路図、第10
図は第９図の回路の動作を説明する図、第11図は従来の
MOSトランジスタ出力回路の例を示す図、第12図は第11
図の出力回路の動作を説明する等価回路図、第13図は第
11図の従来の出力回路による出力電圧の変化の様子を示
す図である。 １……Ｌレベル出力回路、２……Ｈレベル出力回路、３
……VDD電源端子、11……入力端子、12……出力端子、1
N……第１のＮチャンネルトランジスタ、2N……第２の
Ｎチャンネルトランジスタ、3N……第３のＮチャンネル
トランジスタ、1P……第１のＰチャンネルトランジス
タ、2P……第２のＰチャンネルトランジスタ、3P……第
３のＰチャンネルトランジスタ。FIG. 1 is a circuit diagram showing a first embodiment of the present invention, FIG. 2 is a characteristic diagram for explaining the operation of the embodiment of FIG. 1, and FIG.
FIG. 4 is a diagram showing a change in output voltage obtained by the embodiment of FIG. 1, FIG. 4 is a circuit diagram showing a second embodiment of the present invention, and FIG. 5 is a third embodiment of the present invention. FIG. 6 is a characteristic diagram for explaining the operation of the embodiment of FIG. 5, FIG. 7 is a circuit diagram of a fourth embodiment of the present invention,
FIG. 8 is a schematic configuration diagram showing a use mode of the embodiment of FIG. 7,
FIG. 9 is a circuit diagram showing the use of the embodiment of FIG.
FIG. 9 illustrates the operation of the circuit of FIG. 9, and FIG.
FIG. 12 shows an example of a MOS transistor output circuit.
FIG. 13 is an equivalent circuit diagram illustrating the operation of the output circuit shown in FIG.
FIG. 12 is a diagram showing a state of a change in an output voltage by the conventional output circuit of FIG. 1 ... L level output circuit, 2 ... H level output circuit, 3
…… VDD power supply terminal, 11 …… Input terminal, 12 …… Output terminal, 1
N ... first N-channel transistor, 2N ... second N-channel transistor, 3N ... third N-channel transistor, 1P ... first P-channel transistor, 2P ... second P-channel transistor, 3P: A third P-channel transistor.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−250425（ＪＰ，Ａ) 特開 平３−41818（ＪＰ，Ａ) 特開 昭61−292412（ＪＰ，Ａ) 特開 昭63−246925（ＪＰ，Ａ) 特開 平２−4008（ＪＰ，Ａ) 実開 昭55−876（ＪＰ，Ｕ) ──────────────────────────────────────────────────続 き Continuation of front page (56) References JP-A-2-250425 (JP, A) JP-A-3-41818 (JP, A) JP-A-61-292412 (JP, A) JP-A-63- 246925 (JP, A) JP-A-2-4008 (JP, A) Japanese Utility Model Laid-Open No. 55-876 (JP, U)
Claims (5)
Ｌレベル出力回路と、上記出力端子とVDD電位点との間
に接続されたＨレベル出力回路とを具備し、 上記Ｌレベル出力回路は、ゲートが入力端子に接続さ
れ、ドレインが上記出力端子に接続された第１のＮチャ
ンネルトランジスタと、ゲートが上記出力端子に接続さ
れ、ドレインが上記第１のＮチャンネルトランジスタの
ソースに接続され、ソースが上記接地電位点に接続され
た第２のＮチャンネルトランジスタとからなる第１の回
路と、ゲートが上記入力端子に接続され、ドレインが上
記出力端子に接続され、ソースが上記接地電位点に接続
され、オン時の内部抵抗が上記第１および第２のＮチャ
ンネルトランジスタの各オン時の内部抵抗に比して大き
い第３のＮチャンネルトランジスタからなる第２の回路
との並列接続によって構成され、 上記Ｈレベル出力回路は、ゲートが入力端子に接続さ
れ、ドレインが上記出力端子に接続された第１のＰチャ
ンネルトランジスタと、ゲートが上記出力端子に接続さ
れ、ドレインが上記第１のＰチャンネルトランジスタの
ソースに接続され、ソースが上記VDD電位点に接続され
た第２のＰチャンネルトランジスタとからなる第１の回
路と、ゲートが上記入力端子に接続され、ドレインが上
記出力端子に接続され、ソースが上記VDD電位点に接続
され、オン時の内部抵抗が上記第１および第２のＰチャ
ンネルトランジスタの各オン時の内部抵抗に比して大き
い第３のＰチャンネルトランジスタからなる第２の回路
との並列接続によって構成されている、ことを特徴とす
るMOSトランジスタ出力回路。An L level output circuit connected between an output terminal and a ground potential point; and an H level output circuit connected between the output terminal and a V DD potential point. The level output circuit includes a first N-channel transistor having a gate connected to the input terminal and a drain connected to the output terminal, and a gate connected to the output terminal and a drain connected to a source of the first N-channel transistor. A first circuit comprising a second N-channel transistor having a source connected to the ground potential point; a gate connected to the input terminal; a drain connected to the output terminal; A third N-channel transistor connected to a ground potential point and having an internal resistance at the time of ON that is larger than the internal resistance of each of the first and second N-channel transistors at the time of ON; The H-level output circuit has a gate connected to an input terminal, a drain connected to the output terminal, a first P-channel transistor, and a gate connected to the second circuit. A first circuit comprising a second P-channel transistor connected to an output terminal, a drain connected to the source of the first P-channel transistor, and a source connected to the V DD potential point; The input terminal is connected, the drain is connected to the output terminal, the source is connected to the V DD potential point, and the on-state internal resistance of each of the first and second P-channel transistors is on. A MOS transistor output comprising a parallel connection with a second circuit comprising a third P-channel transistor which is relatively large. circuit.
Ｌレベル出力回路と、上記出力端子とVDD電位点との間
に接続されたＨレベル出力回路とを具備し、 上記Ｌレベル出力回路は、ゲートが入力端子に接続さ
れ、ドレインが上記出力端子に接続された第１のＮチャ
ンネルトランジスタと、ゲートが上記出力端子に接続さ
れ、ドレインが上記第１のＮチャンネルトランジスタの
ソースに接続され、ソースが上記接地電位点に接続され
た第２のＮチャンネルトランジスタとからなる第１の回
路と、ゲートが上記入力端子に接続され、ドレインが上
記出力端子に接続され、ソースが上記接地電位点に接続
され、オン時の内部抵抗が上記第１および第２のＮチャ
ンネルトランジスタの各オン時の内部抵抗に比して大き
い第３のＮチャンネルトランジスタからなる第２の回路
との並列接続によって構成されていることを特徴とする
MOSトランジスタ出力回路。2. An L level output circuit connected between an output terminal and a ground potential point; and an H level output circuit connected between the output terminal and a V DD potential point. The level output circuit includes a first N-channel transistor having a gate connected to the input terminal and a drain connected to the output terminal, and a gate connected to the output terminal and a drain connected to a source of the first N-channel transistor. A first circuit comprising a second N-channel transistor having a source connected to the ground potential point; a gate connected to the input terminal; a drain connected to the output terminal; A third N-channel transistor connected to a ground potential point and having an internal resistance at the time of ON that is larger than the internal resistance of each of the first and second N-channel transistors at the time of ON; Characterized in that it is constituted by a parallel connection of the second circuit comprising a capacitor
MOS transistor output circuit.
Ｌレベル出力回路と、上記出力端子とVDD電位点との間
に接続されたＨレベル出力回路とを具備し、 上記Ｈレベル出力回路は、ゲートが入力端子に接続さ
れ、ドレインが上記出力端子に接続された第１のチャン
ネルトランジスタと、ゲートが上記出力端子に接続さ
れ、ドレインが上記第１のＰチャンネルトランジスタの
ソースに接続され、ソースが上記VDD電位点に接続され
た第２のＰチャンネルトランジスタとからなる第１の回
路と、ゲートが上記入力端子に接続され、ドレインが上
記出力端子に接続され、ソースが上記VDD電位点に接続
され、オン時の内部抵抗が上記第１および第２のＰチャ
ンネルトランジスタの各オン時の内部抵抗に比して大き
い第３のＰチャンネルトランジスタからなる第２の回路
と並列接続によって構成されていることを特徴とするMO
Sトランジスタ出力回路。3. An H level output circuit connected between an output terminal and a ground potential point, and an H level output circuit connected between the output terminal and a V DD potential point. The level output circuit includes a first channel transistor having a gate connected to the input terminal and a drain connected to the output terminal, and a gate connected to the output terminal and a drain connected to the source of the first P-channel transistor. A first circuit comprising a second P-channel transistor having a source connected to the V DD potential point; a gate connected to the input terminal; a drain connected to the output terminal; A third P-channel transistor which is connected to the V DD potential point and whose on-state internal resistance is larger than the on-state internal resistance of each of the first and second P-channel transistors; Characterized by being configured by a second circuit comprising
S transistor output circuit.
Ｌレベル出力回路を具備し、 上記Ｌレベル出力回路は、ゲートが入力端子に接続さ
れ、ドレインが上記出力端子に接続された第１のＮチャ
ンネルトランジスタと、ゲートが上記出力端子に接続さ
れ、ドレインが上記第１のＮチャンネルトランジスタの
ソースに接続され、ソースが上記接地電位点に接続され
た第２のＮチャンネルトランジスタとからなる第１の回
路と、ゲートが上記入力端子に接続され、ドレインが上
記出力端子に接続され、ソースが上記接地電位点に接続
され、オン時の内部抵抗が上記第１および第２のＮチャ
ンネルトランジスタの各オン時の内部抵抗に比して大き
い第３のＮチャンネルトランジスタからなる第２の回路
との並列接続によって構成されていることを特徴とする
オープンドレイン形MOSトランジスタ出力回路。4. An L level output circuit connected between an output terminal and a ground potential point, wherein the L level output circuit has a gate connected to the input terminal and a drain connected to the output terminal. A first N-channel transistor and a second N-channel transistor having a gate connected to the output terminal, a drain connected to the source of the first N-channel transistor, and a source connected to the ground potential point. A first circuit, a gate is connected to the input terminal, a drain is connected to the output terminal, a source is connected to the ground potential point, and an internal resistance at the time of ON is the first and second N-channels. The transistor is configured in parallel with a second circuit including a third N-channel transistor which is larger than the internal resistance of each transistor when the transistor is on. Open drain type MOS transistor output circuit.
Ｈレベル出力回路を具備し、 上記Ｈレベル出力回路は、ゲートが入力端子に接続さ
れ、ドレインが上記出力端子に接続された第１のＰチャ
ンネルトランジスタと、ゲートが上記出力端子に接続さ
れ、ドレインが上記第１のＰチャンネルトランジスタの
ソースに接続され、ソースが上記VDD電位点に接続され
た第２のＰチャンネルトランジスタとからなる第１の回
路と、ゲートが上記入力端子に接続され、ドレインが上
記出力端子に接続され、ソースが上記VDD電位点に接続
され、オン時の内部抵抗が上記第１および第２のＰチャ
ンネルトランジスタの各オン時の内部抵抗に比して大き
い第３のＰチャンネルトランジスタからなる第２の回路
との並列接続によって構成されていることを特徴とする
オープンドレイン形MOSトランジスタ出力回路。5. An H level output circuit connected between an output terminal and a VDD potential point, wherein the H level output circuit has a gate connected to the input terminal and a drain connected to the output terminal. A second P-channel transistor having a gate connected to the output terminal, a drain connected to the source of the first P-channel transistor, and a source connected to the V DD potential point. A first circuit comprising: a gate connected to the input terminal; a drain connected to the output terminal; a source connected to the VDD potential point; And a parallel connection with a second circuit comprising a third P-channel transistor which is larger than the internal resistance of each P-channel transistor when the P-channel transistor is turned on. Open drain type MOS transistor output circuit.
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| JP2324279A JP2611543B2 (en) | 1990-11-26 | 1990-11-26 | MOS transistor output circuit |
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