JP2611358B2 - Semiconductor device - Google Patents
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Description
【発明の詳細な説明】 〔概 要〕 PMOSトランジスタのチャネル層を高正孔移動度の半導
体層から構成したCMOSトランジスタに関し, 高速・大電流容量のPMOSトランジスタから成るCMOSト
ランジスタを提供することを目的とし, 高抵抗の半導体基板上の少なくとも第1領域と第2領
域のそれぞれに順次積層された真性Si1-xGex層および真
性Si層と,該第1および第2領域のそれぞれを周囲と電
気的に分離する手段と,該第1領域内の所定領域に該真
性Si層側から該真性Si1-xGex層に達するようにp型不純
物を注入して形成されたソース/ドレイン領域と,該第
2領域内の所定領域における該真性Si層にn型不純物を
注入して成るソース/ドレイン領域と,該第1および第
2領域のそれぞれにおける該ソース/ドレイン領域間の
該真性Si層上に絶縁層を介して形成されたゲート電極
と,該第1および第2領域のそれぞれにおける該ソース
/ドレイン領域と接触するように形成されたオーミック
電極を備えることから構成される。DETAILED DESCRIPTION OF THE INVENTION [Summary] The present invention relates to a CMOS transistor in which a channel layer of a PMOS transistor is formed of a semiconductor layer having a high hole mobility. The object of the present invention is to provide a CMOS transistor including a PMOS transistor having a high speed and a large current capacity. and then, sequentially and laminated intrinsic Si 1-x Ge x layer and the intrinsic Si layer on each of at least a first region and a second region on a semiconductor substrate of high resistance, and the surrounding each of the first and second regions electrically and means for separating the source / drain regions formed by implanting p-type impurities as the said vacuum resistant Si layer side reaches said vacuum resistance Si 1-x Ge x layer in a predetermined area of the first region A source / drain region formed by implanting an n-type impurity into the intrinsic Si layer in a predetermined region in the second region; and the intrinsic Si region between the source / drain region in each of the first and second regions. Insulation layer over layer A gate electrode formed Te, consists in having the ohmic electrode formed in contact with the source / drain region in each of the first and second regions.
本発明は半導体装置,とくに,高正孔移動度の半導体
層を含んで成る積層された異種の半導体層をそれぞれp
チャネル層およびnチャネル層とするPMOSトランジスタ
およびNMOSトランジスタから成るCMOSトランジスタに関
する。The present invention relates to a semiconductor device, in particular, a stacked different semiconductor layer including a semiconductor layer having high hole mobility.
The present invention relates to a CMOS transistor including a PMOS transistor and an NMOS transistor serving as a channel layer and an n-channel layer.
シリコンDRAM等の高集積度メモリに用いられるCMOS
(Complementary MOS)ゲートは,その特徴として,低
消費電力,高集積度,高雑音余裕度,高ファンアウト
等,回路構成上多くの利点を有している。このCMOSゲー
トは,第5図に示すように,NMOS(nチャネルMOS)トラ
ンジスタ(Tr1)とPMOS(pチャネルMOS)トランジスタ
(Tr2)から構成されるが,通常,PMOSトランジスタのキ
ャリヤである正孔の移動度は,NMOSトランジスタのキャ
リヤである電子の移動度に比べて小さい。例えば,常温
のシリコン中における電子の移動度は1500cm2/V/Sであ
るのに対して,正孔のそれは450cm2/V/Sで,約1/3程度
である。CMOS used for highly integrated memory such as silicon DRAM
(Complementary MOS) gates have many advantages in circuit configuration, such as low power consumption, high integration, high noise immunity, and high fan-out. As shown in FIG. 5, this CMOS gate is composed of an NMOS (n-channel MOS) transistor (Tr 1 ) and a PMOS (p-channel MOS) transistor (Tr 2 ), but is usually a carrier of the PMOS transistor. The mobility of holes is smaller than the mobility of electrons that are carriers of NMOS transistors. For example, the mobility of electrons in silicon at room temperature is 1500 cm 2 / V / S, whereas that of holes is 450 cm 2 / V / S, which is about 1/3.
したがって,NMOSトランジスタと同程度の電流容量を
得るためには,PMOSトランジスタのゲート幅を2〜3倍
大きくする必要があり,占有面積が大きくなる。このこ
とが,CMOSゲートを用いる集積回路の高密度化を制限す
る一つの要因となっている。さらに,キャリヤの移動度
はゲートのスイッチング時間にも直接に関連している。
このような理由から,CMOSゲートの電流容量の増大と高
速度化を実現する決め手となる高正孔移動度のPMOSトラ
ンジスタが要望されている。Therefore, in order to obtain the same current capacity as that of the NMOS transistor, it is necessary to increase the gate width of the PMOS transistor by two to three times, which increases the occupied area. This is one of the factors that limit the densification of integrated circuits using CMOS gates. In addition, carrier mobility is directly related to gate switching time.
For these reasons, there is a demand for a PMOS transistor having a high hole mobility, which is a decisive factor for realizing an increase in the current capacity and an increase in the speed of the CMOS gate.
現在までに知られている半導体のうち,正孔の移動度
の高い物質としては,GeとInSbが挙げられる。常温にお
けるそれぞれの電子移動度と正孔移動度は次表のごとく
である。Among the semiconductors known to date, materials having high hole mobility include Ge and InSb. The electron mobility and the hole mobility at room temperature are as shown in the following table.
このうち,InSbは禁制帯幅が0.17eVと狭く,室温で動
作する素子を作製するのが難しい。一方,Geは従来から
p型トランジスタとしての検討がなされてきたが,シリ
コンにおけるSiO2膜のような良質で安定な酸化膜が得ら
れず,表面処理に難点があるためリーク電流が大きいと
いう理由等により,まだ実用に至っていない。 Of these, InSb has a narrow bandgap of 0.17 eV, making it difficult to manufacture devices that operate at room temperature. On the other hand, Ge has been studied as a p-type transistor for some time. However, it is not possible to obtain a high-quality and stable oxide film such as SiO 2 film on silicon, and there is a problem in surface treatment. As a result, it has not yet been put to practical use.
近年,結晶成長技術の進歩が目覚ましく,MBE(Molecu
lar Beam Epitaxy)等の方法によって,各種の半導体薄
膜結晶の形成が可能となった。その中で,SiとGeの中間
組成を有するSi1-xGex(xはGeの組成比)をシリコン結
晶上に成長させる方法がある(T.P.Pearsall et al.,1s
t Int.Symp.on Si MBE 1985,H.Daembkes et al.,IEDM 1
985,坂本統徳 電子技術総合研究所研究報告第875号等
参照) さらに,上記Si1-xGexとSiのヘテロ接合界面に生じる
二次元正孔ガスを用いるトランジスタが報告されている
(T.P.Pearsall,et al.,IEEE Electron Device Letter
s,Vol.EDL−7,No.5,May 1986,PP.308−310)。この構造
は,第6図に示すように,p型のSi基板上に形成されたGe
0.2Si0.8層とSi層を有し,Si層のみにp型不純物をドー
プするいわゆる変調ドーピングを行い,このSi層からGe
0.2Si0.8層に供給される二次元正孔ガスの濃度をゲート
電圧によって制御する。In recent years, the growth of crystal growth technology has been remarkable, and MBE (Molecu
lar Beam Epitaxy) has made it possible to form various semiconductor thin-film crystals. Among them, there is a method of growing Si 1-x Ge x (x is a composition ratio of Ge) having an intermediate composition between Si and Ge on a silicon crystal (TPPearsall et al., 1s
t Int.Symp.on Si MBE 1985, H. Daembkes et al., IEDM 1
985, Sakamoto MitsuruIsao Electrotechnical Laboratory Research Report No. 875 No. etc. see) Moreover, the transistor used a two-dimensional hole gas generated at the heterojunction interface between the Si 1-x Ge x and Si have been reported (TPPearsall , et al., IEEE Electron Device Letter
s, Vol.EDL-7, No. 5, May 1986, PP.308-310). This structure, as shown in FIG. 6, is obtained by forming a Ge on a p-type Si substrate.
It has a 0.2 Si 0.8 layer and a Si layer, and performs so-called modulation doping in which only the Si layer is doped with p-type impurities.
The concentration of the two-dimensional hole gas supplied to the 0.2 Si 0.8 layer is controlled by the gate voltage.
第6図は,Si層にp型不純物が多量にドープされ,PMOS
トランジスタのみを作製するための構造であって,CMOS
ゲートのようにPMOSトランジスタとともにNMOSトランジ
スタを形成する必要がある場合には,まず,NMOSトラン
ジスタの形成に適した基板構造とし,この基板を部分的
にエッチング除去した領域に,第6図のようなGe0.2Si
0.8層とSi層を成長させることになる。すなわち,NMOSト
ランジスタを形成する領域とPMOSトランジスタを形成す
る領域とで半導体層を個別にエピタキシャル成長させる
選択成長が必要であり,工程が複雑になる問題があっ
た。Fig. 6 shows that the Si layer is heavily doped with p-type
This is a structure for fabricating only transistors,
In the case where it is necessary to form an NMOS transistor together with a PMOS transistor like a gate, first, a substrate structure suitable for forming an NMOS transistor is formed, and this substrate is partially etched away in a region as shown in FIG. Ge 0.2 Si
0.8 layer and Si layer will be grown. That is, it is necessary to perform selective growth in which semiconductor layers are individually epitaxially grown in a region where an NMOS transistor is formed and a region where a PMOS transistor is formed, and there is a problem that the process becomes complicated.
これに対して,本発明者は,絶縁性のシリコン基板上
にGe層とSi層を積層して形成し,このGe層をPMOSトラン
ジスタのチャネル層として,また,Si層をNMOSトランジ
スタのチャネル層として用いるCMOS構造を提案している
(特願昭63−000742,昭和63年01月07日付)。On the other hand, the inventor of the present invention has formed a Ge layer and a Si layer on an insulating silicon substrate by stacking the Ge layer and the Si layer as a channel layer of a PMOS transistor, and using the Si layer as a channel layer of an NMOS transistor. (Japanese Patent Application No. 63-000742, dated January 07, 1988).
第7図は上記出願に係るCMOS構造の要部断面図であっ
て,真性シリコン(i−Si)基板1上に,PMOSトランジ
スタのチャネル層となるp型Ge層2BおよびNMOSトランジ
スタのチャネル層となるp型Si層3が形成されている。
p型Ge層2Bの両側には,Ge層2BとSi基板1およびSi層3
との格子不整合による歪応力を緩和させるためのSi1-xG
ex層2Aが設けられている。Si1-xGex層2Aにおけるx値
は,Si基板1およびSi層3との界面で0,Ge層2Bとの界面
で1となるように連続的に変化している。FIG. 7 is a cross-sectional view of a principal part of the CMOS structure according to the above-mentioned application, in which a p-type Ge layer 2B serving as a channel layer of a PMOS transistor and a channel layer of an NMOS transistor are formed on an intrinsic silicon (i-Si) substrate 1. A p-type Si layer 3 is formed.
On both sides of the p-type Ge layer 2B, the Ge layer 2B, the Si substrate 1 and the Si layer 3
1-x G for relaxing strain stress due to lattice mismatch with Si
e x layer 2A is provided. The x value in the Si 1-x Ge x layer 2A continuously changes so as to be 0 at the interface with the Si substrate 1 and the Si layer 3 and 1 at the interface with the Ge layer 2B.
PMOSトランジスタに対してはp+ソース/ドレイン7お
よび8が,また,NMOSトランジスタに対してはn+ソース
/ドレイン11および10が形成されている。p+ソース/ド
レイン7および8間とn+ソース/ドレイン11とよび10間
のp型Si層3上面には,それぞれゲート絶縁膜4PGおよ
び4NGを介して,ゲート5PGおよび5NGが設けられてい
る。上記のようにして,ゲート5PGとp+ソース/ドレイ
ン7および8はp型Ge層2Bをチャネル層とするPMOSトラ
ンジスタを構成し,ゲート5NGとn+ソース/ドレイン11
および10はp型Si層3をチャネル層とするNMOSトランジ
スタを構成する。そして,ゲート5PGおよび5NGが相互接
続され,また,例えばドレイン8とドレイン10が相互接
続されて,CMOSゲートが構成される。なお,符号4Aは上
記PMOSトランジスタとNMOSトランジスタを電気的に分離
するための手段であって,例えば溝である。符号12,13,
15,16は,例えばアルミニゥムから成るソース/ドレイ
ン電極,VDDとVSSはそれぞれpチャネルおよびnチャネ
ルトランジスタのソース電極の電圧を示し,通常,VDDに
は電源電圧が印加され,VSSは接地電位(GND)に接続さ
れる。VIとVOはそれぞれ入力信号電圧および出力信号電
圧を示す。P + source / drain 7 and 8 are formed for the PMOS transistor, and n + source / drain 11 and 10 are formed for the NMOS transistor. Gates 5PG and 5NG are provided on the upper surface of the p-type Si layer 3 between the p + source / drain 7 and 8 and between the n + source / drain 11 and 10 via gate insulating films 4PG and 4NG, respectively. . As described above, the gate 5PG and the p + source / drain 7 and 8 constitute a PMOS transistor having the p-type Ge layer 2B as the channel layer, and the gate 5NG and the n + source / drain 11
And 10 constitute an NMOS transistor having the p-type Si layer 3 as a channel layer. Then, the gates 5PG and 5NG are interconnected, and for example, the drain 8 and the drain 10 are interconnected to form a CMOS gate. Reference numeral 4A is a means for electrically separating the PMOS transistor and the NMOS transistor, for example, a groove. Codes 12,13,
Reference numerals 15 and 16 denote source / drain electrodes made of, for example, aluminum, V DD and V SS denote the voltages of the source electrodes of the p-channel and n-channel transistors, respectively. Usually, the power supply voltage is applied to V DD , and V SS is Connected to ground potential (GND). V I and V O represent, respectively, the input signal voltage and an output signal voltage.
第7図のCMOS構造は,NMOSトランジスタと同一の基板
に,高正孔移動度を有するPMOSトランジスタを形成する
ことを可能にしている。The CMOS structure of FIG. 7 makes it possible to form a PMOS transistor having high hole mobility on the same substrate as the NMOS transistor.
本発明は上記出願に係るCMOS構造をさらに改良したも
のであって,後述するように,上記構造のCMOSゲートの
論理振幅を拡大すること,および,高濃度に不純物を含
んだ結晶成長工程を行わないことにより素子の均一性を
向上することを目的とする。The present invention is a further improvement of the CMOS structure according to the above-mentioned application, in which the logic amplitude of the CMOS gate having the above-mentioned structure is expanded and a crystal growth step containing a high concentration of impurities is performed, as will be described later. The object is to improve the uniformity of the element by eliminating the presence of the element.
上記目的は,高抵抗の半導体基板上の少なくとも第1
領域と第2領域のそれぞれに順次積層された真性Si1-xG
ex層および真性Si層と,該第1および第2領域のそれぞ
れを周囲と電気的に分離する手段と,該第1領域内の所
定領域に該真性Si層側から該真性Si1-xGex層に達するよ
うにp型不純物を注入して形成されたソース/ドレイン
領域と,該第2領域内の所定領域における該真性Si層に
n型不純物を注入して成るソース/ドレイン領域と,該
第1および第2領域のそれぞれにおける該ソース/ドレ
イン領域間の該真性Si層上に絶縁層を介して形成された
ゲート電極と,該第1および第2領域のそれぞれにおけ
る該ソース/ドレイン領域と接触するように形成された
オーミック電極を備えたことを特徴とする本発明に係る
CMOSトランジスタにより達成される。The above object is achieved at least by the first step on a high-resistance semiconductor substrate.
Intrinsic Si 1-x G sequentially laminated in each of the region and the second region
e x layer and the intrinsic Si layer and, means for separating each of the first and second regions surrounding electrically, said vacuum resistant Si 1-x in a predetermined area of the first region from said vacuum resistant Si layer side and source / drain regions formed by implanting p-type impurity so as to reach the Ge x layer, and the source / drain regions formed by implanting n-type impurities into said vacuum resistance Si layer in a predetermined area of the second region A gate electrode formed on the intrinsic Si layer between the source / drain regions in each of the first and second regions via an insulating layer; and a source / drain in each of the first and second regions. According to the present invention, there is provided an ohmic electrode formed to be in contact with the region.
Achieved by CMOS transistors.
Ge層をpチャネル層とし,Si層をnチャネル層とするC
MOS構造において,Ge層を真性半導体から形成することに
より,この層がともにp型である場合に比べ,PMOSトラ
ンジスタを導通状態にするための閾値電圧はより低くな
る。その結果,これらのトランジスタから成るCMOSゲー
トの論理振幅がより広くなり,雑音余裕度が大きくな
る。C with Ge layer as p channel layer and Si layer as n channel layer
In the MOS structure, by forming the Ge layer from an intrinsic semiconductor, the threshold voltage for making the PMOS transistor conductive is lower than when both layers are p-type. As a result, the logic amplitude of the CMOS gate composed of these transistors becomes wider, and the noise margin increases.
以下本発明の実施例を図面を参照して説明する。以下
の図面において第7図におけるのと同じ部分には同一符
号を付してある。Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following drawings, the same parts as those in FIG. 7 are denoted by the same reference numerals.
第1図は本発明に係るCMOSゲートの構造を示す要部断
面図であって,例えば真性シリコン(i−Si)のような
高抵抗のSi基板1に,PMOSトランジスタのチャネル層と
なる厚さ約200ÅのSi1-xGex層21およびNMOSトランジス
タのチャネル層となる厚さ約100ÅのSi層22が形成され
ている。第7図のCMOSゲートにおけるのと同様に,Si1-x
Gex層21の組成は,Si基板1およびSi層22との界面でx値
が0,Si1-xGex層21の層厚方向の中央部近傍でx値が1と
なるように連続的に変化している。その結果,Si基板1
およびSi層22とSi1-xGex層21との界面間には格子不整合
が生じない。なお,Si基板1の代わりにサファィア基板
を用いてもよい。FIG. 1 is a cross-sectional view of a principal part showing the structure of a CMOS gate according to the present invention. For example, a thickness of a channel layer of a PMOS transistor is formed on a high-resistance Si substrate 1 such as intrinsic silicon (i-Si). An Si 1-x Ge x layer 21 of about 200 ° and an Si layer 22 of about 100 ° in thickness serving as a channel layer of an NMOS transistor are formed. As in the CMOS gate of FIG. 7, Si 1-x
The composition of Ge x layer 21, x value in the vicinity of the central portion of the thickness direction of the x value is 0, Si 1-x Ge x layer 21 at the interface continuously such that the first and the Si substrate 1 and the Si layer 22 Is changing. As a result, the Si substrate 1
And it is between the interface between the Si layer 22 and the Si 1-x Ge x layer 21 does not occur lattice mismatch. Note that a sapphire substrate may be used instead of the Si substrate 1.
本発明においては,Si1-xGex層21とSi層22には不純物
がドープされず,ともに真性半導体である。すなわち,i
−Si1-xGex層21とi−Si層22であることが第7図の場合
との相違点である。In the present invention, impurities are not doped in the Si 1-x Ge x layer 21 and the Si layer 22, are both intrinsic semiconductor. That is, i
It is difference from the case of Figure 7 is -Si 1-x Ge x layer 21 and the i-Si layer 22.
第7図と同様に,p+ソース/ドレイン7および8とn+
ソース/ドレイン11および10と,例えばSiO2から成るゲ
ート絶縁膜4PGおよび4NGとn型不純物がドープされた多
結晶シリコン(n+−Poly−Si)から成るゲート5PGおよ
び5NGが形成されている。ゲート5PGとp+ソース/ドレイ
ン7および8はi−Si1-xGex層21をチャネル層とするPM
OSトランジスタを,ゲート5NGとn+ソース/ドレイン11
および10はi−Si層22をチャネル層とするNMOSトランジ
スタを構成する。そして,ゲート5PGおよび5NGが相互接
続され,例えばドレイン8とドレイン10が相互接続され
てCMOSゲートが構成される。符号4Aは上記PMOSトランジ
スタとNMOSトランジスタを電気的に分離するための手段
であって,その形成方法については後述する。符号12,1
3,15,16は,例えばアルミニゥムから成るソース/ドレ
イン電極であり,例えばp+ソース7が高電圧電源VSSに,
n+ソース11が低電圧電源,例えば接地電位(GND)に接
続される。As in FIG. 7, p + source / drain 7 and 8 and n +
Source / drain 11 and 10, gate insulating films 4PG and 4NG made of, for example, SiO 2 and gates 5PG and 5NG made of polycrystalline silicon (n + -Poly-Si) doped with n-type impurities are formed. PM gate 5PG and p + source / drain 7 and 8 of the i-Si 1-x Ge x layer 21 and the channel layer
OS transistor, gate 5NG and n + source / drain 11
And 10 constitute an NMOS transistor having the i-Si layer 22 as a channel layer. The gates 5PG and 5NG are interconnected, for example, the drain 8 and the drain 10 are interconnected to form a CMOS gate. Reference numeral 4A denotes a means for electrically separating the PMOS transistor and the NMOS transistor, and a method of forming the means will be described later. Code 12,1
3,15,16 is, for example, the source / drain electrodes made of Aruminiumu, for example p + source 7 to the high voltage power supply V SS,
The n + source 11 is connected to a low voltage power supply, for example, a ground potential (GND).
第2図は第1図のCMOS構造におけるエネルギーバンド
ダイヤグラムである。同図においてχpおよびχsは,
それぞれ多結晶シリコンゲート(5PGおよび5NG)とSi層
22の有する電子親和力を示し,また,EcおよびEvは伝導
帯の底および価電子帯の頂上,EiはEcとEvの中間の準位,
EFはフェルミ準位をそれぞれ示す。第2図(a)はゲー
ト電圧が0ボルトの場合に相当する。この状態において
は,i−Si1-xGex層21およびi−Si層22にはチャネルが発
生していない。FIG. 2 is an energy band diagram for the CMOS structure of FIG. In the figure, p p and χ s are
Polycrystalline silicon gate (5PG and 5NG) and Si layer respectively
Indicates electron affinity with the 22, also, E c and E v are the top of the bottom and the valence band of the conduction band, E i is an intermediate level of E c and E v,
E F indicates the Fermi level, respectively. FIG. 2 (a) corresponds to the case where the gate voltage is 0 volt. In this state, the i-Si 1-x Ge x layer 21 and the i-Si layer 22 not channel occurs.
これに対して,第2図(b)に示すように,ゲート
(5PGおよび5NG)にある大きさの正のバイアス電圧VTN
を印加すると,SiO2ゲート絶縁膜(4PGおよび4NG)との
界面近傍におけるi−Si層22の伝導帯に蓄積された電子
によるnチャネルが発生する。一方,第2図(c)に示
すように,ゲート(5PGおよび5NG)にある大きさの負の
バイアス電圧VTPを印加すると,i−Si層22との界面近傍
近傍におけるi−Si1-xGex層21の価電子帯に蓄積された
正孔によるpチャネルが発生する。すなわち,上記バイ
アス電圧VTNはNMOSトランジスタが導通状態になる閾値
電圧であり,ゲート−ソース間電圧VGSがVGS>VTNのと
きにCMOSゲートのNMOSトランジスタが導通する。一方,
バイアス電圧VTPはPMOSトランジスタが導通状態になる
閾値電圧であり,VGS<VTPの時にCMOSゲートのPMOSトラ
ンジスタが導通する。On the other hand, as shown in FIG. 2 (b), a positive bias voltage V TN of a certain magnitude exists at the gates (5PG and 5NG).
When n is applied, an n-channel is generated by electrons accumulated in the conduction band of the i-Si layer 22 near the interface with the SiO 2 gate insulating film (4PG and 4NG). On the other hand, as shown in FIG. 2 (c), a gate (5PG and 5 ng) by applying a negative bias voltage V TP of magnitude in, near the interface vicinity of the i-Si layer 22 i-Si 1- p-channel occurs due to the positive holes accumulated in the valence band of x Ge x layer 21. That is, the bias voltage V TN is a threshold voltage at which the NMOS transistor becomes conductive, and when the gate-source voltage V GS is V GS > V TN , the NMOS transistor of the CMOS gate is conductive. on the other hand,
The bias voltage VTP is a threshold voltage at which the PMOS transistor is turned on, and when VGS < VTP , the PMOS transistor of the CMOS gate is turned on.
第3図(a)および(b)はCMOSゲートの動作を説明
するための図であって,それぞれ,NMOSトランジスタとP
MOSトランジスタのソース−ドレイン間抵抗RDSと前記V
GSの関係,および,CMOSゲートの出力電圧VOとVGSの関係
を示す一般なグラフである。これらのグラフについては
特別の説明を要しないが,CMOSゲートの論理振幅,すな
わち,出力電圧VOを高レベル(例えばVSS)と低レベル
(例えば0ボルト)に切り替えるために要する入力信号
電圧VI(前記VGS)の変化量は,上記VTNとVTPの差であ
る。FIGS. 3 (a) and 3 (b) are diagrams for explaining the operation of the CMOS gate.
MOS transistor source-drain resistance R DS and V
5 is a general graph showing the relationship between GS and the relationship between the output voltage V O and V GS of the CMOS gate. Although no special explanation is required for these graphs, the logic amplitude of the CMOS gate, that is, the input signal voltage V V required to switch the output voltage V O between a high level (for example, V SS ) and a low level (for example, 0 volt) is shown. The amount of change in I (V GS ) is the difference between V TN and V TP .
上記実施例のように,pチャネル層を真性半導体である
i−Si1-xGex層21で構成することにより,第7図に示し
たようなp型Ge層2Bを用いた場合に比べ,VTPはより低電
圧方向に移行するため,CMOSゲートの論理振幅が拡大さ
れる。As in the above embodiment, by constituting the p-channel layer by i-Si 1-x Ge x layer 21 is an intrinsic semiconductor, compared with the case of using a p-type Ge layer 2B, as shown in FIG. 7 Since VTP shifts to a lower voltage direction, the logic amplitude of the CMOS gate is expanded.
次ぎに,第1図に示した構造を有するCMOS構造の形成
工程を第4図の要部断面図を参照して説明する。Next, a process of forming a CMOS structure having the structure shown in FIG. 1 will be described with reference to a cross-sectional view of a main part in FIG.
第4図(a)に示すように,例えばi−Si基板1上
に,厚さ約200Åのi−Si1-xGex層21と厚さ約100Åのi
−Si層22を順次形成する。これらの層の形成は周知のMB
E(分子線エピタキシ)法を用いるのが好適である。前
記のように,i−Si1-xGex層21の組成は,i−Si基板1との
界面においてx=0であり,層厚の中央近傍でx=1と
なり,i−Si層22との界面で再びx=0となるように連続
的に変化させる。これはMBE法を用いて容易に施行可能
である。Si1-xGex層21はその形成後,同一装置内におい
て引き続いて形成されるSi層22によって覆われてしまう
ため,大気に曝されることがなく,安定な界面状態を保
つことができる。Fourth, as shown in Figure (a), for example i-Si on the substrate 1, a thickness of about 200Å i-Si 1-x Ge x layer 21 and the thickness of about 100Å of i
-Forming an Si layer 22 sequentially; The formation of these layers is well-known MB
It is preferable to use the E (molecular beam epitaxy) method. As indicated above, the composition of the i-Si 1-x Ge x layer 21, at the interface between the i-Si substrate 1 is x = 0, x = 1 becomes in the vicinity of the center of the layer thickness, i-Si layer 22 Are continuously changed so that x = 0 again at the interface with. This can be easily implemented using the MBE method. After the formation of the Si 1-x Ge x layer 21, the Si 1-x Ge x layer 21 is covered by the subsequently formed Si layer 22 in the same device, so that the interface state can be maintained without being exposed to the air. .
次いで,PMOSトランジスタ形成領域とNMOSトランジス
タ形成領域とを電気的に分離するために,これらの領域
間にプロトン(H+)を注入して,第4図(b)に示すよ
うに,分離層4Aを形成する。分離層4Aに代わる別の分離
手段としては,この領域のi−Si基板1ないしi−Si層
22をエッチング除去して溝を形成してもよい。分離層4A
を形成したのち,例えばi−Si層22全面を酸化してゲー
ト酸化膜となる厚さ約100ÅのSiO2膜40を形成する。Next, in order to electrically separate the PMOS transistor formation region and the NMOS transistor formation region, protons (H + ) are implanted between these regions, and as shown in FIG. To form As another separating means instead of the separating layer 4A, the i-Si substrate 1 to i-Si layer
The groove may be formed by removing the groove 22. Separation layer 4A
After that, for example, the entire surface of the i-Si layer 22 is oxidized to form a SiO 2 film 40 having a thickness of about 100 ° which becomes a gate oxide film.
次いで,SiO2膜40上全面に,例えば周知のCVD法を用い
て,厚さ約3500Åの多結晶シリコン層を形成する。この
多結晶シリコン層およびSiO2膜40を,周知のリソグラフ
技術を用いて選択的に除去し,砒素(As)をドープし
て,第4図(c)に示すように,それぞれゲート絶縁膜
4PGおよび4NGを介してi−Si層22上に対向するゲート5P
Gおよび5NGを形成する。Next, a polycrystalline silicon layer having a thickness of about 3500 ° is formed on the entire surface of the SiO 2 film 40 using, for example, a known CVD method. The polycrystalline silicon layer and the SiO 2 film 40 are selectively removed by using a well-known lithographic technique, doped with arsenic (As), and then, as shown in FIG.
Gate 5P opposed to i-Si layer 22 via 4PG and 4NG
Form G and 5NG.
上記ののち,第4図(d)に示すように,NMOS形成領
域を,例えばアルミニゥム(Al)から成るマスク層23に
より選択的にマスクし,マスク層23から露出している表
面に,p型不純物としてBF2(二弗化硼素)イオン(B
F2 +)を注入する。このときのドーズ量は約1015ions/cm
2とし,イオン加速電圧は約50KeVとする。上記イオン加
速電圧においてはBF2イオンはゲート5PGを通過できず,
その結果,ゲート5PGの両側にp+ソース/ドレイン7お
よび8が形成される。p+ソース/ドレイン7および8は
i−Si1-xGex層21に接する深さに形成すれば充分である
が,上記イオン加速電圧によれば,BF2イオンはi−Si層
22およびi−Si1-xGex層21を通過するエネルギーを有し
ているため,ソース/ドレイン7および8はi−Si基板
1に達する深さとなる。After the above, as shown in FIG. 4 (d), the NMOS formation region is selectively masked with a mask layer 23 made of, for example, aluminum (Al), and a p-type region is formed on the surface exposed from the mask layer 23. BF 2 (boron difluoride) ion (B
F 2 +) is injected. The dose at this time is about 10 15 ions / cm
2 , and the ion acceleration voltage is about 50 KeV. At the above ion acceleration voltage, BF 2 ions cannot pass through the gate 5PG,
As a result, p + source / drain 7 and 8 are formed on both sides of gate 5PG. Although p + source / drain 7 and 8 it is sufficient to form a depth in contact with the i-Si 1-x Ge x layer 21, according to the ion acceleration voltage, BF 2 ions are i-Si layer
Because they have an energy that passes through 22 and i-Si 1-x Ge x layer 21, the source / drain 7 and 8 a depth reaching the i-Si substrate 1.
次いで,マスク層23を除去したのち,第4図(e)に
示すように,PMOS形成領域を上記と同様にAlマスク層24
により選択的にマスクし,マスク層24から露出している
表面に,n型不純物としてAsイオン(As+)を注入する。
このときのドーズ量は約1016ions/cm2とし,イオン加速
電圧は約120KeVとする。上記イオン加速電圧においては
Asイオンはゲート5NGを通過できず,その結果,ゲート5
NGの両側にn+ソース/ドレイン11および10が形成され
る。n+ソース/ドレイン11および10はi−Si層22に接す
る深さに形成すれば充分であるが,上記イオン加速電圧
によれば,Asイオンはi−Si層22およびi−Si1-xGex層2
1を通過するエネルギーを有しているため,ソース/ド
レイン11および10はi−Si基板1に達する深さとなる。Next, after the mask layer 23 is removed, as shown in FIG.
, And As ions (As + ) are implanted as n-type impurities into the surface exposed from the mask layer 24.
The dose at this time is about 10 16 ions / cm 2 and the ion acceleration voltage is about 120 KeV. In the above ion acceleration voltage
As ions cannot pass through gate 5NG, resulting in gate 5
N + source / drain 11 and 10 are formed on both sides of NG. It is sufficient if the n + source / drain 11 and 10 are formed at a depth in contact with the i-Si layer 22. However, according to the above-mentioned ion accelerating voltage, As ions are converted into the i-Si layer 22 and i-Si 1-x Ge x layer 2
The source / drain 11 and 10 have a depth reaching the i-Si substrate 1 because they have energy passing through 1.
上記ののち,マスク層24を除去し,第4図(f)に示
すように,ソース/ドレイン7,8,10,11にそれぞれ接続
された,例えばAl層から成るソース/ドレイン電極12,1
3,15,16を形成する。ソース/ドレイン電極12,13,15,16
の形成は,周知の薄膜技術およびリソグラフ技術を用い
て行えばよい。以後,第1図に示したように,ゲート5P
Gと5NGおよびp+ドレイン8とn+ドレイン10をそれぞれ相
互接続して本発明に係るCMOS構造が完成する。After the above, the mask layer 24 is removed, and as shown in FIG. 4 (f), the source / drain electrodes 12, 1 made of, for example, an Al layer connected to the source / drain 7, 8, 10, 11 respectively.
3,15,16 are formed. Source / drain electrodes 12, 13, 15, 16
May be formed using a known thin film technique and lithographic technique. Thereafter, as shown in FIG.
The G and 5 NG and the p + drain 8 and the n + drain 10 are interconnected to complete the CMOS structure according to the present invention.
本発明によれば,高正孔移動度のGe層とSi層とが積層
された半導体層をチャネル層とするPMOSトランジスタと
NMOSトランジスタが形成でき,高速・高電流容量のCMOS
トランジスタを実現可能とする効果がある。とくに,本
発明のCMOS構造では,チャネル層が真性半導体で構成さ
れているため,動作マージンが拡大され,さらに,素子
の均一性が向上される。According to the present invention, there is provided a PMOS transistor in which a semiconductor layer in which a Ge layer and a Si layer having high hole mobility are stacked is used as a channel layer.
High speed, high current capacity CMOS that can form NMOS transistors
There is an effect that a transistor can be realized. In particular, in the CMOS structure of the present invention, since the channel layer is made of an intrinsic semiconductor, the operation margin is expanded, and the uniformity of the device is further improved.
第1図は本発明に係るCMOS構造を示す要部断面図, 第2図は第1図のCOMS構造におけるエネルギーバンドダ
イヤグラム, 第3図はCMOSゲートの動作を説明するためのグラフ, 第4図は第1図のCMOS構造の形成工程を示す要部断面
図, 第5図はCMOSトランジスタの等価回路図, 第6図はGeSi層をチャネル層とする従来のpチャネル型
FETの構造を示す要部断面図, 第7図はGe層とSi層の積層をチャネル層として用いるCM
OS構造の本発明による改良前の構造を説明するための要
部断面図 である。 図において, 1はi−Si基板, 2Aはp型Si1-xGex層, 2Bはp型Ge層, 3はp型Si層, 4Aは分離層, 4PGおよび4NGはゲート絶縁膜, 5PGおよび5NGはゲート, 7と8はp+ソース/ドレイン, 11と10はn+ソース/ドレイン, 12と13と15と16はソース/ドレイン電極, 21はi−Si1-xGex層, 22はi−Si層, 23と24はマスク層, 40はSiO2膜 である。FIG. 1 is a sectional view of a principal part showing a CMOS structure according to the present invention, FIG. 2 is an energy band diagram in the COMS structure of FIG. 1, FIG. 3 is a graph for explaining the operation of a CMOS gate, FIG. Is a cross-sectional view of a main part showing a process of forming the CMOS structure of FIG. 1, FIG. 5 is an equivalent circuit diagram of a CMOS transistor, and FIG. 6 is a conventional p-channel type using a GeSi layer as a channel layer.
FIG. 7 is a cross-sectional view of a main part showing a structure of a FET.
FIG. 3 is a cross-sectional view of a main part for describing a structure of an OS structure before the improvement according to the present invention. In the figure, 1 is i-Si substrate, 2A is p-type Si 1-x Ge x layer, 2B is p-type Ge layer, 3 p-type Si layer, 4A separation layer, 4PG and 4NG gate insulating film, 5PG and 5NG gate, 7 and 8 p + source / drain 11 and 10 are n + source / drain, 12 and 13 and 15 and 16 the source / drain electrode, 21 i-Si 1-x Ge x layer, 22 is an i-Si layer, 23 and 24 are mask layers, and 40 is an SiO 2 film.
Claims (1)
域と第2領域のそれぞれに順次積層された真性Si1-xGex
層および真性Si層と, 該第1および第2領域のそれぞれを周囲と電気的に分離
する手段と, 該第1領域内の所定領域に該真性Si層側から該真性Si
1-xGex層に達するようにp型不純物を注入して形成され
たソース/ドレイン領域と, 該第2領域内の所定領域における該真性Si層にn型不純
物を注入して成るソース/ドレイン領域と, 該第1および第2領域のそれぞれにおける該ソース/ド
レイン領域間の該真性Si層上に絶縁層を介して形成され
たゲート電極と, 該第1および第2領域のそれぞれにおける該ソース/ド
レイン領域と接触するように形成されたオーミック電極 を備えたことを特徴とする半導体装置。 1. Intrinsic Si 1-x Ge x sequentially laminated on at least each of a first region and a second region on a high-resistance semiconductor substrate.
A layer and an intrinsic Si layer; means for electrically separating each of the first and second regions from the surroundings; and a predetermined region in the first region from the intrinsic Si layer side to the intrinsic Si layer.
1-x Ge x and the source / drain regions formed by implanting p-type impurity so as to reach the layer, formed by implanting n-type impurities into said vacuum resistance Si layer in a predetermined area of the second region source / A drain region; a gate electrode formed on the intrinsic Si layer between the source / drain regions in each of the first and second regions via an insulating layer; and a gate electrode in each of the first and second regions. A semiconductor device comprising: an ohmic electrode formed to be in contact with a source / drain region.
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