JP2608177B2 - Band stop filter - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、誘電体共振器を用いた帯域阻止フィルタに
関する。本発明の帯域阻止フィルタは、たとえば自動車
電話や携帯電話、各種無線通信装置などの分野で用いら
れるものである。Description: TECHNICAL FIELD The present invention relates to a band rejection filter using a dielectric resonator. The band rejection filter of the present invention is used, for example, in the fields of car phones, mobile phones, various wireless communication devices, and the like.
第７図の等価回路で示されるように構成された帯域フ
ィルタは公知である。この帯域阻止フィルタは、３個の
誘電体共振器（等価回路的にはインダクタンスとキャパ
シタンスの並列回路で表現される）K1,K2,K3の出力端か
ら結合容量C1,C2,C3を介して端子A,B,Cを導出してい
る。端子A,B,Cはそれぞれ帯域阻止フィルタとしての入
出力端子T1,T2に接続される。また、端子A,B間、および
端子B,C間にはそれぞれ結合用のインダクタンスL12ない
しL23が接続されている。さらに、端子Ｂとアースとの
間に接地容量CBが接続され、また端子Ａとアースとの
間，および端子Ｃとアースとの間にも必要に応じてそれ
ぞれ接地容量CA,CCが接続される。Bandpass filters configured as shown by the equivalent circuit of FIG. 7 are known. This band rejection filter has coupling capacitances C 1 , C 2 , and C 3 from the output terminals of three dielectric resonators K 1 , K 2 , and K 3 (equivalently represented by a parallel circuit of inductance and capacitance). terminal a through C 3, B, and derives C. Terminals A, B and C are connected to input / output terminals T 1 and T 2 as band rejection filters, respectively. The terminal A, between B, and the terminal B, to the inductance L 12 not for each bond between C L 23 is connected. Further, a ground capacitance C B is connected between the terminal B and the ground, and ground capacitances C A and C C are respectively provided between the terminal A and the ground and between the terminal C and the ground as necessary. Connected.
第７図の等価回路に示す帯域阻止フィルタの一具体例
を、第８図を参照して説明する。A specific example of the band rejection filter shown in the equivalent circuit of FIG. 7 will be described with reference to FIG.
誘電体共振器K1,K2,K3はそれぞれ誘電体ブロックによ
って構成されている。すなわち、誘電体ブロックに共振
子孔を穿設し、誘電体ブロックのオープン面を除く全面
および共振子孔内面に導電膜を施すことによって誘電体
共振器が構成されている。この誘電体共振器K1,K2,K3の
出力端は共振子孔内面の導電膜に接触する接続リード
S1,S2,S3を介して導出される。結合容量C1,C2,C3とし
て、この実施例ではチップコンデンサが用いられてお
り、その一方の電極に接続リードS1,S2,S3が接続され
る。結合容量C1,C2の他方の電極間、および結合容量C2,
C3の他方の電極間にそれぞれインダクタンスL12ないしL
23が接続される。接地容量CA,CB,CCは、ここではプリン
ト基板用として作られるプラスチック板などを流用して
構成される誘電体板Y1,Y2,Y3を用いて得られる。各誘電
体板Y1,Y2,Y3の一面（図示の場合、裏面）には全面に導
電膜を形成してアース電位とし、他面（図示の場合、表
面）にはそれぞれ導電膜D1,D2,D3が形成されている。こ
のような構成により、裏面の導電膜と表面の導電膜D1,D
2,D3とをコンデンサ電極としてそれぞれ接地容量CA,CB,
CCが構成される。導電膜D1,D2,D3と結合容量C1,C2,C3と
の間を接続する接続リードは図示が省略されている。外
部回路への入出力端子は入出力端に位置する両誘電体板
Y1,Y3上の導電膜D1,D3から端子リードSA,SCを介して導
出される。Each of the dielectric resonators K 1 , K 2 and K 3 is constituted by a dielectric block. That is, a dielectric resonator is formed by forming a resonator hole in the dielectric block and applying a conductive film to the entire surface of the dielectric block except for the open surface and to the inner surface of the resonator hole. The output terminals of the dielectric resonators K 1 , K 2 , and K 3 are connected to the connection leads in contact with the conductive film on the inner surface of the resonator hole.
It is derived via S 1 , S 2 and S 3 . In this embodiment, chip capacitors are used as the coupling capacitors C 1 , C 2 , and C 3 , and connection leads S 1 , S 2 , and S 3 are connected to one of the electrodes. Between the other electrode of the coupling capacitance C 1 , C 2 , and the coupling capacitance C 2 ,
Inductance L 12 to L between the other electrodes of C 3
23 is connected. The ground capacitances C A , C B , and C C are obtained here by using dielectric plates Y 1 , Y 2 , and Y 3 that are formed by diverting a plastic plate or the like made for a printed circuit board. A conductive film is formed on the entire surface (the back surface in the case shown) of each of the dielectric plates Y 1 , Y 2 , and Y 3 to have the ground potential, and the conductive film D is formed on the other surface (the front surface in the case shown), respectively. 1 , D 2 and D 3 are formed. With such a configuration, the conductive film on the back surface and the conductive films D 1 , D
2 and D 3 as capacitor electrodes, and ground capacitances C A , C B ,
C C is constructed. Connection leads for connecting the conductive films D 1 , D 2 , D 3 to the coupling capacitors C 1 , C 2 , C 3 are not shown. The input / output terminals to the external circuit are both dielectric plates located at the input / output terminals
Y 1, Y 3 on the conductive film D 1, D 3 from the terminal lead S A, is derived through the S C.
第７図の等価回路に従って第８図のように構成される
帯域阻止フィルタの周波数特性は第９図に示すようにな
る。横軸は周波数ｆを示しており、縦軸は減衰量を示し
ている。f0は減衰周波数帯域の中心周波数を示してい
る。なお、図において、実線は通過特性を、また破線は
反射特性をそれぞれ示している。The frequency characteristics of the band rejection filter configured as shown in FIG. 8 according to the equivalent circuit of FIG. 7 are as shown in FIG. The horizontal axis indicates the frequency f, and the vertical axis indicates the amount of attenuation. f 0 indicates the center frequency of the attenuation frequency band. In the drawing, a solid line indicates a pass characteristic, and a broken line indicates a reflection characteristic.
第８図から分かるように、従来の帯域阻止フィルタは
部品点数が非常に多いのみならず、結合容量C1,C2,C3と
接地容量CA,CB,CCとの間を接続するとともにその接続点
（第７図のA,B,C）にはさらにインダクタンスL12,L23お
よび端子リードSA,SCを接続しなければならない。これ
らの接続は半田付けによって行われるのであるが、その
作業の性質上、実装が困難となる。仮に実装したとして
も、半田付けの結果の確認が難しく、不良の発見が困難
である。As can be seen from FIG. 8, the conventional band rejection filter not only has a very large number of components but also connects the coupling capacitors C 1 , C 2 , C 3 and the ground capacitors C A , C B , C C. At the same time, the connection points (A, B, and C in FIG. 7) must further be connected with inductances L 12 and L 23 and terminal leads S A and S C. These connections are made by soldering, but mounting is difficult due to the nature of the work. Even if it is mounted, it is difficult to confirm the result of soldering, and it is difficult to find a defect.
本発明は以上の事情を考慮してなされたもので、大型
にすることなく実装の容易な帯域阻止フィルタを提供す
ることを目的とする。The present invention has been made in view of the above circumstances, and has as its object to provide a band rejection filter that can be easily mounted without increasing the size.
上記目的を達成するために本発明は、第１の誘電体ブ
ロックによって構成された少なくとも２組の誘電体共振
器を備え、これらの誘電体共振器の出力端からそれぞれ
結合容量を介して各フィルタ段の出力端を導出するとと
もに、各各フィルタ段の出力端をそれぞれ接地容量を介
して接地し、隣り合うフィルタ段相互間をフィルタ段出
力端相互間に接続したインダクタンスを介して結合し、
両端に位置するフィルタ段の出力端から帯域阻止フィル
タとしての入出力端子を導出した帯域阻止フィルタにお
いて、軸心に沿った貫通孔を形成した第２の誘電体ブロ
ックを備え、この第２の誘電体ブロックの貫通孔の内面
および貫通孔を挟んで互いに平行な関係にある２つの表
面に導電膜を形成し、貫通孔内面の導電膜を第１の電極
とし、この第１の電極と両表面の導電膜によって構成さ
れる第２および第３の電極との間にそれぞれ結合容量お
よび接地容量を構成したことを特徴とする。In order to achieve the above object, the present invention comprises at least two sets of dielectric resonators constituted by a first dielectric block, and each filter is connected to an output terminal of each of these dielectric resonators via a coupling capacitor. The output terminals of the filter stages are derived, the output terminals of the respective filter stages are grounded via ground capacitors, and adjacent filter stages are coupled via an inductance connected between the filter stage output terminals.
In a band rejection filter in which input / output terminals as band rejection filters are derived from output ends of filter stages located at both ends, a second dielectric block having a through hole formed along an axis is provided. A conductive film is formed on the inner surface of the through hole of the body block and on two surfaces parallel to each other with the through hole interposed therebetween, and the conductive film on the inner surface of the through hole is used as a first electrode. Characterized in that a coupling capacitance and a ground capacitance are respectively formed between the second electrode and the third electrode formed of the conductive film.
本発明の帯域阻止フィルタにおいては、貫通孔を形成
した第２の誘電体ブロックを用意し、その貫通孔内面に
導電膜を形成してこれを共通電極とし、貫通孔と平行な
関係にある２表面にも導電膜を形成してそれを第2,第３
の電極とし、共通電極と第２および第３の電極間にそれ
ぞれ結合容量および接地容量を構成する。この構成によ
れば、１つの誘電体ブロックで共通電極を用いて結合容
量および接地容量を得ているため、大型化を回避しつ
つ、両容量間を接続する接続リードとその半田付け作業
を不要とすることができる。In the band rejection filter of the present invention, a second dielectric block having a through-hole is prepared, a conductive film is formed on the inner surface of the through-hole, and this is used as a common electrode. A conductive film is also formed on the surface and the second and third conductive films are formed.
And a coupling capacitance and a ground capacitance are respectively formed between the common electrode and the second and third electrodes. According to this configuration, since the coupling capacitance and the ground capacitance are obtained by using the common electrode in one dielectric block, the connection lead connecting between the two capacitances and the soldering work thereof are unnecessary while avoiding an increase in size. It can be.
第１図は本発明による帯域阻止フィルタの一実施例を
示すものである。この実施例においては、各段の結合容
量と接地容量とが共通の誘電体ブロック10a,10b,10cに
よって構成されているのが特徴である。すなわち、直方
体形状の誘電体ブロック10a,10b,10cにはそれぞれ軸心
方向に沿って貫通孔11a,11b,11cが形成され、それらの
各貫通孔内面および誘電体ブロック10a,10b,10cの各下
面および上面にそれぞれ導電膜（ハッチング部）を形成
している。この構成によれば、貫通孔内面の導電膜が第
７図の接続点A,B,Cに相当し、特別な接続リードを用い
ることなく各段ごとに相互接続された一対の容量（結合
容量と接地容量）を得ることができる。したがって、各
段ごとに、公知技術に従って構成された誘電体共振器
K1,K2,K3の出力端と第２の誘電体ブロック10a,10b,10c
の上面12a,12b,12cの導電膜とを接続リードS1,S2,S3に
より接続し、また誘電体ブロック10a,10bの貫通孔11a,1
1b内面の導電膜相互間、及び誘電体ブロック10b,10cの
貫通孔11b,11c内面の導電膜相互間にそれぞれ結合イン
ダクタンスL12,L23を接続し、さらに両誘電体ブロック1
0a,10cの貫通孔11a,11cにそれぞれ端子リードSA,SCを挿
入ないし接続することによって、第７図に示す帯域阻止
フィルタが構成されている。FIG. 1 shows an embodiment of a band rejection filter according to the present invention. This embodiment is characterized in that the coupling capacitance and the ground capacitance of each stage are constituted by common dielectric blocks 10a, 10b and 10c. That is, through-holes 11a, 11b, and 11c are formed in the rectangular parallelepiped dielectric blocks 10a, 10b, and 10c along the axial direction, respectively, and the inner surface of each through-hole and each of the dielectric blocks 10a, 10b, and 10c. A conductive film (hatched portion) is formed on each of the lower surface and the upper surface. According to this configuration, the conductive film on the inner surface of the through hole corresponds to the connection points A, B, and C in FIG. 7, and a pair of capacitors (coupling capacitors) interconnected at each stage without using special connection leads. And the ground capacitance). Therefore, for each stage, a dielectric resonator constructed according to the known technique
Output terminals of K 1 , K 2 , K 3 and second dielectric blocks 10a, 10b, 10c
Of the upper surface 12a, 12b, connecting the 12c of the conductive film leads S 1, connected by S 2, S 3, also the dielectric block 10a, 10b of the through holes 11a, 1
Between the conductive film mutual 1b inner surface, and the dielectric block 10b, the through hole 11b of 10c, connected respectively coupling inductance L 12, L 23 between the conductive film mutual 11c inner surface, further both the dielectric block 1
The band rejection filter shown in FIG. 7 is configured by inserting or connecting the terminal leads S A and S C to the through holes 11a and 11c of the 0a and 10c, respectively.
第２図は第１図における誘電体ブロック10a,10b,10c
の一具体例を示すものである。この実施例の誘電体ブロ
ック10は、焼結等によって形成された直方体形状の誘電
体ブロックを基にして構成されており、その軸心に沿っ
て貫通孔11を形成している。貫通孔11の内面とそれに平
行な関係にある任意の対向面として上面12および下面13
に導電膜（ハッチング参照）を形成している。この構成
により、貫通孔11の内面の導電膜と上面12の導電膜との
間、および貫通孔11の内面の導電膜と下面13の導電膜と
の間に、それぞれ、導電膜相互間の対向面積・間隔、お
よびその間に介在する誘電体の比誘電率に従って容量
C1,CAが構成される。容量C1は結合容量として機能し、
容量CAは接地容量として機能する。この実施例から分か
るように、両容量C1,CAは１つの誘電体ブロック10によ
って構成され、しかも両容量C1,CA間は接続リードを用
いることなく接続された状態となっている。なお、この
実施例は、軸心方向の途中で段付けを行うことにより、
すなわち、上面の軸心方向長さl1および下面の軸心方向
長さl2を適当に設定することによって接地容量CAに影響
を与えることなく結合容量C1の値を小さくした構成例を
示すものである。もちろん、容量の大小関係は、図示の
ものとは逆の関係にすることもできる。この実施例の場
合、段付けの無いものを作って導電膜を形成してから機
械加工により段付けを施せばよい。結合容量C1および接
地容量CAの値いかんによって、面12および面13の軸方向
長さl1およびl2を調整すればよい。FIG. 2 shows the dielectric blocks 10a, 10b, 10c in FIG.
1 shows a specific example. The dielectric block 10 of this embodiment is configured based on a rectangular parallelepiped dielectric block formed by sintering or the like, and has a through hole 11 formed along the axis thereof. The upper surface 12 and the lower surface 13 are arbitrary opposing surfaces parallel to the inner surface of the through hole 11.
A conductive film (see hatching). With this configuration, the opposing conductive films are provided between the conductive film on the inner surface of the through hole 11 and the conductive film on the upper surface 12 and between the conductive film on the inner surface of the through hole 11 and the conductive film on the lower surface 13, respectively. Capacitance according to area / spacing and relative permittivity of dielectric interposed between them
C 1 and C A are configured. The capacitance C 1 functions as a coupling capacitance,
Capacity C A is to function as a ground capacity. As can be seen from this embodiment, both capacitors C 1 and C A are constituted by one dielectric block 10, and both capacitors C 1 and C A are connected without using connection leads. . In this embodiment, by performing stepping in the middle of the axial direction,
That is, a configuration example in which a smaller value of coupling capacitance C 1 without affecting the ground capacitance C A by setting the axial length l 1 and the lower surface of the axial length l 2 of the upper surface properly It is shown. Of course, the magnitude relationship between the capacities may be reversed from that shown in the figure. In the case of this embodiment, it is only necessary to make a step-free material and form a conductive film, and then perform the stepping by machining. The value Ikan coupling capacitance C 1 and ground capacitance C A, may be adjusted axial length l 1 and l 2 of the surface 12 and the surface 13.
第３図は結合容量C1および接地容量CAが同一値を持っ
ている場合に適用しうる誘電体ブロック10の構成例を示
すものである。この実施例の誘電体ブロック10は直方体
形状をしており、したがって、第２図においてl1＝l2と
した場合に相当する。しかし、この実施例においては、
導電膜を全面に形成するのではなしに、少なくとも一方
の導電膜面積を少なくすることにより、より小さい値の
容量を持たせることも可能である。FIG. 3 shows a configuration example of the dielectric block 10 which is applicable to a case where the coupling capacitor C 1 and a ground capacitance C A have the same value. The dielectric block 10 of this embodiment has a rectangular parallelepiped shape, and thus corresponds to the case where l 1 = l 2 in FIG. However, in this example,
Instead of forming the conductive film over the entire surface, it is possible to provide a smaller value of capacitance by reducing the area of at least one conductive film.
第４図は、アース電位の基板14上に載置された第３図
の誘電体ブロック10の導電膜を施した貫通孔に接続リー
ドＳを挿入した状態を示すものである。このように、対
の容量を構成する誘電体ブロック10を用いることによ
り、実装の容易な、機械的強度の安定した端子を有する
帯域阻止フィルタを構成することができる。FIG. 4 shows a state where the connection lead S is inserted into a through hole provided with a conductive film of the dielectric block 10 of FIG. 3 placed on the substrate 14 at the ground potential. As described above, by using the dielectric blocks 10 constituting a pair of capacitors, it is possible to configure a band rejection filter having terminals with stable mechanical strength, which is easy to mount.
第５図は１つの誘電体ブロック10に複数の貫通孔を並
設する例として３つの貫通孔11a,11b,11cを形成し、誘
電体ブロック10の各貫通孔内面および下面13の全部のほ
か、上面12には貫通孔に対応させて互いに絶縁された３
箇所の導電膜12a,12b,12cを形成している。このように
構成することによって、第７図の等価回路に示されてい
るような３段構成の帯域阻止フィルタに好適な３対の容
量（C1,CA）（C2,CB），（C3,CC）を１つの誘電体ブロ
ック10で構成することができる。FIG. 5 shows an example in which a plurality of through-holes are formed in parallel in one dielectric block 10, and three through-holes 11a, 11b, 11c are formed, and in addition to the entire inner surface and lower surface 13 of each through-hole of the dielectric block 10, , The upper surface 12 is insulated from each other so as to correspond to the through holes.
The conductive films 12a, 12b, and 12c at the locations are formed. With this configuration, three pairs of capacitances (C 1 , C A ) (C 2 , C B ) suitable for a three-stage band rejection filter as shown in the equivalent circuit of FIG. (C 3 , C C ) can be constituted by one dielectric block 10.
第６図は、共通の誘電体ブロック20に並設された３つ
の共振器孔21a,21b,21cによってそれぞれ構成された３
つの誘電体共振器と結合阻止孔22a,22bとを有する３段
型の誘電体共振器に、誘電体ブロック10a,10b,10cを用
いて各段ごとに別々に構成された３個の容量対を組み合
わせた実施例を示すものである。他の構成部分は第１図
のものと変わりが無い。この実施例によっても、すでに
述べた特徴を有する帯域阻止フィルタを構成することが
できる。FIG. 6 shows three resonator holes 21a, 21b, 21c arranged side by side in a common dielectric block 20.
A three-stage type dielectric resonator having two dielectric resonators and coupling blocking holes 22a and 22b is provided with three capacitor pairs separately configured for each stage using dielectric blocks 10a, 10b and 10c. FIG. Other components are the same as those in FIG. According to this embodiment, a band rejection filter having the above-described characteristics can be formed.
以上詳述したように、結合容量と接地容量を１つの誘
電体ブロックを用いて構成することにより、部品点数が
少なく、しかも小型で、両者間の接続リードを不要と
し、実装の容易な帯域阻止フィルタを構成することがで
きる。As described in detail above, by forming the coupling capacitance and the ground capacitance using one dielectric block, the number of parts is small, the size is small, the connection lead between them is not required, and the band is easily mounted. A filter can be configured.
第１図は本発明による帯域阻止フィルタの一実施例を示
す分解斜視図、第２図および第３図はそれぞれ第１図の
帯域阻止フィルタにおける第２の誘電体ブロックの異な
る構成例を示す斜視図、第４図は第３図の誘電体ブロッ
クから入出力端子を導出する構成例を示す斜視図、第５
図は１つの誘電体ブロックに複数の容量対を構成する例
を示す斜視図、第６図は第１図の実施例に対する変形例
を示す斜視図、第７図は本発明を適用する帯域阻止フィ
ルタの等価回路図、第８図は第７図の等価回路に従って
構成された従来の帯域阻止フィルタの分解斜視図、第９
図は第７図および第８図の帯域阻止フィルタの周波数特
性を示すグラフである。 K1,K2,K3……誘電体共振器、S1,S2,S3……接続リード、
10,10a,10b,10c……第２の誘電体ブロック、11,11a,11
b,11c……貫通孔、12,……上面、13,13a,13b,13c……下
面、12a,12b,12c……導電膜、L12,L23……結合インダク
タンス、S,SA,SC……端子リード。FIG. 1 is an exploded perspective view showing an embodiment of a band rejection filter according to the present invention, and FIGS. 2 and 3 are perspective views showing different examples of the configuration of a second dielectric block in the band rejection filter of FIG. FIG. 4 is a perspective view showing an example of a configuration in which input / output terminals are derived from the dielectric block shown in FIG.
FIG. 6 is a perspective view showing an example in which a plurality of capacitor pairs are formed in one dielectric block, FIG. 6 is a perspective view showing a modification to the embodiment of FIG. 1, and FIG. 7 is a band rejection to which the present invention is applied. FIG. 8 is an exploded perspective view of a conventional band rejection filter constructed in accordance with the equivalent circuit of FIG. 7, and FIG.
The figure is a graph showing the frequency characteristics of the band rejection filters of FIGS. 7 and 8. K 1 , K 2 , K 3 ... dielectric resonators, S 1 , S 2 , S 3 ... connection leads,
10, 10a, 10b, 10c ... second dielectric block, 11, 11a, 11
b, 11c ... through hole, 12, ... top, 13, 13a, 13b, 13c ... lower surface, 12a, 12b, 12c ... conductive film, L 12, L 23 ... coupling inductance, S, S A, S C ... Terminal lead.
Claims (1)
少なくとも２組の誘電体共振器を備え、これらの誘電体
共振器の出力端からそれぞれ結合容量を介して各フィル
タ段の出力端を導出するとともに、各フィルタ段の出力
端をそれぞれ接地容量を介して接地し、隣り合うフィル
タ段相互間をフィルタ段出力端相互間に接続したインダ
クタンスを介して結合し、両端に位置するフィルタ段の
出力端から帯域阻止フィルタとしての入出力端子を導出
した帯域阻止フィルタにおいて、 軸心に沿った貫通孔を形成した第２の誘電体ブロックを
備え、この第２の誘電体ブロックの前記貫通孔の内面お
よび前記貫通孔を挟んで互いに平行な関係にある２つの
表面に導電膜を形成し、前記貫通孔内面の導電膜を第１
の電極とし、この第１の電極と前記両表面の導電膜によ
って構成される第２および第３の電極との間にそれぞれ
前記結合容量および接地容量を構成したことを特徴とす
る帯域阻止フィルタ。An output terminal of each filter stage is provided from an output terminal of each of these dielectric resonators via a coupling capacitor, the output terminal being provided with at least two sets of dielectric resonators formed by a first dielectric block. In addition, the output terminals of the filter stages are grounded via respective ground capacitors, the adjacent filter stages are coupled via the inductance connected between the filter stage output terminals, and the outputs of the filter stages located at both ends are connected. A band rejection filter having an input / output terminal as a band rejection filter derived from an end, comprising a second dielectric block having a through hole formed along an axis, and an inner surface of the through hole of the second dielectric block. And forming a conductive film on two surfaces parallel to each other with the through hole interposed therebetween.
Wherein the coupling capacitance and the ground capacitance are respectively formed between the first electrode and the second and third electrodes formed by the conductive films on both surfaces.
Priority Applications (3)
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| JP29957290A JP2608177B2 (en) | 1990-11-05 | 1990-11-05 | Band stop filter |
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| JP (1) | JP2608177B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970054817A (en) * | 1995-12-27 | 1997-07-31 | 이형도 | Duplex dielectric filter |
| KR20020006097A (en) * | 2000-07-11 | 2002-01-19 | 이형도 | An integrated dielectric filter |
| KR20020006098A (en) * | 2000-07-11 | 2002-01-19 | 이형도 | An integrated dielectric filter |
-
1990
- 1990-11-05 JP JP29957290A patent/JP2608177B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04170801A (en) | 1992-06-18 |
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