JP2607561Y2 - Semiconductor memory test equipment - Google Patents

Description

【考案の詳細な説明】[Detailed description of the invention]

【０００１】[0001]

【産業上の利用分野】この考案は、アドレス発生部にお
いて、割り込みアドレスを発生する半導体メモリ試験装
置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory test apparatus for generating an interrupt address in an address generator.

【０００２】[0002]

【従来の技術】図３に半導体メモリ試験装置の基本構成
を示す。半導体メモリ試験装置は、タイミング発生器、
試験パターン発生器、波形整形器、論理比較器、不良解
析メモリにより構成され、被試験メモリの試験を行う。
タイミング発生器で発生する基準クロックに従って、試
験パターン発生器は、被試験メモリに与えるアドレス信
号、データ信号、制御信号を出力する。これらの信号
は、波形整形器に与えられ、ここで試験に必要な波形に
整形して被試験メモリに印加される。被試験メモリは、
制御信号によって、データ信号の書き込み、読み出しの
制御が行われている。被試験メモリから読み出されたデ
ータ信号は論理比較器に与えられ、ここで試験パターン
発生器から出力される期待値データと読み出しデータと
が比較され、その一致、不一致により、被試験メモリの
良否判定を行う。不一致のときは、論理比較器から不良
解析メモリに不良データ信号が出力され、試験パターン
発生器から発生しているアドレス信号によって指定され
る不良解析メモリ内の部分に、その不良データ情報が記
憶される。試験終了後、この不良解析メモリの内容を調
べることにより、被試験メモリの不良アドレスを解析で
きる。2. Description of the Related Art FIG. 3 shows a basic configuration of a semiconductor memory test apparatus. The semiconductor memory test device includes a timing generator,
It is composed of a test pattern generator, a waveform shaper, a logical comparator, and a failure analysis memory, and tests the memory under test.
The test pattern generator outputs an address signal, a data signal, and a control signal to be supplied to the memory under test in accordance with the reference clock generated by the timing generator. These signals are applied to a waveform shaper, where they are shaped into waveforms necessary for the test and applied to the memory under test. The memory under test is
The control of the writing and reading of the data signal is performed by the control signal. The data signal read from the memory under test is supplied to the logical comparator, where the expected value data output from the test pattern generator and the read data are compared. Make a decision. If they do not match, a failure data signal is output from the logic comparator to the failure analysis memory, and the failure data information is stored in a portion in the failure analysis memory specified by the address signal generated from the test pattern generator. You. After the test is completed, the failure address of the memory under test can be analyzed by examining the contents of the failure analysis memory.

【０００３】図４に試験パターン発生器の内部構造を示
す。試験パターン発生器は、アドレス発生部、試験パタ
ーンデータ発生部、制御信号発生部、これらを制御する
シーケンス制御部及びアドレス・デスクランブラによっ
て構成される。シーケンス制御部は、パターン発生のた
めの一連の命令が格納されたインストラクションメモ
リ、そのアドレスを指定するプログラムカウンタ、プロ
グラムカウンタをメモリからの命令に基づいて制御する
プログラムカウンタコントローラで構成される。インス
トラクションメモリの各アドレスのメモリ領域は、シー
ケンス制御命令エリア、アドレス演算命令エリア、デー
タ演算命令エリア、制御信号発生命令エリアからなる。
プログラムカウンタの出力したアドレスによりインスト
ラクションメモリがアクセスされその内容がそれぞれプ
ログラムカウンタコントローラ、アドレス発生部、試験
パターンデータ発生部、制御信号発生部に与えられる。
プログラムカウンタコントローラは、読み出したシーケ
ンス制御命令をデコードしてプログラムカウンタをイン
クリメント、ホールド、または読み出したアドレスをロ
ードして新たにアドレスを発生することによりシーケン
ス発生を行っている。アドレス発生部は、Ｘアドレス演
算部とＹアドレス演算部を有し、インストラクションメ
モリのアドレス演算命令に従ってＸアドレス信号、Ｙア
ドレス信号を発生する。パターンデータ発生部、制御信
号発生部も同様に、データ信号、制御信号を発生する。
アドレス・デスクランブラは、アドレス発生部から出力
されたアドレスを、あらかじめ内部のメモリに格納され
た変換テーブルに従ってアドレス変換を行い出力する。FIG. 4 shows the internal structure of a test pattern generator. The test pattern generator includes an address generator, a test pattern data generator, a control signal generator, a sequence controller for controlling these, and an address descrambler. The sequence control unit includes an instruction memory in which a series of instructions for generating a pattern is stored, a program counter for designating an address of the instruction memory, and a program counter controller for controlling the program counter based on instructions from the memory. The memory area of each address of the instruction memory includes a sequence control instruction area, an address operation instruction area, a data operation instruction area, and a control signal generation instruction area.
The instruction memory is accessed by the address output from the program counter, and the contents are given to a program counter controller, an address generator, a test pattern data generator, and a control signal generator, respectively.
The program counter controller decodes the read sequence control instruction and increments or holds the program counter, or loads the read address and generates a new address to generate a sequence. The address generation unit has an X address operation unit and a Y address operation unit, and generates an X address signal and a Y address signal according to an address operation instruction of an instruction memory. Similarly, the pattern data generator and the control signal generator also generate a data signal and a control signal.
The address descrambler converts the address output from the address generator according to a conversion table stored in advance in an internal memory and outputs the result.

【０００４】アドレス発生部の内部の構成を図５に示
す。Ｙアドレス演算部は、以下のように構成されてい
る。ＹＨレジスタ２は、Ｙアドレスの初期値を格納す
る。ＹＢカウンタ１０は、プリセット命令によりＹＨレ
ジスタ２の値をロードしたり、アドレス演算命令により
インクリメント、デクリメント、ホールド等の動作を行
う。Ｍ１マルチプレクサ１７は、ＹＢカウンタ１０かＹ
Ｃカウンタ２０かの選択を行いＡＬＵ算術論理演算部１
９に入力する。Ｍ２マルチプレクサ１８は、Ｄ３カウン
タ１１、Ｄ４カウンタ１２の選択を行いＡＬＵ１９に入
力する。ＡＬＵ１９は、アドレス演算命令に従って、２
つの入力間の算術論理演算を行い、その結果をＹＣカウ
ンタ２０に格納する。Ｍ３マルチプレクサ２１は、ＹＢ
カウンタ１０かＹＣカウンタ２０かの選択を行い、マス
クゲート２２に出力する。マスクゲート２２は、データ
マスクレジスタ２３のマスクビットにより、入力データ
の上位ビットをマスクして出力する。Ｘアドレス演算部
も上記Ｙアドレス演算部と同様に構成されている。この
ようなＸ、Ｙアドレス演算部を含むアドレス発生部によ
り被試験メモリをアクセスする一連のアドレスを発生す
る。FIG. 5 shows the internal structure of the address generator. The Y address calculator is configured as follows. The YH register 2 stores an initial value of the Y address. The YB counter 10 loads the value of the YH register 2 by a preset instruction, and performs operations such as increment, decrement, and hold by an address operation instruction. The M1 multiplexer 17 is connected to the YB counter 10 or the Y
ALU arithmetic logic unit 1 by selecting C counter 20
Enter 9 The M2 multiplexer 18 selects the D3 counter 11 and the D4 counter 12 and inputs them to the ALU 19. The ALU 19 performs 2 according to the address operation instruction.
An arithmetic logic operation between the two inputs is performed, and the result is stored in the YC counter 20. The M3 multiplexer 21
The selection between the counter 10 and the YC counter 20 is performed, and the result is output to the mask gate 22. The mask gate 22 masks the upper bits of the input data with the mask bits of the data mask register 23 and outputs the masked data. The X address operation unit is configured similarly to the Y address operation unit. A series of addresses for accessing the memory under test is generated by the address generator including such an X and Y address calculator.

【０００５】[0005]

【考案が解決しようとする課題】近年、高速データ転送
が可能な高速ＤＲＡＭとしてシンクロナスＤＲＡＭが注
目されている。このシンクロナスＤＲＡＭでは、ＤＲＡ
Ｍの通常動作の他に、外部からのクロック（６６−１０
０ＭＨｚ）に同期して連続するアドレスへのアクセスが
可能である（バースト転送）。このタイミングチャート
を図６に示す。バースト転送では、あらかじめ内部レジ
スタに設定したデータにより、連続してアクセス可能な
ワード数（Ｗｒａｐ Ｌｅｎｇｔｈ）やモード等が制御
され、最初のアドレスを入力すると、それ以降のアドレ
スはデバイス内部で自動的に発生して高速アクセスが行
われる。図６は、Ｗｒａｐ Ｌｅｎｇｔｈ ４ の場合
を示している。／ＲＡＳの立ち下がりで行アドレスを取
り込み、／ＣＡＳの立ち下がりで列アドレス（Ｙ₁ ）が
取り込まれると、まず、Ｙ₁ のデータを出力し、入力ク
ロックに同期して、Ｙ₁ ＋１、Ｙ₁ ＋２、Ｙ₁ ＋３のア
ドレスのデータが連続して出力される。しかし、内部で
のアドレッシングは下位３ビットのみが有効であり、Ｗ
ｒａｐ Ｌｅｎｇｔｈ が８のシーケンシャルモード
で、Ｙアドレスのビット３が０の場合、入力アドレスに
対する下位４ビット（Ｙ０−Ｙ３）の値は、最初に印加
するアドレスに応じて次の８通りとなり、ビット３への
インクリメントは行われない。 ０−１−２−３−４−５−６−７ １−２−３−４−５−６−７−０ ２−３−４−５−６−７−０−１ ３−４−５−６−７−０−１−２ ４−５−６−７−０−１−２−３ ５−６−７−０−１−２−３−４ ６−７−０−１−２−３−４−５ ７−０−１−２−３−４−５−６ （１６進数） このシンクロナスＤＲＡＭを試験する場合、アドレス発
生器から被試験デバイスに印加したアドレスに対して、
メモリ内部で自動的に上記のようなアドレッシングが行
われるために、不良解析メモリに対しても、これと同じ
アドレスをアドレス発生部より発生しなければならな
い。従来の半導体メモリ試験装置を用いて、このような
アドレスを発生させると、アドレス発生部のカウンタが
全ビット有効であるために、次のようにカウントし、下
線部のアドレスがビット３をインクリメントした値にな
る。 ０−１−２−３−４−５−６−７ １−２−３−４−５−６−７−８ ２−３−４−５−６−７−８−９ ３−４−５−６−７−８−９−Ａ ４−５−６−７−８−９−Ａ−Ｂ ５−６−７−８−９−Ａ−Ｂ−Ｃ ６−７−８−９−Ａ−Ｂ−Ｃ−Ｄ ７−８−９−Ａ−Ｂ−Ｃ−Ｄ−Ｅ （１６進数） このため、被試験デバイスと異なったアドレスを、不良
解析メモリに対して発生してしまい、正しく不良解析で
きない問題がある。本考案は、アドレス発生部に割り込
みできる別のアドレスレジスタを設け、被試験デバイス
であるシンクロナスＤＲＡＭでのアドレス発生と同様の
アドレスをアドレス発生部より発生可能とする事を目的
としている。In recent years, a synchronous DRAM has attracted attention as a high-speed DRAM capable of high-speed data transfer. In this synchronous DRAM, DRA
M in addition to the normal operation of M, an external clock (66-10
0 MHz), it is possible to access consecutive addresses in synchronization with each other (burst transfer). FIG. 6 shows this timing chart. In burst transfer, the number of continuously accessible words (Wrap Length), mode, and the like are controlled by data set in an internal register in advance. When the first address is input, subsequent addresses are automatically set in the device. Occurs and high-speed access is performed. FIG. 6 shows the case of Wrap Length 4. When the row address is fetched at the falling edge of / RAS and the column address (Y ₁ ) is fetched at the falling edge of / CAS, first, the data of Y ₁ is output and Y ₁ +1 and Y ₁ are synchronized with the input clock. ₁ + 2, Y ₁ +3 address data is continuously output. However, for internal addressing, only the lower three bits are valid, and W
When bit 3 of the Y address is 0 in the sequential mode in which rap Length is 8, the value of the lower 4 bits (Y0-Y3) for the input address becomes the next 8 types according to the address to be applied first, and bit 3 Is not incremented. 0-1-2-3-4-5-6-7 1-2-3-4-5-6-7-0 2-3-3-5-6-7-0-01 3-4-5 -6-7-0-1-2 4-5-6-7-0-1-2-3 5-6-7-0-1-2-3-4 6-7-0-1-2- 3-4-5 7-0-1-2-3-4-5-6 (hexadecimal number) When testing this synchronous DRAM, the address applied from the address generator to the device under test is
Since the above-mentioned addressing is automatically performed inside the memory, the same address must be generated from the address generation unit also for the failure analysis memory. When such an address is generated using a conventional semiconductor memory test apparatus, the counter of the address generation unit counts as follows because all bits are valid, and the underlined address increments bit 3 as follows. Value. 0-1-2-3-4-5-6-7 1-2-3-4-5-6-7- 8 2-3-4-5-6-7- 8 - 9 3-4-5 -6-7- 8 - 9 - A 4-5-6-7- 8 - 9 - A - B 5-6-7- 8 - 9 - A - B - C 6-7- 8 - 9 - A - B - C - D 7- 8 - 9 - a - B - C - D - E (16 hex) Therefore, an address that is different from the device under test, will be generated for failure analysis memory, correct failure analysis There is a problem that cannot be done. An object of the present invention is to provide another address register that can interrupt the address generation unit, and to enable the address generation unit to generate an address similar to the address generation in the synchronous DRAM as a device under test.

【０００６】[0006]

【課題を解決するための手段】上記目的を達成するため
に、本考案においては、被試験デバイス内部で発生する
アドレスに対応したアドレスレジスタ、Ｗレジスタ４４
を設ける。Ｗレジスタ４４はＡＬＵ４５で＋１される。
一方、Ｘアドレス、Ｙアドレスを選択シフトするＸアド
レスシフトコントロール部４６、Ｙアドレスシフトコン
トロール部４７を設け、シーケンス制御部４３で制御す
る。ＹアドレスをＹアドレスシフトコントロール部４７
で３ビットシフトし、シフトされた３ビットにＷレジス
タ４４の内容を割り込ませることで、新たなメモリデバ
イスのアドレス発生に対応した半導体メモリ試験装置側
のアドレス発生を可能としている。According to the present invention, an address register corresponding to an address generated inside a device under test and a W register 44 are provided.
Is provided. The W register 44 is incremented by one at the ALU 45.
On the other hand, an X address shift control section 46 and a Y address shift control section 47 for selectively shifting an X address and a Y address are provided, and are controlled by a sequence control section 43. Y address shift control unit 47
Thus, by shifting the contents of the W register 44 into the shifted 3 bits, it is possible to generate an address on the semiconductor memory test apparatus side corresponding to an address generation of a new memory device.

【０００７】[0007]

【実施例】本考案のアドレス発生部のブロック図を図１
に示す。本考案では、従来の回路にＷレジスタ４４、Ａ
ＬＵ４５、Ｘアドレスシフトコントロール部４６、Ｙア
ドレスシフトコントロール部４７、シーケンス制御部４
３を付加している。Ｙアドレスシフトコントロール部の
実施回路例を図２（ａ）に示す。制御信号ＳＡで選択す
るマルチプレクサでは、ＹアドレスＹ０からＹ１５又は
ＸアドレスＸ０からＸ１５のいずれか一方を選択し、Ｘ
Ｙ０からＸＹ１５に出力する。また、Ｚ０からＺ１５の
割り込みは、４ビットの制御信号ＳＢで制御される。シ
ンクロナスＤＲＡＭでのアドレス発生を実現するために
は次のように制御する。まず、制御信号ＳＡによりＹ０
からＹ１５を選択し、その出力をＸＹ０からＸＹ１５に
出力する。また、制御信号ＳＢを２にすることにより１
６ｔｏ１ＭＵＸの入力２を選択し、その出力を制御信号
ＳＣによりＹＡ０からＹＡ１５に出力する。この制御に
より、図２（ｂ）に示すように、ＹＡ３からＹＡ１５に
Ｙ０からＹ１２が出力され、Ｙアドレスが３ビットシフ
トされる結果になる。ＹＡ０からＹＡ２ではＺ０からＺ
２を制御信号ＳＢによって選択し、Ｗレジスタの内容が
ＡＬＵを通して出力される。これによりＹＡ０からＹＡ
１５の下位４ビットの出力は、ＹＡ３が０の時、−７−
０−１−となり、考案が解決しようとする課題で説明し
たシンクロナスＤＲＡＭと同一のアドレスを発生するこ
とができる。FIG. 1 is a block diagram of an address generator according to the present invention.
Shown in In the present invention, the W register 44, A
LU 45, X address shift controller 46, Y address shift controller 47, sequence controller 4
3 is added. FIG. 2A shows an example of an implementation circuit of the Y address shift control unit. In the multiplexer selected by the control signal SA, one of the Y addresses Y0 to Y15 or the X addresses X0 to X15 is selected.
Output from Y0 to XY15. Further, the interruption of Z0 to Z15 is controlled by a 4-bit control signal SB. In order to realize address generation in the synchronous DRAM, control is performed as follows. First, the control signal SA causes Y0
, And outputs its output to XY0 to XY15. By setting the control signal SB to 2, 1
Input 2 of 6to1 MUX is selected, and its output is output from YA0 to YA15 by control signal SC. By this control, as shown in FIG. 2B, Y0 to Y12 are output from YA3 to YA15, and the Y address is shifted by 3 bits. From YA0 to YA2, Z0 to Z
2 is selected by the control signal SB, and the contents of the W register are output through the ALU. This allows YA0 to YA
The output of the lower 4 bits of 15 is -7- when YA3 is 0.
Thus, the same address as that of the synchronous DRAM described in the problem to be solved by the present invention can be generated.

【０００８】[0008]

【考案の効果】本考案は、以上説明したように構成され
ているので、新しい高速ＤＲＡＭであるシンクロナスＤ
ＲＡＭのアドレス発生法に対応できる。According to the present invention, since the present invention is configured as described above, a synchronous D, which is a new high-speed DRAM, is provided.
It can correspond to the address generation method of the RAM.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本考案のアドレス発生部のブロック図である。FIG. 1 is a block diagram of an address generator according to the present invention.

【図２】本考案のＹアドレスシフトコントロール部の一
実施回路図である。FIG. 2 is a circuit diagram showing an embodiment of a Y address shift control unit according to the present invention;

【図３】半導体メモリ試験装置基本構成のブロック図で
ある。FIG. 3 is a block diagram of a basic configuration of a semiconductor memory test device.

【図４】試験パターン発生器の内部構造のブロック図で
ある。FIG. 4 is a block diagram of an internal structure of a test pattern generator.

【図５】従来のアドレス発生部のブロック図である。FIG. 5 is a block diagram of a conventional address generator.

【図６】シンクロナスＤＲＡＭアクセスのタイミング図
である。FIG. 6 is a timing chart of synchronous DRAM access.

【符号の説明】[Explanation of symbols]

１、２、３、４ 初期レジスタ ９、１０、１１、１２、２０ カウンタ １７、１８、２１ マルチプレクサ １９ ＡＬＵ算術論理演算部 ２２ マスクゲート ２３ マスクレジスタ ４０ データレジスタ ４１ Ｘアドレス発生部 ４２ Ｙアドレス発生部 ４３ シーケンス制御部 ４４ Ｗレジスタ ４５ ＡＬＵ ４６ Ｘアドレスシフトコントロール部 ４７ Ｙアドレスシフトコントロール部 1, 2, 3, 4 Initial register 9, 10, 11, 12, 20 Counter 17, 18, 21 Multiplexer 19 ALU arithmetic logic unit 22 Mask gate 23 Mask register 40 Data register 41 X address generation unit 42 Y address generation unit 43 Sequence control unit 44 W register 45 ALU 46 X address shift control unit 47 Y address shift control unit

Claims (1)

(57)【実用新案登録請求の範囲】(57) [Scope of request for utility model registration] 【請求項】 半導体メモリ試験装置のアドレス発生部に
おいて、 アドレスの下位のビットから割り込ませるデータを保持
するＷレジスタ（４４）を設け、 Ｗレジスタ（４４）のデータを＋１するＡＬＵ（４５）
を設け、 ＸまたはＹのアドレスデータを選択シフトし、シフトし
たあきビットにＷレジスタの内容を割り込ませるＸアド
レスシフトコントロール部（４６）、Ｙアドレスシフト
コントロール部（４７）を設け、 選択シフト動作、割り込みを制御するシーケンス制御部
（４３）を設け、 以上を特徴とする半導体メモリ試験装置。In an address generator of a semiconductor memory test device, a W register (44) for holding data to be interrupted from lower bits of an address is provided, and an ALU (45) for incrementing the data of the W register (44) by +1.
And an X address shift control unit (46) and a Y address shift control unit (47) for selectively shifting the X or Y address data and interrupting the contents of the W register with the shifted free bits. A semiconductor memory test apparatus, comprising: a sequence control unit (43) for controlling an interrupt;