JP2606946Y2 - Control device for voltage fluctuation suppression device - Google Patents
Control device for voltage fluctuation suppression deviceInfo
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Description
【０００１】[0001]
【産業上の利用分野】この考案は、無効電力補償装置
（以下ＳＶＣと呼称する）を用いて、電力系統の電圧変
動を電圧検出のみで制御する電圧変動抑制装置の制御装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a control device for a voltage fluctuation suppressing device which controls a voltage fluctuation of a power system by only voltage detection using a reactive power compensating device (hereinafter referred to as SVC).
【０００２】[0002]
【従来の技術】図６に示すように、末端変電所ＥSから
受電する電源系統の同一母線１に、他の需要家設備２と
共に、自設備の受電系統４を接続した場合、他の需要家
設備２にアーク炉等の急変動する負荷３が含まれている
と、この急変動負荷３による電圧変動が自設備の一般負
荷４ａに悪影響を与える。As shown in Prior Art FIG. 6, the same bus 1 power supply system that receives power from terminal substation E S, along with other consumer equipment 2, when connecting the power receiving system 4 of its own equipment, other needs If the house equipment 2 includes a load 3 that fluctuates rapidly, such as an arc furnace, the voltage fluctuation caused by the load 3 will adversely affect the general load 4a of the own equipment.
【０００３】この場合、自設備の電圧変動を抑制するた
めに無効電力補償装置（以下ＳＶＣという）を設置して
も、他設備の負荷電流が検出できないため、変動する無
効電力を瞬時に補償するＱ制御ができない。[0003] In this case, even if a reactive power compensator (hereinafter referred to as SVC) is installed to suppress the voltage fluctuation of the own equipment, since the load current of other equipment cannot be detected, the fluctuating reactive power is compensated instantaneously. Q control cannot be performed.
【０００４】したがって、ＳＶＣの設置点の系統電圧Ｖ
lを検出し、これを目標基準電圧Ｖrefと比較してΔＶを
検出するＶ制御（フィードバック制御）を行うことにな
る。Therefore, the system voltage V at the installation point of the SVC
Then, V control (feedback control) for detecting ΔV and detecting ΔV by comparing this with the target reference voltage Vref is performed.
【０００５】図６はＶ制御を行なう従来の構成を示して
いる。図において、Ｔrは受電トランス、ＸL0、ＸL1、
ＸL2は線路インピ−ダンスであり、ＳＶＣは、系統に供
給する遅相電力を増減して電圧変動ΔＶを抑制するサイ
リスタ制御リアクトル（以下ＴＣＲという）と、高調波
を吸収しながら一定の進相電力を供給するフィルタ（以
下ＦＣという）とから構成される。FIG. 6 shows a conventional configuration for performing V control. In the figure, Tr is a power receiving transformer, X L0 , X L1 ,
X L2 is a line impedance, and SVC is a thyristor control reactor (hereinafter referred to as TCR) that suppresses voltage fluctuation ΔV by increasing / decreasing delayed power supplied to the system, and a constant phase lead while absorbing harmonics. And a filter (hereinafter referred to as FC) for supplying electric power.
【０００６】ＳＶＣの制御回路５は、次のように構成さ
れる。まず、系統電圧Ｖlを電圧変成器ＰＴで受け、整
流器６とリップル除去用フィルタ７に通して、直流化信
号Ｖinを得る。目標基準電圧Ｖrefは、この直流化信号
Ｖinの長周期成分をローパスフィルタ８で取出すことに
よって得ている。次に、目標基準電圧Ｖrefに対する直
流化信号Ｖinの差分（ΔＶ制御信号）を、比較器９で取
り出し、比例積分回路である電圧調節計１０に入力す
る。この出力であるＡＶＲ制御信号で、ＴＣＲ電流Ｉ
TCRを決定し、ファンクション回路１１でＴＣＲの制御
位相角βに変換した後、トリガパルス発生回路１２に、
そのタイミングで点弧パルスを発生させる。[0006] The control circuit 5 of the SVC is configured as follows. First, receiving the system voltage V l by a voltage transformer PT, through a rectifier 6 and ripple removing filter 7 to obtain a DC signal V in. Target reference voltage V ref is obtained by taking the long-period component of the direct current signal V in a low-pass filter 8. Then, a target reference voltage difference between the DC signal V in for the V ref ([Delta] V control signal), is taken out by a comparator 9, and inputs the voltage adjusting meter 10 is a proportional integral circuit. The output of the AVR control signal is used to determine the TCR current I
After determining the TCR and converting it to the control phase angle β of the TCR by the function circuit 11, the trigger pulse generation circuit 12
At that timing, a firing pulse is generated.
【０００７】この制御回路５は、全体の伝達関数Ｇ
（S）を、Ｇ（S）≒Ｇ（S0）・Ｇ′（S2）・Ｇ（S1）
（但し、Ｇ′（S2）＝１＋Ｇ（S2））とするフィードバ
ック系によるＡＶＲ制御によって、系統電圧Ｖl（直流
化信号Ｖin）を目標基準電圧Ｖrefに追従させ、系統の
電圧変動ΔＶを抑制する。The control circuit 5 has an overall transfer function G
(S) is expressed as G (S) ≒ G (S 0 ) · G ′ (S 2 ) · G (S 1 )
(However, G '(S 2) = 1 + G (S 2)) by the AVR control by a feedback system that, to follow the grid voltage V l (the direct current signal V in) to the target reference voltage V ref, system voltage fluctuations in ΔV is suppressed.
【０００８】[0008]
【考案が解決しようとする課題】図６で説明した制御回
路５はフィードバック制御であり、制御の安定化のた
め、各回路の伝達関数は、次のように定められる。The control circuit 5 described with reference to FIG. 6 is a feedback control, and the transfer function of each circuit is determined as follows in order to stabilize the control.
【０００９】商用周波の６０（５０）ＨZの整流電圧の
リップルを除去するため、リップル除去用フィルタ７の
伝達関数Ｇ（S0）は、最短でもＧ（S0）≒１０ｍsecと
する必要がある。また、制御の安定化のため、電圧調節
計１０の電圧関数Ｇ（S1）と、ローパスフィルタ８の電
圧関数Ｇ（S2）は、夫々、最少でもＧ（S1）≒５・Ｇ
（S0）、Ｇ（S2）≒１０・Ｇ（S0）とする必要がある。
このように各回路の電圧関数を必要最小限に定めると、
Ｇ（S）≒Ｇ（S1）≒数１０ｍsecの電圧変動の抑制がで
きる。[0009] 60 (50) of the commercial frequency for removing ripple of the rectified voltage of the H Z, the transfer function G of the ripple removing filter 7 (S 0) is required to be G (S 0) ≒ 10 msec for a minimum is there. Further, to stabilize the control, the voltage function G of the voltage adjusting meter 10 (S 1), the voltage function G (S 2) of the low-pass filter 8, respectively, at minimum G (S 1) ≒ 5 · G
(S 0 ), G (S 2 ) ≒ 10 · G (S 0 ).
If the voltage function of each circuit is set to the minimum necessary,
G (S) {G (S 1 )} Voltage fluctuation of several tens msec can be suppressed.
【００１０】一方、問題とするアーク炉負荷によるフリ
ッカレベルの電圧変動は、数１０ｍsec付近から発生し
ており、これを補償するにはＳＶＣの制御回路５の伝達
関数Ｇ（S）に、前述の電圧変動の１／３程度（約１０
ｍsec）が要求される。On the other hand, the voltage fluctuation of the flicker level due to the load of the arc furnace in question occurs around several tens of milliseconds. To compensate for this, the transfer function G (S) of the control circuit 5 of the SVC includes About 1/3 of voltage fluctuation (about 10
msec) is required.
【００１１】このため、上述した制御回路５では、フリ
ッカに対する抑制効果は期待できない。これを解決する
には、フリッカレベルの電圧変動を高速に検出し、ΔＶ
制御信号として、上記ＡＶＲ制御信号に加算することが
考えられる。Therefore, the control circuit 5 described above cannot expect an effect of suppressing flicker. To solve this, voltage fluctuation of the flicker level is detected at high speed, and ΔV
It is conceivable that the control signal is added to the AVR control signal.
【００１２】しかし、ＳＶＣはコスト的な理由から、一
般に必要最小限の容量で設計されているため、ＡＶＲ制
御信号とΔＶ制御信号を、単に加算すると、ＴＣＲの補
償容量を超え易くなる。この超えた状態では、ＴＣＲの
発生する無効電力は変化しないので、電圧変動は抑制さ
れない。However, since the SVC is generally designed with a minimum necessary capacity for cost reasons, simply adding the AVR control signal and the ΔV control signal tends to exceed the TCR compensation capacity. In this state, the reactive power generated by the TCR does not change, so that the voltage fluctuation is not suppressed.
【００１３】ＴＣＲの補償能力の有効利用は、ＡＶＲ制
御信号又はΔＶ制御信号の大きな変化を示している部分
に対して、ＴＣＲの出力を変化させて、ΔＶ変動を抑制
することにある。The effective use of the compensation capability of the TCR is to suppress the ΔV fluctuation by changing the output of the TCR for a portion showing a large change in the AVR control signal or the ΔV control signal.
【００１４】そこで、この考案は、ゆっくりとした電圧
変動からフリッカレベルの電圧変動まで抑制でき、この
目的のためにＡＶＲ制御信号とΔＶ制御信号を共に用い
ても、ＳＶＣの設備容量を有効利用できる制御装置を提
供することを目的とする。Therefore, the present invention can suppress a slow voltage fluctuation to a flicker level voltage fluctuation, and can effectively use the installed capacity of the SVC even if both the AVR control signal and the ΔV control signal are used for this purpose. It is an object to provide a control device.
【００１５】[0015]
【課題を解決するための手段】この考案が提供する電
圧変動抑制装置の制御装置は、検出した系統電圧Ｖlに
基づき、無効電力補償装置から系統に供給する無効電力
を増減して、系統の電圧変動を抑制する電圧変動抑制装
置において、検出した系統電圧Ｖ l から直流化信号Ｖ in
を算出する電圧検出回路と、 前記直流化信号Ｖ in の長周
期成分をローパスフィルタで取り出して目標基準電圧Ｖ
ref とし、前記直流化信号Ｖ in と目標基準電圧Ｖ ref の差
分を比較器で取出し、比例積分回路である電圧調節計に
入力して比較的長周期の電圧変動を取り出すＡＶＲ制御
回路と、 The control device of the voltage fluctuation suppressing device provided by the present invention increases or decreases the reactive power supplied from the reactive power compensator to the system based on the detected system voltage Vl , and in suppressing voltage fluctuation suppression device voltage variation, a DC signal V in from the detected system voltage V l
A voltage detecting circuit for calculating a ChoAmane of the DC signal V in
The reference component V
and ref, the difference of the direct current signal V in and the target reference voltage V ref
The minute is taken out by a comparator and sent to a voltage controller that is a proportional integration circuit.
AVR control to extract voltage fluctuations of relatively long period by input
Circuit and
【００１６】前記直流化信号Ｖ in のフリッカ成分を前記
ＡＶＲ制御回路の電圧調節計より応答速度の速い比例積
分回路で取出し、この積分出力に前記比例積分回路より
応答速度の遅い積分回路と減算器で負帰還をかけてフリ
ッカより周期が長い成分を取り除きフリッカ成分のみを
抽出して瞬時電圧変動ΔＶを取り出すΔＶ制御回路と、
上記ＡＶＲ制御回路とΔＶ制御回路の各出力を、夫々制
限する一対のリミッタと、上記リミッタの制限レベルの
合計値をサイリスタ制御リアクトルの全補償容量に対応
させ、かつ各制限レベルを各出力の大きさに応じて配分
・決定する自動分配器と、両リミッタの出力を加算し、
サイリスタ制御リアクトルの指令電圧として出力する加
算器を具備したことを特徴とする。In one embodiment of the invention, the flicker component of the DC signal V in
Proportional product with faster response speed than AVR control circuit voltage controller
The output from the proportional integration circuit
Negative feedback is applied by an integrator and a subtractor with a slow response
Remove the components that have a longer period than the flicker and remove only the flicker components
A ΔV control circuit for extracting and extracting an instantaneous voltage fluctuation ΔV;
A pair of limiters for respectively limiting the outputs of the AVR control circuit and the ΔV control circuit; a total value of the limit levels of the limiters corresponding to the total compensation capacity of the thyristor control reactor; Add the output of both limiters and the automatic distributor that distributes and decides according to the
The thyristor control reactor is characterized by including an adder that outputs the command voltage as a command voltage.
【００１７】上記自動分配器は、例えば、その制限レ
ベルの分配を、各リミッタにサイリスタ制御リアクトル
の全補償容量（１ＰＵ）を基準として、０.５ＰＵづつ
割り当てるのを基準とし、ＡＶＲ制御回路とΔＶ制御回
路の各出力の０.５ＰＵを超えた部分を取り出し、さら
に、その差分を算出し、大きい方の出力をしているリミ
ッタの制限レベルを、基準値の０.５ＰＵに、この差分
を加えた値とし、他方をその残りとする方式が採用され
る。In the automatic distributor, for example, the AVR control circuit and the .DELTA.V are assigned to each limiter by assigning 0.5 PU to each limiter based on the total compensation capacity (1 PU) of the thyristor control reactor. A portion of each output of the control circuit exceeding 0.5 PU is taken out, the difference is calculated, and the limit level of the limiter having the larger output is added to the reference value of 0.5 PU to add this difference. And the other is used as the rest.
【００１８】さらに、フィードバック制御の応答速度
を向上するため、直流化信号Ｖinを算出する電圧検出回
路を、検出した系統電圧Ｖlとこの電圧の９０°遅れの
電圧Ｖl′を各々２乗し、瞬時加算した後１／２倍し、
開平の演算を行って系統電圧Ｖlの直流化を行なうよう
に、構成することも可能である。Furthermore, in order to improve the response speed of the feedback control, direct current voltage detection circuit for calculating the signal V in, the detected system voltage V l and each square voltage V l 'of 90 ° delay in the voltage And then, after instantaneous addition, 倍 times,
Performs operation of No. to perform a direct current of the system voltage V l, it is also possible to configure.
【００１９】[0019]
【作用】上記の構成は、ＡＶＲ制御回路の出力によっ
て、ゆっくりした電圧変動を抑制し、ΔＶ制御回路の出
力でフリッカレベルの電圧変動を抑制することにより、
フリッカレベルからゆっくりとした電圧変動まで抑制す
る。特に、ＴＣＲの補償容量に応じ、ＡＶＲ制御とΔＶ
制御の割合を、自動的に配分・決定することから、ΔＶ
変動抑制という目的に対するＳＶＣの運転効率を高くす
ることができる。According to the above arrangement, the slow voltage fluctuation is suppressed by the output of the AVR control circuit, and the voltage fluctuation of the flicker level is suppressed by the output of the ΔV control circuit.
Suppresses from flicker level to slow voltage fluctuation. Particularly, AVR control and ΔV
Since the control ratio is automatically distributed and determined, ΔV
The operation efficiency of the SVC for the purpose of suppressing the fluctuation can be increased.
【００２０】上記の構成は、ＡＶＲ制御とΔＶ制御の
自動分配回路の具体例を示すものである。この自動分配
回路は、少なく共、一方の出力が０.５ＰＵを超える
と、ＳＶＣの補償能力を、大きな方の制御信号に、それ
らの差分だけ、優先的に割り当てる。The above configuration shows a specific example of an automatic distribution circuit for AVR control and ΔV control. When at least one output exceeds 0.5 PU, this automatic distribution circuit preferentially allocates the compensation capability of the SVC to the larger control signal by the difference between them.
【００２１】上記の構成は、フィードバック制御系全
体の伝達関数を決める基礎となる電圧検出回路の応答速
度を高速化し、これによって全体の制御応答速度を向上
できる。したがって、上記の構成と併用することに
より、フリッカレベルの電圧変動抑制効果を、さらに高
めることができる。According to the above configuration, the response speed of the voltage detection circuit, which is the basis for determining the transfer function of the entire feedback control system, is increased, whereby the overall control response speed can be improved. Therefore, the effect of suppressing the voltage fluctuation of the flicker level can be further enhanced by using the above configuration together.
【００２２】[0022]
【実施例】図１に示す本考案の一実施例は、図６に示す
ＳＶＣを設置した受電系統において、ＳＶＣの制御回路
に、ＡＶＲ制御回路１３に加えてΔＶ制御回路１４を併
設したもので、ＳＶＣの補償容量を、ＡＶＲ制御とΔＶ
制御に自動分配するため自動リミッタ回路１５を設けて
いる。また、系統電圧Ｖlの直流化を高速に行なうた
め、従来の整流器６とリップル除去用フィルタ７に代え
電圧検出回路１６を使用している。FIG. 1 shows an embodiment of the present invention in which a .DELTA.V control circuit 14 is provided in addition to an AVR control circuit 13 in addition to an AVR control circuit 13 in a power receiving system provided with an SVC shown in FIG. , SVC compensation capacity by AVR control and ΔV
An automatic limiter circuit 15 is provided for automatic distribution to control. Further, in order to convert the system voltage Vl to DC at a high speed, a voltage detection circuit 16 is used in place of the conventional rectifier 6 and ripple removal filter 7.
【００２３】他の部分は、図６に示した従来例と同等で
あるので、同一符号を付して説明を省略し、以下、追加
乃至変更された部分について説明する。The other parts are the same as those in the conventional example shown in FIG. 6, and therefore, the same reference numerals are given and the description thereof is omitted. Hereinafter, the added or changed parts will be described.
【００２４】電圧検出回路１６は、図２のように構成さ
れている。この回路１６は、Ｙ−Ｙ結線の変成器ＰＴ1
とΔ−Ｙ結線の変成器ＰＴ2を用いて、系統電圧Ｖlの相
電圧と、この９０°遅れの相電圧Ｖl′を取出す。そし
て、各々を、２乗器１７，１８で２乗して直流化し、さ
らに係数器２０で両者を瞬時加算してリップルを除去し
た後、係数器２０で１／２倍し、開平器２１で開平し
て、系統電圧Ｖlの直流化信号Ｖinを求めている。The voltage detection circuit 16 is configured as shown in FIG. The circuit 16 includes a Y-Y connection transformer PT 1.
And using a transformer PT 2 of delta-Y connection, taking the phase voltage of the system voltage V l, the phase voltage V l 'of the 90 ° delay. Then, each is squared by the squarers 17 and 18 to obtain a direct current, and the two are instantaneously added by the coefficient unit 20 to remove the ripple. and No. seeking direct current signal V in system voltage V l.
【００２５】この演算は、前述の各変成器（ＰＴ1,ＰＴ
2）の出力（Ｖl,Ｖl′）の各瞬時値を２乗して瞬時加算
すると、実効値の２倍電圧が得られることを利用したも
ので、検出遅れは演算時間だけで決定され、数msecの応
答速度が得られる。This operation is performed by the above-described transformers (PT 1 , PT
2 ) The instantaneous value of the output (V l , V l ′) is squared and instantaneously added to obtain a voltage twice the effective value. The detection delay is determined only by the calculation time. And a response speed of several milliseconds.
【００２６】この電圧検出回路１６は、３相分設けられ
たＳＶＣに対応するため、Ｕ相、Ｖ相、Ｗ相の夫々につ
いて設けられる。The voltage detection circuit 16 is provided for each of the U-phase, V-phase and W-phase in order to correspond to the SVC provided for three phases.
【００２７】ＡＶＲ制御回路１３は、図６に示した従来
の回路を、そのまま使用している。すなわち、伝達関数
Ｇ（Ｓ2）＝Ｋ2／（１＋ＳＴ2）で表されるローパスフ
ィルタ８、加算器９、及び伝達関数Ｇ（Ｓ1）＝Ｋ1／
（１＋ＳＴ1）で表される電圧調節計１０から構成さ
れ、電圧検出回路１６の出力する直流化信号Ｖinを受け
てＡＶＲ制御信号を出力する。The AVR control circuit 13 uses the conventional circuit shown in FIG. 6 as it is. That is, the low-pass filter 8 and the adder 9 represented by the transfer function G (S 2 ) = K 2 / (1 + ST 2 ), and the transfer function G (S 1 ) = K 1 /
Consists voltage adjusting meter 10 represented by (1 + ST 1), receives a DC signal V in to an output of the voltage detection circuit 16 outputs a AVR control signal.
【００２８】ΔＶ制御回路１４は、比例積分回路２２、
積分回路２３、減算器２４から構成される。比例積分回
路２２の伝達関数はＫ3／（１＋ＳＴ3）で表される。こ
の回路２２は電圧調節計１０では検出できないフリッカ
成分を取出すため、その応答速度は電圧調節計１０のも
のより速くしている（ＳＴ3＜ＳＴ1）。この積分出力に
は、フリッカより周期が長い成分が含まれるため、伝達
関数１／（１＋ＳＴ4）で表される積分回路２３と減算
器２４で負帰還をかけ、フリッカ成分のみ抽出してい
る。この目的のため、ＳＴ4＞ＳＴ3とする。The ΔV control circuit 14 includes a proportional integration circuit 22,
It comprises an integrating circuit 23 and a subtractor 24. The transfer function of the proportional integration circuit 22 is represented by K 3 / (1 + ST 3 ). Since this circuit 22 extracts a flicker component that cannot be detected by the voltage controller 10, its response speed is faster than that of the voltage controller 10 (ST 3 <ST 1 ). Since this integration output includes a component whose period is longer than the flicker, negative feedback is applied by the integration circuit 23 and the subtractor 24 represented by the transfer function 1 / (1 + ST 4 ) to extract only the flicker component. For this purpose, ST 4 > ST 3 .
【００２９】ΔＶ制御回路１４の伝達関数Ｇ（Ｓ5）
は、次のように表される。比例積分回路２２の伝達関数
がＫ3／（１＋ＳＴ3）、減算器２４によって負帰還を行
う積分回路２３の伝達関数が１／（１＋ＳＴ4）である
ことから、The transfer function G (S 5 ) of the ΔV control circuit 14
Is expressed as follows. Since the transfer function of the proportional integration circuit 22 is K 3 / (1 + ST 3 ) and the transfer function of the integration circuit 23 that performs negative feedback by the subtractor 24 is 1 / (1 + ST 4 ),
【数３】 である。(Equation 3) It is.
【００３０】但し、ＳＴ 0 ＜ＳＴ 3 ＜ＳＴ 4 ＜ＳＴ 1 、Ｋ 3 ＜＜Ｋ 1 ＳＴ 0 ：系統電圧Ｖ l を直流化する電圧検出回路の応答速
度 この伝達関数Ｇ5（Ｓ）の式は、ΔＶ制御回路１４が、
二次のバンドパスフィルタであることを示す。したがっ
て、今、系統のループゲイン＝１で動作させた場合は、
ΔＱ／ΔＶをオープンループ的に制御することとなり、
高速応答が可能になる。すなわち、ΔＶ制御回路１４の
出力ΔＱにて電圧フリッカによる電圧変動を補償するこ
とができる。 ST 0 <ST 3 <ST 4 <ST 1 , K 3 << K 1 ST 0 : Response speed of the voltage detection circuit for converting the system voltage Vl to DC
Every expression of the transfer function G 5 (S) is, [Delta] V control circuit 14,
Indicates a second-order bandpass filter. Therefore, if the system is operated with the system loop gain = 1,
ΔQ / ΔV is controlled in an open loop,
Fast response is possible. That is, the voltage fluctuation due to the voltage flicker can be compensated by the output ΔQ of the ΔV control circuit 14.
【００３１】なお、ＡＶＲ制御系１３及びΔＶ制御回路
１４の各回路定数（ＳＴ1，ＳＴ2，ＳＴ3，ＳＴ4，
Ｋ1，Ｋ2，Ｋ3，Ｋ4）は、系統の安定性を考慮して、一
定の関係を持たせて決定されるが、その基礎となる電圧
検出回路１６の応答速度が高速化されているので、図６
に示したリップル除去用フィルタ７を用いた場合に比
べ、さらに高速化が可能となっている。The circuit constants of the AVR control system 13 and the ΔV control circuit 14 (ST 1 , ST 2 , ST 3 , ST 4 ,
K 1 , K 2 , K 3 , K 4 ) are determined with a certain relationship in consideration of the stability of the system, but the response speed of the voltage detection circuit 16 as the basis is increased. Figure 6
The speed can be further increased as compared with the case where the ripple removing filter 7 shown in FIG.
【００３２】次に、自動リミッタ回路１５について説明
する。この自動リミッタ回路１５は、ＡＶＲ制御回路１
３とΔＶ制御回路１４の出力側に、夫々、リミッタ２
５，２６を設け、各リミッタ出力を加算器２７で加算し
て、ＴＣＲ電流ＩTCRを決定する構成において、自動分
配器２８によりＡＶＲ制御回路１３とΔＶ制御回路１４
の各出力状態に応じて、ＳＶＣの補償容量（１ＰＵ）を
各リミッタ２５，２６の制限レベルに分配する。すなわ
ち、各制限レベルの合計値が１ＰＵとなり、大きい方の
制御出力を優先的に補償するように各リミッタレベルを
増減する。これによって、ＴＣＲの補償能力を有効利用
することができる。Next, the automatic limiter circuit 15 will be described. The automatic limiter circuit 15 includes an AVR control circuit 1
3 and the limiter 2 on the output side of the ΔV control circuit 14, respectively.
5 and 26, and the limiter outputs are added by an adder 27 to determine the TCR current I TCR.
, The compensation capacity (1 PU) of the SVC is distributed to the limit level of each of the limiters 25 and 26. That is, the total value of the limit levels becomes 1 PU, and the limiter levels are increased or decreased so that the larger control output is compensated preferentially. As a result, the compensation capability of the TCR can be used effectively.
【００３３】次に、補償容量の分配装置の具体例を、図
３について説明する。図３において、系統電圧の直流化
信号Ｖinは、ＡＶＲ制御回路１３、ΔＶ制御回路１４に
入力され、各出力は、リミッタ２５，２６で制限され
る。各制限出力は加算器２７で加算され、この加算値Δ
ＱΣはＴＣＲ電流ＩTCRを決定する指令電圧として出力
される。Next, a specific example of the compensation capacity distribution device will be described with reference to FIG. 3, a DC signal V in system voltage, the AVR control circuit 13, is input to the ΔV control circuit 14, the output is limited by the limiter 25 and 26. Each limited output is added by an adder 27, and the added value Δ
QΣ is output as a command voltage to determine the TCR current I TCR.
【００３４】この自動分配器２８は、各リミッタ２５，
２６の制限レベルを０.５ＰＵとするのを基準とし、Ａ
ＶＲ制御回路１３の出力ＶAVRとΔＶ制御回路１４の出
力ＶDVの各出力を０.５ＰＵ以上の部分を検出し、この
超えている部分の差を求め、大きい方の出力をした制御
系に対応するリミッタのレベルを、その差分だけ増加
し、他方を、その差分だけ減少させる。The automatic distributor 28 includes the respective limiters 25,
Based on the restriction level of H.26 set to 0.5 PU, A
The output V AVR of the VR control circuit 13 and the output V DV of the ΔV control circuit 14 are each detected as a part of 0.5 PU or more, and the difference between the parts exceeding the PU is determined. The level of the corresponding limiter is increased by the difference and the other is reduced by the difference.
【００３５】この制限レベルの配分の関係は図４のよう
に表され、各出力が０.５ＰＵ以下のときは、各リミッ
タレベルは、いずれも０.５ＰＵであり、各リミッタレ
ベルの合計値は１ＰＵに保たれている。FIG. 4 shows the relation of the distribution of the limit levels. When each output is 0.5 PU or less, each limiter level is 0.5 PU, and the total value of each limiter level is: It is kept at 1 PU.
【００３６】上記動作をする自動分配器２８は、制御出
力０〜１ＰＵ（ＩTCRで１００％〜０％に対応）が、出
力電圧で０〜１０Ｖに対応しているので、以下のように
回路を構成している。In the automatic distributor 28 operating as described above, the control output 0 to 1 PU (corresponding to 100% to 0% in I TCR ) corresponds to the output voltage of 0 to 10 V. Is composed.
【００３７】まず、各制御回路１３，１４の出力から減
算器２９，３０で５Ｖを減算した後、積分回路３１，３
２で平滑化して、０.５ＰＵを超えた部分を取出す。こ
の積分出力は、ダイオード３３によって−出力とならな
いように制限されている。すなわち、０.５ＰＵ以下の
ときは０Ｖの出力となる。リミッタレベルの基準値であ
る０.５ＰＵに対応して５Ｖの基準電圧３４が用意され
ている。積分回路３１の出力はバッファ３５、積分回路
３２の出力はインバータバッファ３６を通して、加算器
３７で、この基準電圧３４と加算される。この加算値を
インバータバッファ３８で反転するとリミッタ２５の制
限レベル（反転入力）となる。この加算出力は、加算器
３９で１０Ｖを加算した後、インバータバッファ４０で
反転されて、ΔＶ制御回路１４のリミッタ２６の制限レ
ベル（反転入力）となる。First, 5 V is subtracted from the outputs of the control circuits 13 and 14 by the subtracters 29 and 30, and then the integration circuits 31 and 3 are subtracted.
Smoothing by 2 to extract the part that exceeds 0.5 PU. The integrated output is limited by the diode 33 so as not to be a negative output. That is, when the voltage is 0.5 PU or less, the output is 0 V. A reference voltage 34 of 5 V is prepared corresponding to 0.5 PU which is a reference value of the limiter level. The output of the integration circuit 31 passes through a buffer 35, and the output of the integration circuit 32 passes through an inverter buffer 36, and is added to the reference voltage 34 by an adder 37. When this added value is inverted by the inverter buffer 38, the limit level of the limiter 25 (inverted input) is obtained. This addition output is added by 10 V by the adder 39 and then inverted by the inverter buffer 40 to become the limit level (inversion input) of the limiter 26 of the ΔV control circuit 14.
【００３８】上記構成は、ＡＶＲ制御信号とΔＶ信号の
０.５ＰＵを超える部分の大きい方を優先的に補償する
ことで、ＴＣＲの容量の有効利用を図る。すなわち、フ
リッカレベルの変動とゆっくりとした変動が共に発生し
ているとき、その差を比較し、その大きい部分を優先的
に補償し、補償容量の残った部分でフリッカレベルの変
動とゆっくりとした変動の双方を補償するという考え方
である。このように、大きな電圧変動を与える部分を優
先的に補償することによって、効果的に電圧変動を抑制
できる。The above configuration preferentially compensates the larger part of the AVR control signal and the ΔV signal, which exceeds 0.5 PU, to effectively utilize the capacity of the TCR. That is, when both the fluctuation of the flicker level and the slow fluctuation occur, the difference is compared, the larger part is compensated preferentially, and the fluctuation of the flicker level is slower in the remaining part of the compensation capacity. The idea is to compensate for both fluctuations. In this way, by preferentially compensating for a portion that gives a large voltage change, the voltage change can be effectively suppressed.
【００３９】電源変動例に対する本考案装置の制御概念
図を、図５に示す。図５は、初めにゆっくりとした電圧
変動が大きい状態にあり（イ）、次にゆっくりとした電
圧変動とフリッカレベルの電圧変動が同程度に発生した
状態となり（ロ）、最後にフリッカレベルの電圧変動が
大きくなったとき場合（ハ）に、ＡＶＲ制御とΔＶ制御
の割合が変わる状態を示す。FIG. 5 shows a conceptual diagram of the control of the device of the present invention for an example of power supply fluctuation. FIG. 5 shows a state where the slow voltage fluctuation is large at first (a), the state where the slow voltage fluctuation and the voltage fluctuation of the flicker level occur to the same degree (b), and finally the state of the flicker level. A state where the ratio between the AVR control and the ΔV control changes when the voltage fluctuation increases (C).
【００４０】なお、図３で説明した分配装置は、一例を
示すもので、自動分配器２８は系統に発生する電圧変動
の特性に合わせて任意に設計することができる。例え
ば、図３の装置以外に、両信号を加算しても１ＰＵに満
たない場合は、制限レベルの比を各出力の比と一致さ
せ、加算値が１ＰＵを超える場合は、差分を大きい方に
対応するリミッタの制限レベルに優先的に割り当て、補
償容量の残りを、各リミッタで折半する構成とすること
もできる。The distribution device described with reference to FIG. 3 is an example, and the automatic distributor 28 can be arbitrarily designed in accordance with the characteristics of voltage fluctuations occurring in the system. For example, in addition to the device shown in FIG. 3, if the sum of both signals is less than 1 PU, the ratio of the limit level is made to match the ratio of each output. If the sum exceeds 1 PU, the difference is increased. A configuration may also be adopted in which priority is assigned to the limit level of the corresponding limiter, and the remainder of the compensation capacity is split by each limiter.
【００４１】[0041]
【考案の効果】この考案によれば、ゆっくりとした電圧
変動（１００ｍsec〜）を抑制するＡＶＲ制御回路に、
フリッカレベルの電圧変動（１０ｍsec〜）を抑制する
ΔＶ制御回路を組合わせる回路装置において、ＴＣＲの
補償能力を、各制御出力に自動配分する回路を組み合わ
せることによって、ＴＣＲの補償能力を有効利用し、フ
リッカレベルの電圧変動から長周期の電圧変動まで、効
率よく抑制することができる。According to the present invention, an AVR control circuit for suppressing a slow voltage fluctuation (100 msec or more)
In a circuit device that combines a ΔV control circuit that suppresses a voltage fluctuation (10 msec or more) of a flicker level, the TCR compensation capability is effectively used by combining a circuit that automatically distributes the TCR compensation capability to each control output, It is possible to efficiently suppress flicker-level voltage fluctuations to long-period voltage fluctuations.
【図１】この考案の一実施例を示す電圧変動抑制装置の
回路図FIG. 1 is a circuit diagram of a voltage fluctuation suppressing device showing an embodiment of the present invention.
【図２】図１の回路の電圧検出回路の具体例を示す図FIG. 2 is a diagram showing a specific example of a voltage detection circuit of the circuit of FIG. 1;
【図３】図１の自動リミッタ回路の具体例を示す回路図FIG. 3 is a circuit diagram showing a specific example of the automatic limiter circuit of FIG. 1;
【図４】図３の回路における、制限レベル分配の関係を
示す図FIG. 4 is a diagram showing a relation of a limit level distribution in the circuit of FIG. 3;
【図５】電源変動例に対する本考案装置の制御概念図FIG. 5 is a control conceptual diagram of the device of the present invention with respect to a power supply fluctuation example.
【図６】ＡＶＲ制御のみを行う従来の電圧変動抑制装置
の回路図FIG. 6 is a circuit diagram of a conventional voltage fluctuation suppression device that performs only AVR control.
３ 他設備の変動負荷（アーク炉） ４ａ 自設備の一般負荷 １３ ＡＶＲ制御回路 １４ ΔＶ制御回路 １５ 自動リミッタ回路 １６ 電圧検出回路 ２５，２６ リミッタ ２７ ＴＣＲの指令電圧を出力する比較器 ２８ 自動分配器 ＳＶＣ 無効電力補償装置 ＴＣＲ サイリスタ制御リアクトル ＦＣ フィルタ 3 Variable load of other equipment (arc furnace) 4a General load of own equipment 13 AVR control circuit 14 ΔV control circuit 15 Automatic limiter circuit 16 Voltage detection circuit 25, 26 Limiter 27 Comparator that outputs TCR command voltage 28 Automatic distributor SVC Reactive power compensator TCR Thyristor control reactor FC filter
───────────────────────────────────────────────────── フロントページの続き (72)考案者 品田 浩一郎 宮城県仙台市青葉区一番町三丁目七番一 号 東北電力株式会社内 (72)考案者 山村 英機 京都府京都市右京区梅津高畝町47番地 日新電機株式会社内 (56)参考文献 特開 平３−122706（ＪＰ，Ａ) 実開 平６−56809（ＪＰ，Ｕ) 実開 平６−25911（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 1/66 G05F 1/70 H02J 3/12 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Koichiro Shinada 3-7-1, Ichibancho, Aoba-ku, Sendai, Miyagi Prefecture Tohoku Electric Power Co., Inc. (72) Hideki Yamamura 47, Takanemachi Umezu, Ukyo-ku, Kyoto, Kyoto Address Nissin Electric Co., Ltd. (56) References JP-A-3-122706 (JP, A) JP-A-6-56809 (JP, U) JP-A-6-25911 (JP, U) (58) Field (Int.Cl. 7 , DB name) G05F 1/66 G05F 1/70 H02J 3/12
Claims (3)
力補償装置から系統に供給する無効電力を増減して、系
統の電圧変動を抑制する電圧変動抑制装置において、検出した系統電圧Ｖ l から直流化信号Ｖ in を算出する電
圧検出回路と、 前記直流化信号Ｖ in の長周期成分をローパスフィルタで
取り出して目標基準電圧Ｖ ref とし、前記直流化信号Ｖ
in と目標基準電圧Ｖ ref の差分を比較器で取出し、比例
積分回路である電圧調節計に入力して比較的長周期の電
圧変動を取り出すＡＶＲ制御回路と、 前記直流化信号Ｖ in のフリッカ成分を前記ＡＶＲ制御回
路の電圧調節計より応答速度の速い比例積分回路で取出
し、この積分出力に前記比例積分回路より応答速度の遅
い積分回路と減算器で負帰還をかけてフリッカより周期
が長い成分を取り除きフリッカ成分のみを抽出して瞬時
電圧変動ΔＶを取り出すΔＶ制御回路と、 上記ＡＶＲ制御回路とΔＶ制御回路の各出力を、夫々制
限する一対のリミッタと、 上記リミッタの制限レベルの合計値をサイリスタ制御リ
アクトルの全補償容量に対応させ、かつ各制限レベルを
各出力の大きさに応じて配分・決定する自動分配器と、 両リミッタの出力を加算し、サイリスタ制御リアクトル
の指令電圧として出力する加算器を具備したことを特徴
とする電圧変動抑制装置の制御装置。Based on 1. A detected system voltage V l, by increasing or decreasing the reactive power supplied to the system from the reactive power compensation device, in suppressing voltage fluctuation suppressing device voltage fluctuations in the system, from the detected system voltage V l electrodeposition of calculating a DC signal V in
A pressure detecting circuit, the long period components of the direct current signal V in a low-pass filter
The DC signal V is taken out and set as the target reference voltage Vref.
The difference between in and the target reference voltage V ref is taken out by a comparator and proportional
A relatively long-period power is input to the voltage controller
And AVR control circuit for taking out the pressure fluctuations, the flicker component of the DC signal V in the AVR control times
With a proportional integration circuit that has a faster response speed than the voltage regulator on the road
The integrated output has a slower response speed than the proportional integration circuit.
Apply negative feedback with an integrator and subtractor and cycle from flicker
Removes long components and extracts only flicker components for instantaneous
A ΔV control circuit for extracting the voltage fluctuation ΔV, a pair of limiters for respectively limiting the outputs of the AVR control circuit and the ΔV control circuit, and a total value of the limit levels of the limiters corresponding to the total compensation capacity of the thyristor control reactor. And an automatic distributor that distributes and determines each limit level according to the magnitude of each output, and an adder that adds the outputs of both limiters and outputs the sum as a command voltage of the thyristor control reactor. Control device for voltage fluctuation suppression device.
リスタ制御リアクトルの全補償容量（１ＰＵ）を基準と
して、各リミッタに０.５ＰＵづつ割り当てるのを基準
とし、ＡＶＲ制御回路とΔＶ制御回路の各出力の０.５
ＰＵを超えた部分を取り出し、さらに、その差分を算出
し、大きい方に対応するリミッタの制限レベルを、基準
値の０.５ＰＵに、この差分を加えた値とし、他方をそ
の残りとすることを特徴とする請求項１記載の電圧変動
抑制装置の制御装置。2. An AVR control circuit and a ΔV control circuit, wherein the distribution of the limit level of the automatic distributor is based on the assignment of 0.5 PU to each limiter based on the total compensation capacity (1 PU) of the thyristor control reactor. 0.5 of each output
The part exceeding the PU is taken out, the difference is calculated, and the limit level of the limiter corresponding to the larger one is set to a value obtained by adding this difference to the reference value of 0.5 PU, and the other is set as the rest. The control device for a voltage fluctuation suppressing device according to claim 1, wherein
を、検出した系統電圧Ｖlとこの電圧の９０°遅れの電
圧Ｖl′を各々２乗し、瞬時加算した後１／２倍し、開
平の演算を行って系統電圧Ｖlの直流化を行なうよう
に、構成したことを特徴とする請求項１又は２に記載の
電圧変動抑制装置の制御装置。The 3. A voltage detecting circuit for calculating a DC signal V in, respectively squaring the voltage V l 'of 90 ° lag of the detected system voltage V l and this voltage, half after instantaneous sum and, to perform a direct current of the system voltage V l by performing the calculation of the No., the control device of the voltage fluctuation suppression device according to claim 1 or 2, characterized by being configured.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993067342U JP2606946Y2 (en) | 1993-12-17 | 1993-12-17 | Control device for voltage fluctuation suppression device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993067342U JP2606946Y2 (en) | 1993-12-17 | 1993-12-17 | Control device for voltage fluctuation suppression device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0741608U JPH0741608U (en) | 1995-07-21 |
| JP2606946Y2 true JP2606946Y2 (en) | 2001-02-19 |
Family
ID=13342261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1993067342U Expired - Fee Related JP2606946Y2 (en) | 1993-12-17 | 1993-12-17 | Control device for voltage fluctuation suppression device |
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| Country | Link |
|---|---|
| JP (1) | JP2606946Y2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200119348A (en) | 2018-11-06 | 2020-10-19 | 미쓰비시 마테리알 가부시키가이샤 | W-Ti sputtering target |
-
1993
- 1993-12-17 JP JP1993067342U patent/JP2606946Y2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200119348A (en) | 2018-11-06 | 2020-10-19 | 미쓰비시 마테리알 가부시키가이샤 | W-Ti sputtering target |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0741608U (en) | 1995-07-21 |
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