JP2604424B2 - Sync separation circuit - Google Patents
Sync separation circuitInfo
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Landscapes
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- Processing Of Color Television Signals (AREA)
Description
【発明の詳細な説明】 (産業上の利用分野) 本発明は、テレビジョン受像機内に設置される同期分
離回路に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sync separation circuit installed in a television receiver.
(従来の技術) カラーテレビジョン放送システムでは、放送局側のカ
メラの分解走査と、受像機側の組立て走査とを一致させ
るために1水平走査線分と1フレーム分の映像信号の間
にそれぞれ水平同期信号と垂直同期信号とが重畳され、
受像機内にはこれら水平、垂直の同期信号と映像信号と
を分離するための同期分離回路が設置される。(Prior Art) In a color television broadcasting system, in order to match the resolution scanning of the camera on the broadcasting station side and the assembly scanning on the receiver side, the video signal for one horizontal scanning line and the video signal for one frame are respectively set. The horizontal synchronization signal and the vertical synchronization signal are superimposed,
A sync separation circuit for separating the horizontal and vertical sync signals from the video signal is provided in the receiver.
従来、上述の同期分離回路は、まず、水平/垂直同期
信号を含む複合同期信号と映像信号とを両者の振幅差を
利用して分離し、次に、この分離済みの複合同期信号中
の水平/垂直同期信号を両者の周波数差を利用して分離
するように構成されている。分離済みの各同期信号は、
間歇的に発生することのある検出誤りのもとで位相の安
定化を確立するために、それぞれの位相ロックループを
介して表示走査のためのタイミング信号として後段の表
示回路などに供給される構成となっている。Conventionally, the above-mentioned sync separation circuit first separates a composite sync signal including a horizontal / vertical sync signal and a video signal by using an amplitude difference between the two, and then, separates the horizontal sync in the separated composite sync signal. / Vertical synchronization signal is configured to be separated using the frequency difference between the two. Each separated sync signal is
In order to establish phase stabilization under detection errors that may occur intermittently, a configuration is supplied to the subsequent display circuit etc. as a timing signal for display scanning via each phase locked loop It has become.
(発明が解決しようとする課題) 最近、急ピッチで進められている高画質テレビジョン
方式の開発に伴いこれを実効あらしめるためのゴースト
除去方式の開発も急ピッチで進められている。このゴー
スト除去方式の典型的なものは、放送側ではテレビジョ
ン信号中の所定個所に所定の基準波形を挿入したものを
送出し、受信機側ではこの基準波形の歪み具合からゴー
ストの発生状況を検出する構成となっている。(Problems to be Solved by the Invention) Recently, along with the development of a high-definition television system which has been progressing at a rapid pace, the development of a ghost removal system for making it effective has been progressing at a rapid pace. In a typical ghost removal method, a broadcast side transmits a television signal in which a predetermined reference waveform is inserted at a predetermined position in a television signal, and the receiver side determines a ghost occurrence state from the degree of distortion of the reference waveform. It is configured to detect.
この基準波形を受信テレビジョン信号中の所定個所か
ら高精度で検出するためには、高精度の同期分離とこれ
に基づくタイミング信号の作成が必要になる。典型的に
は、従来の同期分理回路で作成されていた表示用のタイ
ミング信号に比べて1桁以上高い精度を必要とする。In order to detect this reference waveform from a predetermined position in a received television signal with high accuracy, it is necessary to perform high-precision synchronization separation and create a timing signal based on the separation. Typically, it requires one digit or more higher precision than a display timing signal created by a conventional synchronous separable circuit.
このように、ゴーストに起因する同期信号の誤検出が
多発する状況のもとで従来よりも1桁以上高いタイミン
グ精度を実現することは、従来技術の単なる延長によっ
て実現困難である。As described above, it is difficult to realize a timing accuracy higher than that of the related art by one digit or more under a situation where the erroneous detection of the synchronization signal caused by the ghost occurs frequently by simply extending the related art.
特い、従来の同期分離回路の同期保護部では、同期信
号の検出に失敗すると直ちにハンティングによる同期化
処理が開始されるので、応答性が高い反面、ゴーストの
影響による同期信号の誤検出の多発によって不安定にな
り易く、高いタイミング精度が得られないと考えられ
る。In particular, in the synchronization protection unit of the conventional synchronization separation circuit, if the detection of the synchronization signal fails, the synchronization processing by hunting is started immediately, so that the responsiveness is high, but frequent occurrence of erroneous detection of the synchronization signal due to the effect of ghost is high. Therefore, it is considered that the timing is likely to be unstable and high timing accuracy cannot be obtained.
(課題を解決するための手段) 本第1の発明に係わる同期分離回路は、受信テレビジ
ョン信号から抽出されたカラーバースト信号に基づき作
成された色副搬送波周波数の4倍(4f sc)のドット周
波数のクロック信号をカウントするドットカウンタと、
このドットカウンタのカウント値をデコードして各種の
タイミング信号を出力するドットデコーダと、このドッ
トデコーダから出力される1ライン分の最終ドット位置
を示す信号又は前段で検出された水平同期検出信号を選
択的にマスクしたマスク済み水平同期検出信号のいずれ
かでドットカウンタをクリアするクリア手段と、ドット
デコーダから出力されるウインドウパルスと水平同期検
出信号との論理積を受ける漏洩積分回路と、この漏洩積
分回路の積分値が所定値以上のとき水平同期検出信号の
マスクを有効にするマスク制御手段とを有する水平同期
保護回路を備えている。(Means for Solving the Problems) The sync separation circuit according to the first aspect of the present invention comprises a dot having a frequency four times (4f sc) the color subcarrier frequency created based on the color burst signal extracted from the received television signal. A dot counter for counting frequency clock signals,
Selects a dot decoder that decodes the count value of the dot counter and outputs various timing signals, and a signal indicating the last dot position of one line output from the dot decoder or a horizontal synchronization detection signal detected in the preceding stage. Clearing means for clearing the dot counter with any of the masked horizontal synchronization detection signals, which has been masked, a leak integration circuit receiving the logical product of the window pulse output from the dot decoder and the horizontal synchronization detection signal, and a leak integration circuit A horizontal synchronization protection circuit having mask control means for validating the mask of the horizontal synchronization detection signal when the integrated value of the circuit is equal to or greater than a predetermined value.
本第2の発明に係わる同期分離回路は、受信テレビジ
ョン信号から抽出された同期信号に基づき作成されたラ
イン周波数のクロック信号をカウントするラインカウン
タと、このラインカウンタのカウント値をデコードして
各種のタイミング信号を出力するラインデコーダと、こ
のラインデコーダから出力される1フレーム分の最終ラ
イン位置を示す信号又は前段の垂直同期検出部から供給
されるフレームパルスを選択的にマスクしたマスク済み
フレームパルスのいずれかでラインカウンタをクリアす
るクリア手段と、ラインデコーダから出力されるフレー
ムパルスと前段の垂直同期検出部から供給されるフレー
ムパルスとの論理積を受ける漏洩積分回路と、この漏洩
積分回路の積分値が所定値以上のとき前段の垂直同期検
出部から供給されるフレームパルスへのマスクを有効に
するマスク制御手段とを有するフレーム同期保護部を備
えている。The synchronization separation circuit according to the second invention includes a line counter that counts a clock signal of a line frequency created based on a synchronization signal extracted from a received television signal, and a line counter that decodes a count value of the line counter to perform various operations. And a masked frame pulse which selectively masks a signal indicating the last line position for one frame output from the line decoder or a frame pulse supplied from the preceding vertical synchronization detection unit. Clearing means for clearing the line counter in any one of the above, a leaky integration circuit for receiving the logical product of the frame pulse output from the line decoder and the frame pulse supplied from the preceding vertical synchronization detector, Supplied from the preceding vertical synchronization detector when the integral value is equal to or greater than the predetermined value A mask to Remuparusu includes a frame synchronization protection unit and a mask control unit to enable.
(作用) 本発明の同期分離回路によれば、同期信号の誤検出が
多少発生しても漏洩積分器の時定数で決まる期間内は同
期保護回路のハンチングによる同期化処理を開始しない
ことにより、ゴーストの影響による精度の低下を有効に
回避する。(Operation) According to the synchronization separation circuit of the present invention, even if some erroneous detection of the synchronization signal occurs, the synchronization processing by the hunting of the synchronization protection circuit is not started within the period determined by the time constant of the leaky integrator. Effectively avoid a decrease in accuracy due to ghost effects.
以下本発明の作用を実施例と共に詳細に説明する。 Hereinafter, the operation of the present invention will be described in detail with examples.
(実施例) 第1図は、本発明の同期分離回路の一実施例の構成を
示すブロック図である。(Embodiment) FIG. 1 is a block diagram showing a configuration of an embodiment of a sync separation circuit of the present invention.
この同期分離回路は、アナログ同期分離部1、クロッ
ク生成部2、A/D変換部3、カラーバースト除去部4、
水平同期検出部5、垂直同期検出部6、水平同期保護部
及びフレーム同期保護部8から構成されている。This synchronization separation circuit includes an analog synchronization separation unit 1, a clock generation unit 2, an A / D conversion unit 3, a color burst removal unit 4,
It comprises a horizontal synchronization detection section 5, a vertical synchronization detection section 6, a horizontal synchronization protection section and a frame synchronization protection section 8.
アナログ同期分離部1は、第2図に示すように、低域
通過濾波回路11、複合同期信号分離回路12、AFC回路1
3、垂直同期信号分離回路14及びタイミング生成回路15
から構成されている。このアナログ同期分離回路1は、
入力端子INから供給されるアナログ複合映像信号から水
平同期信号Hと垂直同期信号Vとを分離して表示制御用
として後段の表示部に供給すると共に、単安定マルチバ
イブレータなどで構成されるタイミング生成回路15でバ
ーストフラグとクランプパルスを生成し、それぞれを第
1図のクロック生成部2とA/D変換部3とに供給する。As shown in FIG. 2, the analog sync separation section 1 includes a low-pass filter circuit 11, a composite sync signal separation circuit 12, an AFC circuit 1
3, vertical synchronization signal separation circuit 14 and timing generation circuit 15
It is composed of This analog sync separation circuit 1
The horizontal synchronizing signal H and the vertical synchronizing signal V are separated from the analog composite video signal supplied from the input terminal IN and supplied to a subsequent display unit for display control, and a timing generator composed of a monostable multivibrator or the like is provided. The circuit 15 generates a burst flag and a clamp pulse, and supplies them to the clock generator 2 and the A / D converter 3 shown in FIG.
第1図のクロック生成部2は、アナログ同期分離部1
で生成されたバーストフラグを用いて入力端子IN上のア
ナログ映像信号からカラーバースト信号を抜取りその4
倍の周波数(4f sc)のクロック信号を生成し、これをA
/D変換部3や他の回路部分に供給する。The clock generation unit 2 shown in FIG.
The color burst signal is extracted from the analog video signal on the input terminal IN using the burst flag generated in step 4
Generate a clock signal with double frequency (4f sc)
It is supplied to the / D conversion unit 3 and other circuit parts.
A/D変換部3は、入力端子IN上のアナログ複合映像信
号に対してアナログ同期分離部1で生成されたクランプ
パルスを用いてペデスタルクランプを行いつつつクロッ
ク生成部2で生成された4f scクロック信号を用いてデ
ィジタル複合映像信号に変換する。The A / D converter 3 performs pedestal clamping on the analog composite video signal on the input terminal IN using the clamp pulse generated by the analog sync separation unit 1, and generates the 4f sc generated by the clock generator 2 while performing pedestal clamping. It is converted into a digital composite video signal using the clock signal.
カラーバースト除去部4は、1ライン遅延回路4aと加
算回路4bで構成されている。この、カラーバースト除去
部4は、第3図(A)に示すようなカラーバーストCBを
含むA/D変換部3の出力と、これを1ライン遅延回路4a
で1ライン分遅延させたものを加算回路4bで加算するこ
とにより、第3図(B)に示すようなカラーバースト信
号の除去されたディジタル複合映像信号を生成し、水平
同期検出部5に供給する。The color burst removing section 4 includes a one-line delay circuit 4a and an adder circuit 4b. The color burst elimination unit 4 outputs the output of the A / D conversion unit 3 including the color burst CB as shown in FIG.
The digital composite video signal from which the color burst signal has been removed as shown in FIG. 3 (B) is generated by adding the one delayed by I do.
水平同期検出部5は、このカラーバースト除去済みの
ディジタル複合映像信号を二値化する二値化回路5aと、
この二値化回路の出力の立下り点を4f scの周波数のク
ロック信号に同期して検出する立下り検出回路5bとから
構成されている。二値化回路5aは、第3図(B)は例示
するカラーバーストの除去された複合映像信号を所定の
基準値Lrefと比較し、その大小関係に応じた二値信号を
生成する。上記基準Lrefを複合映像信号のペデスタルレ
ベル近傍に設定することにより、第3図(C)に例示す
るように、水平同期信号にほぼ等しい幅の信号が検出さ
れる。この信号は、立下り検出回路5bにおいて4f scの
周波数のクロック信号に同期して立下りが検出されるこ
とにより、第3図(D)に示すように、水平同期信号に
同期して立下る1クロック信号幅の水平同期検出信号に
変換され、水平同期保護回路7に供給される。A horizontal synchronization detecting unit 5 for binarizing the digital composite video signal from which the color burst has been removed;
A falling detection circuit 5b detects the falling point of the output of the binarization circuit in synchronization with a clock signal having a frequency of 4fsc. The binarizing circuit 5a compares the composite video signal from which the color burst has been removed as illustrated in FIG. 3 (B) with a predetermined reference value Lref, and generates a binary signal according to the magnitude relationship. By setting the reference Lref near the pedestal level of the composite video signal, a signal having a width substantially equal to the horizontal synchronization signal is detected as illustrated in FIG. 3 (C). This signal falls in synchronism with the horizontal synchronizing signal as shown in FIG. 3 (D) by detecting the falling in synchronism with the clock signal having the frequency of 4fsc in the falling detecting circuit 5b. The signal is converted into a horizontal synchronization detection signal having a width of one clock signal and supplied to the horizontal synchronization protection circuit 7.
水平同期検出部5の二値化回路5aの出力には、上述し
た水平同期信号の位置を示す情報の他に垂直同期信号の
位置を示す情報も含まれている。しかしながら、この二
値化回路5aの出力を垂直同期信号の検出に利用しようと
すると、前段のカラーバースト除去部4において原信号
と1ライン遅延信号との加算が行われていることに起因
して垂直帰線期間内に同期の乱れが生じるおそれがあ
る。The output of the binarization circuit 5a of the horizontal synchronization detector 5 includes information indicating the position of the vertical synchronization signal in addition to the information indicating the position of the horizontal synchronization signal described above. However, if the output of the binarization circuit 5a is used to detect a vertical synchronization signal, the output of the original signal and the one-line delay signal is performed in the color burst removal unit 4 in the preceding stage. Synchronization may be disrupted during the vertical flyback period.
すなわち、第4図に示すように、垂直帰線期間内の垂
直同期信号と等化パルスの出現個所は波形(A)であ
り、これを1ライン遅延させたものは波形(B)とな
る。従って、波形(A)と(B)とを加算して2で割っ
たカラーバースト除去部4の出力は波形(C)となり、
等化パルスの先頭部分に中間レベルの部分が出現する。
この波形(C)の中間レベル部分を水平同期検出部5の
二値化回路5aにおいて二値化しようとすれば、二値化信
号は“1"と“0"の間をばらつくことになり、立下がりの
誤検出を原因となる。That is, as shown in FIG. 4, the appearance of the vertical synchronizing signal and the equalizing pulse in the vertical blanking period is the waveform (A), and the waveform obtained by delaying this by one line becomes the waveform (B). Accordingly, the output of the color burst removing unit 4 obtained by adding the waveforms (A) and (B) and dividing by 2 becomes a waveform (C),
An intermediate level portion appears at the head of the equalization pulse.
If the intermediate level portion of the waveform (C) is to be binarized by the binarization circuit 5a of the horizontal synchronization detector 5, the binarized signal will vary between "1" and "0". It causes false detection of falling.
そこで、後述するように、水平同期検出部5からの垂
直帰線期間内の出力は後段の水平同期保護部7において
無効にされると共に、垂直同期信号の位置検出は、水平
同期検出部5とは別個に設置された垂直同期検出部6に
おいて行われる。Therefore, as will be described later, the output during the vertical retrace period from the horizontal synchronization detection unit 5 is invalidated by the horizontal synchronization protection unit 7 at the subsequent stage, and the position detection of the vertical synchronization signal is performed by the horizontal synchronization detection unit 5 Is performed in the vertical synchronization detection unit 6 separately provided.
垂直同期検出部6は、二値化回路6a、低域通過濾波回
路6b、ラッチ回路6c及び選択ラッチ回路6dから構成され
ている。The vertical synchronization detector 6 includes a binarizing circuit 6a, a low-pass filtering circuit 6b, a latch circuit 6c, and a selection latch circuit 6d.
二値化回路6aは、A/D変換部3から出力されるディジ
タル複合映像信号をペデスタルレベル近傍の所定の基準
レベルLrefと比較することにより二値化する。この二値
化信号は、カラーバースト信号などに起因する高周波成
分が低域通過濾波回路6bで除去されつつラッチ回路6cに
供給される。ラッチ回路6cのクロック入力端子には、水
平同期周波数の2倍の周波数のクロック信号2Hckが供給
される。このクロック信号2Hckの位相は、これが第5図
(A)に示すように、各ラインの前半部分と後半部分に
出現するように設定されている。従って、映像信号の出
現期間内は、ラッチ回路6cは、ハイ信号をラッチし続け
る。The binarizing circuit 6a binarizes the digital composite video signal output from the A / D converter 3 by comparing it with a predetermined reference level Lref near the pedestal level. The binarized signal is supplied to the latch circuit 6c while high-frequency components caused by a color burst signal and the like are removed by the low-pass filtering circuit 6b. A clock signal 2Hck having a frequency twice the horizontal synchronization frequency is supplied to a clock input terminal of the latch circuit 6c. The phase of the clock signal 2Hck is set so that it appears in the first half and the second half of each line, as shown in FIG. 5 (A). Therefore, during the appearance period of the video signal, the latch circuit 6c keeps latching the high signal.
一方、第5図(B)に示すように、垂直帰線期間の開
始に伴い等化パルスが出現すると、ラッチ回路6cがロー
信号をラッチし始める。この結果、ラッチ回路6cの出力
が、第5図(C)に示すように垂直帰線期間の開始時点
に同期してローに立下る。この垂直帰線期間の開始直前
のライン幅は、偶フィールドについては第5図(B)に
示すように1ラインの幅となるが、奇フィールドについ
ては第5図(D)に示すように半ラインの幅となる。On the other hand, as shown in FIG. 5B, when an equalizing pulse appears at the start of the vertical blanking period, the latch circuit 6c starts latching the low signal. As a result, the output of the latch circuit 6c falls to low in synchronization with the start of the vertical blanking period as shown in FIG. 5 (C). The line width immediately before the start of the vertical retrace period is one line as shown in FIG. 5B for an even field, but is half as shown in FIG. 5D for an odd field. The width of the line.
この結果、ラッチ回路6cの出力のローへの立下り時点
に、奇数フィールドであるか偶数フィールドであるかに
応じて半ライン分の時間差が生ずる。選択ラッチ回路6d
は、前段のラッチ回路6cの出力が交互に1クロック周期
分ずれることを利用してその一方のみ(奇数フィールド
のもの)を選択的にラッチすることにより、フレーム周
期で発生するフレーム検出信号を出力する。このような
選択ラッチ回路6dは、クロック信号Hckのカウンタ部
と、このカウント値が所定値になると前段のラッチ回路
6cの出力をラッチするラッチ部とから構成されている。As a result, when the output of the latch circuit 6c falls to low, a time difference of a half line is generated depending on whether the field is an odd field or an even field. Select latch circuit 6d
Outputs a frame detection signal generated in a frame cycle by selectively latching only one of the outputs (of an odd field) using the fact that the output of the preceding latch circuit 6c is alternately shifted by one clock cycle. I do. Such a selection latch circuit 6d includes a counter section of the clock signal Hck and a latch circuit of a preceding stage when the count value reaches a predetermined value.
And a latch section for latching the output of 6c.
第6図は、第1図の水平同期保護部7の構成を示すブ
ロック図である。FIG. 6 is a block diagram showing the configuration of the horizontal synchronization protection section 7 of FIG.
この水平同期保護部7は、インバータ21やアンドゲー
ト22などの各種の論理ゲート、ドットカウンタ24、デコ
ーダ25、フリップ・フロップ26、漏洩積分器28及び二値
化回路29を備え、正論理で動作する。The horizontal synchronization protection unit 7 includes various logic gates such as an inverter 21 and an AND gate 22, a dot counter 24, a decoder 25, a flip-flop 26, a leaky integrator 28, and a binarization circuit 29, and operates with positive logic. I do.
前述の水平同期検出部5から出力される水平同期検出
信号は、入力端子11とインバータ21とを経てアンドゲー
ト22と27の一方の入力端子に供給される。ドットカウン
タ24は、オアゲート23から供給されるハイ信号によるク
リアを受けながら、入力端子I2から供給される4f scの
ドット(画素)周波数のクロック信号をカウントする。
デコーダ25は、ドットカウンタ24のカウント値をデコー
ドして各種のタイミング信号を出力する。このデコーダ
から出力される各種のタイミング信号の一つである909
デコード信号は、オアゲート23を介してドットカウンタ
24のクリア端子に供給され、ドットカウンタ24のカウン
ト値を最大値909から0に戻す。すなわち、このドット
カウンタ24は1ラインの周期でクリアされる。The horizontal synchronization detection signal output from the horizontal synchronization detection section 5 is supplied to one input terminal of AND gates 22 and 27 via the input terminal 11 and the inverter 21. The dot counter 24 counts the clock signal of the dot (pixel) frequency of 4fsc supplied from the input terminal I2 while being cleared by the high signal supplied from the OR gate 23.
The decoder 25 decodes the count value of the dot counter 24 and outputs various timing signals. 909 which is one of various timing signals output from this decoder
The decode signal is sent to the dot counter via the OR gate 23.
It is supplied to the clear terminal 24 and the count value of the dot counter 24 is returned from the maximum value 909 to 0. That is, the dot counter 24 is cleared at a cycle of one line.
デコーダ26から出力される他のタイミング信号は、4f
scのクロック信号に同期してフリップ・フロップ26に
保持され、Hタイミング信号、クロック信号2Hck、クロ
ック信号Hckとして対応の出力端子に供給される。この
タイミング信号の一つは、入力端子I1を経てアンドゲー
ト27の一方の入力端子に供給される水平同期検出信号に
対するウインドウパルスWとしてアンドゲート27の他方
の入力端子に供給される。このウインドウパルスWの幅
は、ゴーストなどによる水平同期検出信号の揺らぎを吸
収するため、水平同期検出信号の幅の5倍程度の値に設
定される。Another timing signal output from the decoder 26 is 4f
It is held in the flip-flop 26 in synchronization with the clock signal of the sc, and is supplied to the corresponding output terminal as the H timing signal, the clock signal 2Hck, and the clock signal Hck. One of the timing signals is supplied to the other input terminal of the AND gate 27 as a window pulse W for the horizontal synchronization detection signal supplied to one input terminal of the AND gate 27 via the input terminal I1. The width of the window pulse W is set to about 5 times the width of the horizontal synchronization detection signal in order to absorb fluctuations of the horizontal synchronization detection signal due to ghosts and the like.
従って、1ライン周期でフリップ・フロップ26から出
力されるウインドウパルスWとほぼ同時に水平同期検出
信号が出現するとアンドゲート27からハイ信号が出力さ
れる。このハイ出力は漏洩積分器28に供給され、漏洩に
よって低下した積分電圧値を補充する。二値化回路29
は、漏洩積分器28の電圧値を所定値と比較し、前者が後
者以下になると出力をハイに立上げる。この出力の立上
げにより、アンドゲート22が開かれハンチングが開始さ
れる。このハンチングモードでは、入力端子I1からアン
ドゲート22とオアゲート23を通して供給される水平同期
検出信号に同期してドットカウンタ24のクリアが行われ
る。Therefore, when the horizontal synchronization detection signal appears almost simultaneously with the window pulse W output from the flip-flop 26 in one line cycle, a high signal is output from the AND gate 27. This high output is supplied to the leakage integrator 28 to supplement the integrated voltage value reduced by the leakage. Binarization circuit 29
Compares the voltage value of leaky integrator 28 with a predetermined value, and raises the output to high when the former falls below the latter. With the rise of this output, the AND gate 22 is opened and hunting is started. In the hunting mode, the dot counter 24 is cleared in synchronization with the horizontal synchronization detection signal supplied from the input terminal I1 through the AND gate 22 and the OR gate 23.
このハンチングモードの信号に伴い、再度アンドゲー
ト27からハイ信号が出力され始め、漏洩積分電圧が所定
を越えると、二値化回路29の出力がローに立下がる。こ
れにより、水平同期検出信号はアンドゲート22で阻止さ
れ、デコーダ25からの909デコード信号によってドット
カウンタ24のクリアが行われ、この水平同期保護部7は
自走モードに移行する。With the signal in the hunting mode, a high signal starts to be output again from the AND gate 27, and when the leakage integration voltage exceeds a predetermined value, the output of the binarization circuit 29 falls to low. As a result, the horizontal synchronization detection signal is blocked by the AND gate 22, the dot counter 24 is cleared by the 909 decode signal from the decoder 25, and the horizontal synchronization protection unit 7 shifts to the free running mode.
このように、水平同期信号の誤検出や検出の失敗に基
づきアンドゲート27からハイ信号が出力されない状況が
発生しても漏洩積分器28の時定数等で決まる期間内は水
平同期保護回路のハンチングによる同期化処理は開始さ
れない。従って、同期信号の誤検出に基づく頻繁なハン
チングの開始によって動作が不安定化になり、タイミン
グ精度が低下するという問題が解決される。As described above, even when a high signal is not output from the AND gate 27 due to erroneous detection or failure of detection of the horizontal synchronization signal, the hunting of the horizontal synchronization protection circuit is performed during the period determined by the time constant of the leaky integrator 28 and the like. Is not started. Therefore, the problem that the operation becomes unstable due to the frequent start of the hunting based on the erroneous detection of the synchronization signal and the timing accuracy is reduced is solved.
なお、第1図の垂直同期検出部8からアンドゲート22
の入力端子の一つに供給される信号VBLKは、垂直帰線期
間内にわたってローに立下る。この結果、垂直帰線期間
内にはハンチングモードへの移行が禁止され、また既に
開始されているハンチングモードは中断される。これ
は、第4図によって既に説明したように、カラーバース
ト除去のための信号処理に起因して垂直帰線期間内で水
平同期信号の誤検出が発生し、これにより水平同期保護
部7の動作が擾乱されるのを防ぐためである。It should be noted that the vertical synchronization detector 8 shown in FIG.
The signal VBLK supplied to one of the input terminals falls low during the vertical blanking period. As a result, the transition to the hunting mode is prohibited during the vertical flyback period, and the already started hunting mode is interrupted. This is because, as already described with reference to FIG. 4, erroneous detection of the horizontal synchronizing signal occurs within the vertical blanking period due to the signal processing for removing the color burst. Is to be prevented from being disturbed.
第7図は、第1図の垂直同期保護部8の構成を示すブ
ロック図である。FIG. 7 is a block diagram showing the configuration of the vertical synchronization protection section 8 of FIG.
この垂直同期保護部8は、第6図の水平同期保護部7
と同様に、インバータ31やアンドゲート32などの各種の
論理ゲート、ラインカウンタ34、デコーダ35、フリップ
・フロップ36、漏洩積分器38及び二値化回路39を備え、
正論理で動作する。This vertical synchronization protection unit 8 is the same as the horizontal synchronization protection unit 7 in FIG.
Similarly, includes various logic gates such as an inverter 31 and an AND gate 32, a line counter 34, a decoder 35, a flip-flop 36, a leaky integrator 38, and a binarization circuit 39,
Operates with positive logic.
前述の垂直同期検出部6から出力されるフレームパル
スは、入力端子I1とインバータ31とを経てアンドゲート
32と37の一方の入力端子に外部フレームパルスとして供
給される。ラインカウンタ34は、オアゲート33から供給
されるハイ信号によるクリアを受けながら、入力端子I2
から供給されるライン周波数のクロック信号Hckをカウ
ントする。デコーダ35は、ラインカウンタ34のカウント
値をデコードして各種のタイミング信号を出力する。こ
のデコーダ35から出力される各種のタイミング信号の一
つに相当する524デコード信号は、オアゲート33を経て
ラインカウンタ34のクリア端子に供給され、ラインカウ
ンタ34のカウント値を最大値524から0に戻す。すなわ
ち、このラインカウンタ34は1フレームの同期でクリア
される。The frame pulse output from the above-mentioned vertical synchronization detection unit 6 is AND gated through the input terminal I1 and the inverter 31.
One of the input terminals 32 and 37 is supplied as an external frame pulse. The line counter 34 receives the input signal I2 while being cleared by the high signal supplied from the OR gate 33.
The clock signal Hck of the line frequency supplied from is counted. The decoder 35 decodes the count value of the line counter 34 and outputs various timing signals. A 524 decode signal corresponding to one of various timing signals output from the decoder 35 is supplied to the clear terminal of the line counter 34 via the OR gate 33, and returns the count value of the line counter 34 from the maximum value 524 to 0. . That is, the line counter 34 is cleared in synchronization with one frame.
デコーダ36から出力される他のタイミング信号は、ク
ロック信号Hckに同期してフリップ・フロップ36に保持
され、水平同期保護部7に供給されるVBLK信号、あるい
は、フレーム・タイミング信号、フィールド・タイミン
グ信号として対応の出力端子に供給される。このタイミ
ング信号の一つは、内部フレームパルスとしてアンドゲ
ート37の一方の入力端子に供給される。このアンドゲー
ト37の他方の入力端子には、入力端子11とインバータ31
とを介して垂直同期検出部6から外部フレームパルスが
供給されている。Other timing signals output from the decoder 36 are held in the flip-flop 36 in synchronization with the clock signal Hck, and are supplied to the horizontal synchronization protection unit 7 or the VBLK signal, the frame timing signal, and the field timing signal. Is supplied to the corresponding output terminal. One of the timing signals is supplied to one input terminal of the AND gate 37 as an internal frame pulse. The other input terminal of the AND gate 37 is connected to the input terminal 11 and the inverter 31.
The external frame pulse is supplied from the vertical synchronization detecting unit 6 through the above.
従って、1フレーム周期でフリップ・フロップ36から
出力される内部フレームパルスと外部フレームパルスが
同期していれば、アンドゲート37からハイ信号が出力さ
れ、漏洩によって低下した漏洩積分器38の電圧値が補充
される。両フレームパルス間の同期外れによってこの漏
洩積分電圧値が所定値以下になると、二値化回路39の出
力がハイに立上ってアンドゲート32が開かれ、ハンチン
グが開始される。このハンチングモードでは、入力端子
I1からゲート32と33を通して供給される外部フレームパ
ルスに同期してラインカウンタ34のクリアが行われる。Therefore, if the internal frame pulse output from the flip-flop 36 and the external frame pulse are synchronized in one frame period, a high signal is output from the AND gate 37, and the voltage value of the leakage integrator 38 reduced by the leakage is reduced. Be replenished. When the leakage integration voltage value falls below a predetermined value due to the loss of synchronization between the two frame pulses, the output of the binarization circuit 39 rises to high, the AND gate 32 is opened, and hunting is started. In this hunting mode, the input terminal
The line counter 34 is cleared in synchronization with an external frame pulse supplied from I1 through the gates 32 and 33.
このハンチングモードの信号に伴い、再度アンドゲー
ト37からハイ信号が出力されるようになり、漏洩積分電
圧値が所定値を越えると二値化回路39の出力がローに立
下がる。これにより、外部フレームパルスがアンドゲー
ト32で阻止され、ラインカウンタ34のクリアはデコーダ
35からの524デコード信号のみによって行われ、この垂
直同期保護部8はハンチングモードから自走モードに移
行する。With the signal in the hunting mode, a high signal is again output from the AND gate 37, and when the leakage integration voltage value exceeds a predetermined value, the output of the binarization circuit 39 falls to low. As a result, the external frame pulse is blocked by the AND gate 32, and the line counter 34 is cleared by the decoder.
This is performed only by the 524 decode signal from 35, and the vertical synchronization protection section 8 shifts from the hunting mode to the free running mode.
このように、垂直同期信号の誤検出や検出の失敗に基
づきアンドゲート37からハイ信号が出力されない状況が
発生しても漏洩積分器38の時定数等で決まる期間内は垂
直同期保護回路のハンチングによる同期化処理は開始さ
れない。従って、同期信号の誤検出に基づく頻繁なハン
チングの開始によって動作が不安定化になり、タイミン
グ精度が低下するという問題が解決される。As described above, even when a high signal is not output from the AND gate 37 due to erroneous detection or detection failure of the vertical synchronization signal, the hunting of the vertical synchronization protection circuit is performed during the period determined by the time constant of the leaky integrator 38 and the like. Is not started. Therefore, the problem that the operation becomes unstable due to the frequent start of the hunting based on the erroneous detection of the synchronization signal and the timing accuracy is reduced is solved.
第8図は、本発明の同期分離回路の他の実施例の構成
を示すブロック図である。FIG. 8 is a block diagram showing a configuration of another embodiment of the sync separation circuit of the present invention.
この実施例の同期分離回路は、第1図の同期分離回路
のA/D変換部3に供給するクランプパルスを、アナログ
同期分離部1ではなくて水平同期保護部7′とフレーム
同期保護部8′とで作成する構成を示している。従っ
て、第2図の回路中第1図の回路と共通の構成要素につ
いては第1図と同一の参照符号が付されており、これら
の共通構成要素については重複する説明を省略する。The sync separation circuit of this embodiment uses a clamp pulse supplied to the A / D converter 3 of the sync separation circuit of FIG. 'Shows the configuration created. Therefore, the same reference numerals as in FIG. 1 denote the same components in the circuit in FIG. 2 as those in the circuit in FIG. 1, and a duplicate description of these common components will be omitted.
第8図の水平同期保護部7′は、第1図と第6図に示
した先の実施例の水平同期保護部7内のデコーダ25にク
ランプタイミングを指示するクランプパルスの出力機能
を付加すると共に、二値化回路29の出力をモード表示信
号として外部に出力するように変更した構成となってい
る。また、第8図の垂直同期保護部8′は、第1図と第
7図に示した先の実施例の垂直同期保護部8内の二値化
回路39の出力をモード表示信号として外部に出力するよ
うに変更した構成となっている。The horizontal synchronization protection section 7 'in FIG. 8 adds a function of outputting a clamp pulse to the decoder 25 in the horizontal synchronization protection section 7 of the previous embodiment shown in FIGS. At the same time, the configuration is such that the output of the binarization circuit 29 is output to the outside as a mode display signal. Also, the vertical synchronization protection section 8 'in FIG. 8 outputs the output of the binarization circuit 39 in the vertical synchronization protection section 8 of the previous embodiment shown in FIGS. 1 and 7 as a mode display signal to the outside. The configuration has been changed to output.
水平同期保護部7′から出力されるクランプパルスと
フレーム同期保護部8′から出力されるVBLK信号は、4
入力アンドゲート9の2個の非反転入力端子のそれぞれ
に供給される。また、水平同期保護部7′と垂直同期保
護部8′から出力れるモード表示信号は、4入力アンド
ゲート9の2個の反転入力端子のそれぞれに供給され
る。この結果、水平同期保護部7′と垂直同期保護部
8′のいずれもがハンチングモード下になくかつ垂直帰
線期間内でないという条件のもとで、水平同期保護部
7′で作成されたクランプパルスがA/D変換部3に供給
され、ペデスタルクランプが行われる。このように、垂
直帰線期間内でペデスタルクランプが禁止されるのは、
垂直帰線期間内の映像信号の消滅に伴いそのゴースト成
分が消滅し、この結果ペデスタルレベルが大きく変化す
るおそれがあるからである。The clamp pulse output from the horizontal synchronization protection section 7 'and the VBLK signal output from the frame synchronization protection section 8' are
The input is supplied to each of two non-inverting input terminals of the AND gate 9. The mode display signals output from the horizontal synchronization protection section 7 'and the vertical synchronization protection section 8' are supplied to the two inverting input terminals of the 4-input AND gate 9, respectively. As a result, the clamp generated by the horizontal synchronization protection unit 7 'under the condition that neither the horizontal synchronization protection unit 7' nor the vertical synchronization protection unit 8 'is in the hunting mode and within the vertical retrace period. The pulse is supplied to the A / D converter 3, and the pedestal clamp is performed. As described above, the pedestal clamp is prohibited during the vertical flyback period.
This is because the ghost component disappears with the disappearance of the video signal during the vertical blanking period, and as a result, the pedestal level may greatly change.
第9図は、本発明の同期分離回路の更に他の実施例の
構成を示すブロック図であり、41はアナログ同期分離
部、42はクロック生成部、45は水平同期検出部、46は垂
直同期検出部、47は水平同期保護部、48は垂直同期保護
部である。FIG. 9 is a block diagram showing the configuration of still another embodiment of the synchronization separation circuit of the present invention, wherein 41 is an analog synchronization separation section, 42 is a clock generation section, 45 is a horizontal synchronization detection section, and 46 is a vertical synchronization section. A detection unit, 47 is a horizontal synchronization protection unit, and 48 is a vertical synchronization protection unit.
アナログ同期分離部41は、入力端子INに供給されるア
ナログ複合映像信号に対して、低域通過濾波回路に通し
て波形を鈍らせたのち水平同期信号の先端にクランプを
かけつつスライスするといういわゆるSYNCチップスライ
ス処理を施すことにより、映像信号から複合同期信号を
分離し、これを水平同期検出部45と垂直同期検出部46に
供給する。アナログ同期分離部41は、上記同期分離処理
と並行して、複合映像信号からのカラーバーストの抜取
りに用いるバースト・フラグを生成し、クロック生成部
42に供給する。The analog sync separation unit 41 slices the analog composite video signal supplied to the input terminal IN while passing the waveform through a low-pass filtering circuit to dull the waveform and then clamping the tip of the horizontal sync signal. By performing SYNC chip slice processing, a composite synchronization signal is separated from the video signal, and supplied to the horizontal synchronization detection unit 45 and the vertical synchronization detection unit 46. The analog sync separation unit 41 generates a burst flag used for extracting a color burst from the composite video signal in parallel with the sync separation process, and generates a clock flag.
Supply 42.
水平同期検出部45は、第1図の実施例で説明したディ
ジタル水平同期検出部5と同一の機能をアナログ回路で
実現した構成となっている。すなわち、このアナログ形
式の水平同期検出部45は、アナログ同期分離部41から供
給されたアナログ複合同期信号を二値化し、その立下が
り点を4f scのクロック信号に同期して検出することに
よりクロック信号の1周期の幅の水平同期検出信号を作
成し、これを後段の水平同期保護回路47に出力する。The horizontal synchronization detection section 45 has a configuration in which the same function as the digital horizontal synchronization detection section 5 described in the embodiment of FIG. 1 is realized by an analog circuit. That is, the analog-type horizontal synchronization detection unit 45 binarizes the analog composite synchronization signal supplied from the analog synchronization separation unit 41, and detects the falling point in synchronization with the 4fsc clock signal to detect the clock. A horizontal synchronization detection signal having a width of one cycle of the signal is generated and output to a horizontal synchronization protection circuit 47 at a subsequent stage.
垂直同期検出部46は、第1図の実施例で説明したディ
ジタル垂直同期検出部6と同一の機能をアナログ回路で
実現した構成となっている。すなわち、このアナログ形
式の水平同期検出部46は、アナログ同期分離部41から供
給されたアナログ複合同期信号を二値化し、低域通過濾
波回路に通し、クロック信号2Hckに同期してラッチし、
このラッチ出力をクロック信号Hckに同期して1跳びに
選択的にラッチすることによりフレーム周期の垂直同期
検出周信号を生成し、これを外部フレームパルスとして
後段のフレーム同期保護回路48に供給する。The vertical synchronization detector 46 has a configuration in which the same function as the digital vertical synchronization detector 6 described in the embodiment of FIG. 1 is realized by an analog circuit. That is, the analog horizontal synchronization detection unit 46 binarizes the analog composite synchronization signal supplied from the analog synchronization separation unit 41, passes it through a low-pass filtering circuit, latches it in synchronization with the clock signal 2Hck,
The latch output is selectively latched in one jump in synchronization with the clock signal Hck to generate a vertical synchronization detection peripheral signal having a frame period, and supplies this to the subsequent frame synchronization protection circuit 48 as an external frame pulse.
水平同期保護回路47は、第1図と第6図に示した水平
同期保護回路7とほぼ同一の構成となっており、これと
ほぼ同一の動作を行う。垂直同期保護回路48は、第1図
と第7図に示した垂直同期保護回路8とほぼ同一の構成
となっており、これとほぼ同一の動作を行う。ただし、
第1図の同期分離回路とは異なりフレーム同期保護回路
48ではVBLK信号が作成されず、水平同期保護回路47では
垂直帰線期間内もハンチング動作が行われる。The horizontal synchronization protection circuit 47 has substantially the same configuration as the horizontal synchronization protection circuit 7 shown in FIGS. 1 and 6, and performs almost the same operation. The vertical synchronization protection circuit 48 has substantially the same configuration as the vertical synchronization protection circuit 8 shown in FIGS. 1 and 7, and performs almost the same operation. However,
A frame synchronization protection circuit different from the synchronization separation circuit of FIG.
At 48, no VBLK signal is created, and at the horizontal synchronization protection circuit 47, a hunting operation is performed even during the vertical retrace period.
第10図は、本発明の同期分離回路の他の実施例の構成
を示すブロック図であり、51はアナログ同期分離部、52
はクロック生成部、55は水平同期検出部、56は垂直同期
検出部、57は水平同期保護部、58は垂直同期保護部であ
る。FIG. 10 is a block diagram showing the configuration of another embodiment of the sync separation circuit of the present invention.
Is a clock generation unit, 55 is a horizontal synchronization detection unit, 56 is a vertical synchronization detection unit, 57 is a horizontal synchronization protection unit, and 58 is a vertical synchronization protection unit.
アナログ同期分離部51は、入力端子INに供給されるア
ナログ複合映像信号に対して、低域通過濾波回路に通し
て波形を鈍らせたのち水平同期信号の先端にクランプを
かけつつスライスするといういわゆるSYNCチップスライ
ス処理を施すことにより、映像信号から複合同期信号を
分離して水平同期検出部55に供給する。アナログ同期分
離部15は、上記映像信号から分離した複合同期信号を低
域通過濾波回路に通すことにより垂直帰線期間を検出
し、この検出した垂直帰線期間内の複合同期信号を垂直
同期検出分離56に供給する。アナログ同期分離部51は、
上記同期分離処理と並行して、複合映像信号からのカラ
ーバーストの抜取りに用いるバースト・フラグを生成
し、クロック生成部52に供給する。The analog sync separation unit 51 slices the analog composite video signal supplied to the input terminal IN by passing it through a low-pass filtering circuit, dulling the waveform, and then clamping the tip of the horizontal sync signal. By performing the SYNC chip slice processing, the composite synchronization signal is separated from the video signal and supplied to the horizontal synchronization detection unit 55. The analog sync separation unit 15 detects a vertical retrace period by passing the composite sync signal separated from the video signal through a low-pass filter circuit, and detects a vertical sync period within the detected vertical retrace period. Feed to separation 56. The analog sync separation unit 51
In parallel with the synchronization separation processing, a burst flag used for extracting a color burst from the composite video signal is generated and supplied to the clock generation unit 52.
水平同期検出部55は、第1図の実施例で説明したディ
ジタル水平同期検出部5と同一の機能をアナログ回路で
実現した構成となっている。すなわち、このアナログ形
式の水平同期検出部55は、アナログ同期分離部51から供
給されたアナログ複合同期信号を二値化し、その立下が
り点を4f scのクロック信号に同期して検出することに
よりクロック信号の1周期の幅の水平同期検出信号を作
成し、これを後段の水平同期保護回路57に出力する。The horizontal synchronization detecting section 55 has a configuration in which the same function as that of the digital horizontal synchronization detecting section 5 described in the embodiment of FIG. 1 is realized by an analog circuit. That is, the analog horizontal synchronizing detection section 55 binarizes the analog composite synchronizing signal supplied from the analog synchronizing / separating section 51, and detects the falling point in synchronization with the 4fs clock signal to thereby generate a clock. A horizontal synchronization detection signal having a width of one cycle of the signal is generated and output to the horizontal synchronization protection circuit 57 at the subsequent stage.
垂直同期検出部56は、第1図の実施例で説明したディ
ジタル垂直同期検出部6と同一の機能をアナログ回路で
実現した構成となっている。すなわち、このアナログ形
式の水平同期検出部56は、アナログ同期分離部51から供
給された同期検出信号を二値化し、クロック信号2Hckに
同期してラッチし、このラッチ出力をクロック信号Hck
に同期して1跳びに選択的にラッチすることによりフレ
ーム同期の垂直同期検出周信号を生成し、これを外部フ
レームパルスとして後段のフレーム同期保護回路58に供
給する。The vertical synchronization detecting section 56 has a configuration in which the same function as the digital vertical synchronization detecting section 6 described in the embodiment of FIG. 1 is realized by an analog circuit. That is, the analog horizontal synchronization detection unit 56 binarizes the synchronization detection signal supplied from the analog synchronization separation unit 51, latches it in synchronization with the clock signal 2Hck, and outputs the latched output to the clock signal Hck.
By selectively latching one jump at a time in synchronism with the frame synchronization, a vertical synchronization detection peripheral signal of frame synchronization is generated, and this signal is supplied to the subsequent frame synchronization protection circuit 58 as an external frame pulse.
水平同期保護回路57は、第1図と第6図に示した水平
同期保護回路7とほぼ同一の構成となっており、これと
ほぼ同一の動作を行う。垂直同期保護回路58は、第1図
と第7図に示した垂直同期保護回路8とほぼ同一の構成
となっており、これとほぼ同一の動作を行う。ただし、
第1図の同期分離回路とは異なりフレーム同期保護回路
58ではVBLK信号が作成されず、水平同期保護回路57では
垂直帰線期間内もハンチング動作が行われる。The horizontal synchronization protection circuit 57 has almost the same configuration as the horizontal synchronization protection circuit 7 shown in FIGS. 1 and 6, and performs almost the same operation. The vertical synchronization protection circuit 58 has substantially the same configuration as the vertical synchronization protection circuit 8 shown in FIGS. 1 and 7, and performs almost the same operation. However,
A frame synchronization protection circuit different from the synchronization separation circuit of FIG.
At 58, no VBLK signal is created, and at the horizontal synchronization protection circuit 57, a hunting operation is performed even during the vertical retrace period.
第11図は、本発明の同期分離回路の更に他の実施例の
構成を示すブロック図である。この同期分離回路におい
て、第10図の同期分離回路と同一の参照符号が付された
各部は第10図に示した同期分離回路の対応の部と同一の
構成となっている。従って、これらについては重複する
説明を省略する。FIG. 11 is a block diagram showing the configuration of still another embodiment of the sync separation circuit of the present invention. In this sync separation circuit, the components denoted by the same reference numerals as those of the sync separation circuit of FIG. 10 have the same configuration as the corresponding portions of the sync separation circuit shown in FIG. Therefore, a duplicate description thereof will be omitted.
この同期分離回路では、クロック生成部52で使用され
るカラーバースト抜き取り用のバーストフラグが、アン
ド回路59において、水平同期保護部57で作成されるバー
ストタイミング信号と水時同期保護部58から出力される
VBLK信号との論理積から作成される。In this synchronization separation circuit, a burst flag for extracting a color burst used in the clock generation unit 52 is output from the burst timing signal created by the horizontal synchronization protection unit 57 and the water-time synchronization protection unit 58 in the AND circuit 59. To
It is created from the logical product with the VBLK signal.
以上、水平、垂直双方の同期保護回路について同期信
号の検出に失敗しても直ぐにはハンチングを開始しない
構成を示した。しかしながら、タイミング精度と同期外
れ時の引き込み速度とを勘案して、水平、垂直のいずれ
か一方については直ちにハンチングを開始する従来の構
成を採用することもできる。As described above, a configuration has been described in which hunting does not immediately start even if detection of a synchronization signal fails in both the horizontal and vertical synchronization protection circuits. However, in consideration of the timing accuracy and the pull-in speed at the time of out-of-synchronization, a conventional configuration in which hunting is started immediately in one of the horizontal and vertical directions can be adopted.
(発明の効果) 本発明の同期分離回路は、上述のような構成であるか
ら、同期信号の誤検出が多少発生しても漏洩積分器の時
定数で決まる期間内は同期保護回路のハンチングによる
同期化処理を開始されない。この結果、ゴーストなどの
影響による同期信号の誤検出に基づく動作の不安定化が
有効に防止され、従来の同期分離回路で作成されていた
表示用のタイミング精度に比べて1桁以上高い値のタイ
ミング精度が実現された。(Effects of the Invention) Since the synchronization separation circuit of the present invention has the above-described configuration, even if erroneous detection of a synchronization signal occurs to some extent, the hunting of the synchronization protection circuit occurs within a period determined by the time constant of the leaky integrator. Synchronization process has not started. As a result, the instability of the operation based on the erroneous detection of the synchronization signal due to the influence of ghost or the like can be effectively prevented, and the value of the timing which is higher by one digit or more than the timing accuracy for display created by the conventional synchronization separation circuit can be prevented. Timing accuracy has been achieved.
第1図は本発明の同期分離回路の一実施例の構成を示す
ブロック図、第2図は第1図のアナログ同期分離回路の
構成を示すブロック図、第3図、第4図及び第5図は第
1図の同期分離回路の動作を説明するための波形図、第
6図は第1図の水平同期保護部7の構成を示すブロック
図、第7図は第1図の垂直同期保護部8の構成を示すブ
ロック図、第8図は本発明の同期分離回路の他の実施例
の構成を示すブロック図、第9図は本発明の同期分離回
路の更に他の実施例の構成を示すブロック図、第10図は
本発明の同期分離回路の他の実施例の構成を示すブロッ
ク図、第11図は本発明の同期分離回路の更に他の実施例
の構成を示すブロック図である。 1、41、51……アナログ同期分離部、2、42、52……ク
ロック生成部、3……A/D変換部、4……カラーバース
ト除去部、5、45、55……水平同期検出部、6、46、56
……垂直同期検出部、7、47、57……水平同期保護部、
8、48、58……フレーム同期保護部、24……ドットカウ
ンタ、25……ドットデコーダ、28……漏洩積分器、34…
…ラインカウンタ、35……ラインデコーダ、38……漏洩
積分器。FIG. 1 is a block diagram showing the configuration of an embodiment of the sync separation circuit of the present invention, FIG. 2 is a block diagram showing the configuration of the analog sync separation circuit of FIG. 1, FIG. 3, FIG. 6 is a waveform diagram for explaining the operation of the sync separation circuit of FIG. 1, FIG. 6 is a block diagram showing the configuration of the horizontal sync protection unit 7 of FIG. 1, and FIG. 7 is the vertical sync protection of FIG. FIG. 8 is a block diagram showing the configuration of another embodiment of the synchronization separation circuit of the present invention, and FIG. 9 is a block diagram showing the configuration of another embodiment of the synchronization separation circuit of the present invention. FIG. 10 is a block diagram showing a configuration of another embodiment of the sync separation circuit of the present invention, and FIG. 11 is a block diagram showing a configuration of still another embodiment of the sync separation circuit of the present invention. . 1, 41, 51 ... Analog sync separation section, 2, 42, 52 ... Clock generation section, 3 ... A / D conversion section, 4 ... Color burst removal section, 5, 45, 55 ... Horizontal sync detection Division, 6, 46, 56
…… Vertical sync detector, 7, 47, 57… Horizontal sync protector,
8, 48, 58 ... frame synchronization protection unit, 24 ... dot counter, 25 ... dot decoder, 28 ... leaky integrator, 34 ...
... Line counter, 35 ... Line decoder, 38 ... Leakage integrator.
Claims (2)
ーバースト信号に基づき作成された色副搬送波周波数の
4倍のドット周波数のクロック信号をカウントするドッ
トカウンタと、 このドットカウンタのカウント値をデコードして各種の
タイミング信号を出力するドットデコーダと、 このドットデコーダから出力される1ライン分の最終ド
ット位置を示す信号又は前段で検出された水平同期検出
信号を選択的にマスクしたマスク済み水平同期検出信号
のいずれかで前記ドットカウンタをクリアするクリア手
段と、 前記ドットデコーダから出力されるウインドウパルスと
前記水平同期検出信号との論理積を受ける漏洩積分回路
と、 この漏洩積分回路の積分値が所定値以上のとき前記水平
同期検出信号のマスクを有効にするマスク制御手段とを
有する水平同期保護回路を備えたことを特徴とする同期
分離回路。1. A dot counter for counting a clock signal having a dot frequency four times the color subcarrier frequency generated based on a color burst signal extracted from a received television signal, and decoding a count value of the dot counter. A dot decoder that outputs various timing signals, and a masked horizontal synchronization detection that selectively masks a signal indicating the final dot position of one line output from the dot decoder or a horizontal synchronization detection signal detected in a preceding stage. Clear means for clearing the dot counter with any of the signals; a leak integration circuit receiving a logical product of the window pulse output from the dot decoder and the horizontal synchronization detection signal; Mask control means for enabling the mask of the horizontal synchronization detection signal when the value is equal to or greater than A synchronization separation circuit comprising a horizontal synchronization protection circuit having:
信号に基づき作成されたライン周波数のクロック信号を
カウントするラインカウンタと、 このラインカウンタのカウント値をデコードして各種の
タイミング信号を出力するラインデコーダと、 このラインデコーダから出力される1フレーム分の最終
ライン位置を示す信号又は前段の垂直同期検出部から供
給されるフレームパルスを選択的にマスクしたマスク済
みフレームパルスのいずれかで前記ラインカウンタをク
リアするクリア手段と、 前記ラインデコーダから出力されるフレームパルスと前
記垂直同期検出部から供給されるフレームパルスとの論
理積を受ける漏洩積分回路と、 この漏洩積分回路の積分値が所定値以上のとき前記垂直
同期検出部から供給されるフレームパルスへのマスクを
有効にするマスク制御手段とを有するフレーム同期保護
部を備えたことを特徴とする同期分離回路。2. A line counter for counting a clock signal having a line frequency generated based on a synchronization signal extracted from a received television signal, and a line for decoding a count value of the line counter and outputting various timing signals. A line decoder which outputs a signal indicating a final line position of one frame output from the line decoder or a masked frame pulse which selectively masks a frame pulse supplied from a preceding vertical synchronization detection unit. A leak integration circuit that receives a logical product of a frame pulse output from the line decoder and a frame pulse supplied from the vertical synchronization detection unit, wherein the integration value of the leakage integration circuit is equal to or greater than a predetermined value. At the time of the frame pulse supplied from the vertical synchronization detection unit. A synchronization separation circuit, comprising: a frame synchronization protection unit having mask control means for enabling a mask.
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JP13124588A JP2604424B2 (en) | 1988-05-28 | 1988-05-28 | Sync separation circuit |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13124588A Expired - Lifetime JP2604424B2 (en) | 1988-05-28 | 1988-05-28 | Sync separation circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2604424B2 (en) |
-
1988
- 1988-05-28 JP JP13124588A patent/JP2604424B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH01300691A (en) | 1989-12-05 |
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