JP2603893B2 - ISDN concentrator - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、ＩＳＤＮ回線を終端す
る回線終端装置（以下、ＤＳＵ）と複数の端末との間に
接続され、ＤＳＵと複数の端末間で送受されるフレーム
データを中継するＩＳＤＮ集線装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is connected between a line termination unit (hereinafter, DSU) for terminating an ISDN line and a plurality of terminals and relays frame data transmitted and received between the DSU and the plurality of terminals. The present invention relates to an ISDN concentrator.

【０００２】[0002]

【従来の技術】一般に、日本電信電話会社（ＮＴＴ）の
提供するＩＮＳネット６４は、図６に示すように、ＩＳ
ＤＮ回線１を終端する１台のＤＳＵ２に複数の端末３
を、バス４やこのバスにソケット５を介して取り付けら
れた線路６を介して接続するポイント・マルチポイント
配線構成となっている。また、図７は、上記ＩＮＳネッ
ト６４において、ＤＳＵ２と各端末との間に送受される
データのフレーム構成図であり、同図（ａ）がＤＳＵ２
から端末３への送信フレーム、また同図（ｂ）が端末３
からＤＳＵ２への送信フレームを示している。ここで、
これらのフレームデータはＤＳＵと端末間をＡＭＩ信号
で伝送され、２Ｂ＋Ｄの情報の他に、フレーム同期用ビ
ットＦやＤＣバランス用ビット（バス上での直流成分を
「０」に保持するためのビット）Ｌ等が付加され合計４
８ビットの信号として、２５０μＳ、即ち１９２ｋｂｐ
ｓの速度でピンポン伝送されている。なお、ＤＳＵ２か
ら端末３へのフレーム送信に対し、端末３からＤＳＵ２
に対する送信は、２ビットのオフセットタイムの後、送
信されるようになっている。2. Description of the Related Art Generally, an INS network 64 provided by Nippon Telegraph and Telephone Corporation (NTT) has an IS network as shown in FIG.
A plurality of terminals 3 are connected to one DSU 2 terminating the DN line 1.
Are connected via a bus 4 and a line 6 attached to the bus via a socket 5 in a point-multipoint wiring configuration. FIG. 7 is a diagram showing a frame structure of data transmitted and received between the DSU 2 and each terminal in the INS network 64. FIG.
From the terminal 3 to the terminal 3, and FIG.
2 shows a transmission frame from the DSU2 to the DSU2. here,
These frame data are transmitted as an AMI signal between the DSU and the terminal. In addition to the 2B + D information, a frame synchronization bit F and a DC balance bit (a bit for holding the DC component on the bus at “0”) ) L etc. are added and 4 in total
As an 8-bit signal, 250 μS, that is, 192 kbp
Ping-pong transmission is performed at the speed of s. Note that, in response to frame transmission from DSU2 to terminal 3, terminal 3 sends DSU2
Is transmitted after a 2-bit offset time.

【０００３】[0003]

【発明が解決しようとする課題】上記ＩＮＳネット６４
は、バス構成として、短距離受動バスや延長受動バスの
ような形態をとるが、最大の８台の端末を接続した場
合、バス４の最大線路長は４００ｍ、かつバス４に取り
付けられたソケット５から端末までの線路６の長さは４
ｍとなっており、このような規格を満足すれば、ＤＳＵ
２からのフレーム送信に対し端末側は必ず２ビットのオ
フセット後にＤＳＵ２へフレームを返送するようになっ
ている。しかし、既設のソケット５から各端末へ配線す
る場合に、その線路６の長さを４ｍ以内に抑えること
は、端末の配置に対して制限を加えることになり、作業
上不便であると共に、例えば或端末の線路６の長さが４
ｍを超えて配置されたとすると、正規に配置されている
端末からの送信フレームとの間にビットの遅れが生じ、
この結果、ＤＳＵ２と端末間のデータ伝送にエラーを生
じるという問題があった。The above-mentioned INS net 64
Takes a form such as a short-distance passive bus or an extended passive bus as a bus configuration. When a maximum of eight terminals are connected, the maximum line length of the bus 4 is 400 m and the socket attached to the bus 4 The length of the line 6 from 5 to the terminal is 4
m, and if such a standard is satisfied, DSU
The terminal always returns the frame to the DSU 2 after a 2-bit offset with respect to the frame transmission from 2. However, when wiring from the existing socket 5 to each terminal, suppressing the length of the line 6 to within 4 m imposes restrictions on the arrangement of terminals, which is inconvenient in terms of work, and for example, The length of the line 6 of a certain terminal is 4
m, a bit delay occurs between the frame and a transmission frame from a terminal that is properly arranged,
As a result, there is a problem that an error occurs in data transmission between the DSU 2 and the terminal.

【０００４】[0004]

【課題を解決するための手段】このような課題を解決す
るために本発明は、ＤＳＵから端末へのフレームデータ
の送信に対し端末からＤＳＵへ返送されるフレームデー
タを記憶するメモリと、端末からＤＳＵへ返送されるフ
レームデータのフレーム同期ビットを検出する第１の検
出手段と、この第１の検出手段の検出出力に応じ端末か
らＤＳＵへの返送フレームデータをメモリへ書き込むデ
ータ書込手段とを各個に備えると共に、ＤＳＵから端末
へのフレームデータのフレーム同期ビットを検出する第
２の検出手段と、この第２の検出手段の検出出力により
起動され所定ビットをシフトするビットシフト手段と、
このビットシフト手段のビットシフト終了出力に応じメ
モリから返送フレームデータを読み出すデータ読出手段
とを備えたものである。SUMMARY OF THE INVENTION In order to solve such a problem, the present invention provides a memory for storing frame data returned from a terminal to a DSU when the frame data is transmitted from the DSU to the terminal; File returned to DSU
A first detecting means for detecting a frame synchronization bit of the frame data, and a data writing means for writing frame data returned from the terminal to the DSU in accordance with a detection output of the first detecting means; Second detection means for detecting a frame synchronization bit of frame data from the DSU to the terminal, bit shift means activated by a detection output of the second detection means and shifting a predetermined bit,
Data reading means for reading out the return frame data from the memory in response to the bit shift end output of the bit shifting means.

【０００５】[0005]

【作用】ＤＳＵから送信されるフレームデータの中から
フレーム同期用ビットが検出されると、ビットシフト手
段により所定のビットシフトが行われ、この間に複数の
メモリに格納されている複数の端末からの返送フレーム
データが上記ビットシフトの終了出力に応じ同時に読み
出されてＤＳＵへ返送される。When a frame synchronization bit is detected from the frame data transmitted from the DSU, a predetermined bit shift is performed by the bit shift means, and during this time, a plurality of terminals from a plurality of terminals are stored in a plurality of memories. Return frame data is simultaneously read out in response to the bit shift end output and returned to the DSU.

【０００６】[0006]

【実施例】以下、本発明について図面を参照して説明す
る。図１は、本発明に係るＩＳＤＮ集線装置の一実施例
を示すブロック図であり、この装置、ＩＳＤＮ回線１を
終端するＤＳＵ２と各端末３₁ 〜３₈ との間に配設さ
れ、ＤＳＵ２と各端末間のバス形態の接続形式をスター
接続にすると共に、ＤＳＵ２と各端末間に送受されるフ
レームデータを中継するものである。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings. Figure 1 is a block diagram showing an embodiment of an ISDN concentrator according to the present invention, the device is disposed between the DSU2 terminating the ISDN line 1 and each terminal 3 ₁ to 3 _8, and DSU2 The connection form of the bus between the terminals is a star connection, and the frame data transmitted and received between the DSU 2 and each terminal is relayed.

【０００７】図１において、１１はトランス，ドライバ
及びレシーバからなりＩＳＤＮ回線１を終端するＤＳＵ
２に対しバス４を介して接続されるＩ／Ｆ（インターフ
ェース）回路、１２₁ 〜１２₈ はＩ／Ｆ回路１１と同様
構成でありそれぞれ線路６を介して複数の端末３₁ 〜３
₈ に接続されるＩ／Ｆ回路、１３₁ 〜１３₈ ，１７はそ
れぞれＩ／Ｆ回路１２₁ 〜１２₈ ，Ｉ／Ｆ回路１１から
のフレームデータを抽出するためのクロック信号ａ、ｂ
（速度１９２ｋｂｐｓ；ＩＳＤＮの基本インターフェー
スに相当する速度のクロック）を生成するＤＰＬＬ回
路、１４₁ 〜１４₈ ，１８はそれぞれＩ／Ｆ回路１２₁
〜１２₈ ，Ｉ／Ｆ回路１１のフレームデータの中からフ
レーム同期用ビット，即ちフレーミングビットを検出す
るフレーミングビット検出回路、１５₁ 〜１５₈ は後述
のメモリ１６₁ 〜１６₈ に対しフレームデータの書き込
みアドレス信号を発生するカウンタ、１６₁ 〜１６₈ は
同時に読みだし及び書き込みが可能なデュアルポートＲ
ＡＭから構成されフレームデータを記憶するメモリ、１
９はＤＳＵ２からのフレームデータの受信に対し各端末
から送信されたフレームデータの遅延を行う５ビットシ
フト回路、２０はメモリ１６₁ 〜１６₈ のフレームデー
タを同時に読みだすアドレス信号を発生するカウンタ、
２１はオア回路、２２は３．０７２ＭＨ_Z のクロックを
発生しこのクロック信号ｃを各ＤＰＬＬ回路へ供給して
１９２ｋｂｐｓの速度のクロック信号ａ，ｂを発生させ
る発振器である。In FIG. 1, reference numeral 11 denotes a DSU which comprises a transformer, a driver and a receiver and terminates the ISDN line 1.
I / F (interface) circuits 12 _{1 to} 12 ₈ connected to the terminal 2 via the bus 4 have the same configuration as the I / F circuit 11 and have a plurality of terminals 3 ₁ to 3 via the line 6 respectively.
_The I / F circuits 13 _{1 to} 13 ₈ and 17 connected to ₈ are clock signals a and b for extracting frame data from the I / F circuits 12 _{1 to} 12 ₈ and the I / F circuit 11, respectively.
(Speed of 192 kbps; clock of a speed corresponding to the basic interface of ISDN), 14 _{1 to} 14 ₈ , 18 are I / F circuits 12 _1, respectively.
12 _8, the frame synchronization bit among the frame data of the I / F circuit 11, i.e., framing bit detection circuit for detecting a framing bit, 15 _{1-15 8} frame data to the memory 16 ₁ to 16 ₈ below counter for generating a write address signal, _{161-164 8} simultaneously read out and writable dual port R
A memory composed of AM and storing frame data;
9 5-bit shift circuit for performing a delay of the frame data transmitted from each terminal to receive the frame data from DSU2, counter 20 for generating an address signal for reading the frame data in the memory 16 ₁ to 16 ₈ simultaneously,
21 OR circuit, 22 an oscillator for generating a clock signal a, b of the speed of 192kbps generate a clock pulse 3.072MH _Z The clock signal c is supplied to the DPLL circuit.

【０００８】ここで、Ｉ／Ｆ回路１１を介するＤＳＵ２
側からの送信フレームデータは、それぞれのＩ／Ｆ回路
１２₁ 〜１２₈ を介して端末３₁ 〜３₈ 側へ送信され、
各端末側からは、端末側においてこのフレームデータを
受信した時点から２ビットオフセットの後、ＤＳＵ２側
へフレームデータを返送する。この返送されるフレーム
データは、各Ｉ／Ｆ回路１２を介して各ＤＰＬＬ回路１
３へ入力され、この各ＤＰＬＬ回路１３のクロック信号
ａ１〜ａ８により抽出される。またこのクロック信号ａ
１〜ａ８は、それぞれ対応するフレーミングビット検出
回路１４へ送出される。各フレーミングビット検出回路
１４では、このクロック信号ａ１〜ａ８に基づいてフレ
ームデータを入力すると共に入力したフレームデータの
中からフレーミングビットを検出する。そして、このビ
ットを検出すると、それぞれのカウンタ１５を起動す
る。これらのカウンタの起動により、アドレス信号ＡＤ
Ｗ１〜ＡＤＷ８が順次発生し、この発生したアドレス信
号ＡＤＷ１〜ＡＤＷ８と各ＤＰＬＬ回路１３からのクロ
ック信号ａ１〜ａ８に同期して各端末３からのフレーム
データが順次対応するメモリ１６に記憶される。Here, the DSU 2 via the I / F circuit 11
Transmitting frame data from the side is transmitted to the terminal 3 ₁ to 3 ₈ side via the respective I / F circuits 12 ₁ to 12 _8,
Each terminal returns the frame data to the DSU 2 after a 2-bit offset from the time when the terminal receives the frame data. The returned frame data is transmitted to each DPLL circuit 1 via each I / F circuit 12.
3 and is extracted by the clock signals a1 to a8 of each DPLL circuit 13. Also, this clock signal a
1 to a8 are sent to the corresponding framing bit detection circuits 14, respectively. Each of the framing bit detection circuits 14 inputs frame data based on the clock signals a1 to a8 and detects a framing bit from the input frame data. When this bit is detected, each counter 15 is started. By activation of these counters, the address signal AD
W1 to ADW8 are sequentially generated, and frame data from each terminal 3 is sequentially stored in the corresponding memory 16 in synchronization with the generated address signals ADW1 to ADW8 and clock signals a1 to a8 from each DPLL circuit 13.

【０００９】一方、Ｉ／Ｆ回路１１を介するＤＳＵ２か
らの送信フレームは、上記したように、各Ｉ／Ｆ回路１
２を介しそれぞれの端末３へ送信されるが、この時同時
にフレーミングビット検出回路１８に対しても送出され
る。この場合フレーミングビット検出回路１８は、ＤＰ
ＬＬ回路１７のクロック信号ｂに基づいてこの送信フレ
ームの中からフレーミングビットを検出する。そして、
このビットを検出すると、５ビットシフト回路１９を起
動し、この結果５ビット分のシフト動作が行われる。そ
して５ビットシフト回路１９によるビットシフト完了
後、カウンタ２０が起動される。このカウンタ２０の起
動によってアドレス信号ＡＤＲが順次発生し、このアド
レス信号ＡＤＲとＤＰＬＬ回路１７からのクロック信号
ｂに同期して各端末３からのフレームデータが順次対応
するメモリ１６から読み出される。そして読み出された
フレームデータは、オア回路２１，Ｉ／Ｆ回路１１を介
しＤＳＵ２へ送出される。このように本装置はＤＳＵ２
からのフレームデータを受信すると、各端末３へ中継す
ると共に、このフレームデータの各端末への送信に対し
各端末３から返送される先頭のフレームデータが既に各
メモリ１６に記憶される時間、即ち５ビットシフト後に
各メモリ１６の内容を一斉に読みだしＤＳＵ２へ送信す
るようにしたものである。On the other hand, a transmission frame from the DSU 2 via the I / F circuit 11 is transmitted to each I / F circuit 1 as described above.
2, and is also transmitted to the framing bit detection circuit 18 at the same time. In this case, the framing bit detection circuit 18
A framing bit is detected from the transmission frame based on the clock signal b of the LL circuit 17. And
When this bit is detected, the 5-bit shift circuit 19 is activated, and as a result, a 5-bit shift operation is performed. Then, after the bit shift by the 5-bit shift circuit 19 is completed, the counter 20 is started. The address signal ADR is sequentially generated by the activation of the counter 20, and the frame data from each terminal 3 is sequentially read from the corresponding memory 16 in synchronization with the address signal ADR and the clock signal b from the DPLL circuit 17. Then, the read frame data is transmitted to the DSU 2 via the OR circuit 21 and the I / F circuit 11. As described above, the present apparatus uses DSU2
When receiving the frame data from the terminal 3, the data is relayed to each terminal 3, and the time when the first frame data returned from each terminal 3 in response to the transmission of this frame data to each terminal is already stored in each memory 16, ie, After shifting by 5 bits, the contents of each memory 16 are read all at once and transmitted to DSU2.

【００１０】図２は、各ＤＰＬＬ回路におけるクロック
信号ａ１〜ａ８，ｂの生成状況を示すタイミングチャー
トである。ここで、ＤＳＵ２或いは各端末３から到来す
るフレームデータは図２（ａ）に示すようなＡＭＩ信号
となっており、このＡＭＩ信号は各Ｉ／Ｆ回路において
同図（ｂ），（ｃ）のような受信フレームＲＡ，ＲＢと
して取り出される。この取り出された受信フレームのフ
レーミングビットを検出するために、本実施例の各ＤＰ
ＬＬ回路ではそれぞれ対応するＩ／Ｆ回路からの受信フ
レームＲＡに同期したクロック信号ａ１〜ａ８，ｂを生
成する［図２（ｄ）］。即ち、受信フレームＲＡを図２
（ｅ）のように拡大して考えると、（ｆ）に示すような
発振器２２からのクロック信号ｃを計数する内蔵の１６
進カウンタを設けて受信フレームＲＡの立ち上がり時に
これをリセット［図２（ｇ）］する。この内蔵カウンタ
はその最大カウントに要する時間が受信フレームＲＡの
パルス幅とほぼ等しくなるように設定されており、リセ
ット後にクロック信号ｃにより計数されてその値がほぼ
中間値に達したときにクロック信号ａ１〜ａ８，ｂを発
生させるようにする［図２（ｈ）］。このように内蔵カ
ウンタを制御することにより、それぞれの受信フレーム
ＲＡのほぼ中間時点においてクロック信号ａ１〜ａ８，
ｂがそれぞれ出力され、この結果、受信フレーム中のフ
レーミングビットが検出される。FIG. 2 is a timing chart showing the state of generation of clock signals a1 to a8 and b in each DPLL circuit. Here, the frame data arriving from the DSU 2 or each terminal 3 is an AMI signal as shown in FIG. 2A, and this AMI signal is sent to each I / F circuit by each of the I / F circuits shown in FIGS. It is extracted as such received frames RA and RB. In order to detect the framing bits of the extracted reception frame, each DP of the present embodiment is
The LL circuit generates clock signals a1 to a8 and b synchronized with the received frame RA from the corresponding I / F circuit [FIG. 2 (d)]. That is, the received frame RA is shown in FIG.
Considering the enlargement as shown in (e), the built-in 16 which counts the clock signal c from the oscillator 22 as shown in (f) is used.
A binary counter is provided and reset at the rising edge of the received frame RA (FIG. 2 (g)). This built-in counter is set so that the time required for the maximum count is substantially equal to the pulse width of the received frame RA, and is counted by the clock signal c after the reset, and when the value almost reaches the intermediate value, the clock signal is output. a1 to a8, b are generated [FIG. 2 (h)]. By controlling the built-in counter in this manner, the clock signals a1 to a8,
b is output, and as a result, a framing bit in the received frame is detected.

【００１１】次に図３は、本装置の配設状況を示す図で
ある。ここで、ＤＳＵ２と本装置１０間を配設するバス
４の長さをＬ１とし、本装置１０と端末３₁ 間，本装置
１０と端末３₂ 間及び本装置１０と端末３₈ 間をそれぞ
れ短い線路（長さＬ２），やや長い線路（長さＬ３），
長い線路（長さＬ４）で接続とした場合、同図の〜
地点におけるフレームデータの波形は図４の（ａ），
（ｃ），（ｄ），（ｅ），（ｆ）に示す波形に対応して
いる。なお図４において、Ｆはフレーミングビット、Ｌ
はＤＣバランス用ビット、ＤはＤチャネル用ビット、Ｅ
はＤチャネルのエコー用ビット、Ｂ１，Ｂ２はそれぞれ
Ｂ１，Ｂ２チャネル用ビットであることを示している。
即ち、図４（ａ）に示す地点におけるＤＳＵ２のフレ
ームデータ波形に対し、各端末３では２ビットのオフセ
ットの後、図４（ｂ）に示すフレームデータを返送する
が、この場合、端末３₁ では線路長（Ｌ１＋Ｌ２）によ
りＤＳＵ２のフレームデータの到来が遅れるため、地
点における端末３₁ による返送フレームデータは図４
（ｃ）のように遅れて出力される。また、地点におけ
る端末３₂による返送フレームデータは、線路長がさら
に長くなるため、図４（ｄ）に示すようにさらに遅れて
出力される。さらに、地点における端末３₈ による返
送フレームデータは、線路長がかなり長くなるため、図
４（ｅ）に示すようにかなり遅れて出力される。Next, FIG. 3 is a diagram showing an arrangement state of the present apparatus. Here, the length of the bus 4 disposed between the apparatus 10 and DSU2 as L1, between the apparatus 10 and the terminal 3 _1, the apparatus 10 and the terminal 3 ₂ and between the apparatus 10 and the terminal 3 ₈ between respectively A short line (length L2), a slightly longer line (length L3),
In the case of connection with a long line (length L4),
The waveform of the frame data at the point is shown in FIG.
It corresponds to the waveforms shown in (c), (d), (e), and (f). In FIG. 4, F is a framing bit, and L is
Is a bit for DC balance, D is a bit for D channel, E
Indicates that the bits are echo bits for the D channel, and B1 and B2 are bits for the B1 and B2 channels, respectively.
That is, with respect to the DSU2 frame data waveform at the point shown in FIG. 4A, each terminal 3 returns the frame data shown in FIG. 4B after a 2-bit offset. In this case, the terminal 3 ₁ RFM data by the terminal 3 _1, for incoming frame data DSU2 by line length (L1 + L2) is delayed, at a point in FIG. 4
It is output with a delay as shown in FIG. Also, return the frame data by the terminal 3 ₂ at a point, since the line length becomes longer, the output further delay as shown in FIG. 4 (d). Furthermore, the return frame data by the terminal 3 ₈ at a point, since the line length is quite long, is considerably delayed output as shown in FIG. 4 (e).

【００１２】この結果、最も遅れて出力される端末３₈
による返送フレームデータがＤＳＵ２の受信地点に到
来するときには、その往復の線路長、即ち（Ｌ１＋Ｌ
４）の２倍の線路長による遅延が生じ、図４（ｆ）に示
すようになる。本実施例では、このような線路長の長短
による返送フレームデータの遅延に鑑み、端末側の返送
フレームデータの送信開始時点をＤＳＵ２からの送信フ
レーム受信時点よりも５ビット遅延させて［図４
（ｇ）］、各端末フレームデータを同時にＤＳＵ２側へ
送信するようにしたものである。この結果、本装置と各
端末間の線路長は最大５００ｍまで延長可能になり、端
末を自在に配置できる。As a result, the terminal 3 ₈ that is output with the latest delay
When the return frame data arrives at the receiving point of DSU2, the round trip line length, that is, (L1 + L
A delay due to a line length twice as long as that of 4) occurs, as shown in FIG. In this embodiment, in consideration of the delay of the return frame data due to the length of the line length, the transmission start time of the return frame data on the terminal side is delayed by 5 bits from the reception time of the transmission frame from the DSU 2 [FIG.
(G)], each terminal frame data is simultaneously transmitted to the DSU2 side. As a result, the line length between the present device and each terminal can be extended up to 500 m, and the terminals can be freely arranged.

【００１３】図５は、ＤＳＵ２からの送信フレームデー
タに対し、各端末３から返送されるフレームデータのメ
モリ１６への格納状況を示す図である。上記したよう
に、ＤＳＵ２からの送信フレームデータを受信すると、
そのまま各端末側へ返送すると共に、送信フレームデー
タの中からフレーミングビットを検出すると、５ビット
シフト回路１９を作動させる。一方、送信フレームデー
タに対し各端末３からは２ビットオフセット時間に各線
路長による遅れ時間が加算された時間の経過後、フレー
ムデータが返送され、それぞれ各メモリ１６の先頭アド
レスから順次記憶される。即ち、図３に示す短かい線路
長の端末３₁ からのフレームデータは最先にメモリ１６
₁ へ書き込まれ、長い線路長の端末３₈ からのフレーム
データ遅れてメモリ１６₈ へ書き込まれる。したがっ
て、上記５ビットシフト回路１９の動作完了までには、
メモリ１６₁にはより多くのフレームデータが書き込ま
れ、逆にメモリ１６₈ に書き込まれるデータ量は少な
い。そして、５ビットシフト回路１９によるシフト動作
が完了すると、カウンタ２０からのアドレス信号ＡＤＲ
により各メモリ回路１６の内容が同時に先頭アドレスか
ら読み出されてオア回路２１を介し、ＤＳＵ２側へ送信
される。FIG. 5 is a diagram showing the storage state of the frame data returned from each terminal 3 in the memory 16 with respect to the transmission frame data from the DSU 2. As described above, upon receiving the transmission frame data from DSU2,
When the frame is returned to each terminal as it is and a framing bit is detected from the transmission frame data, the 5-bit shift circuit 19 is operated. On the other hand, after a lapse of the time obtained by adding the delay time due to each line length to the 2-bit offset time from each terminal 3 to the transmission frame data, the frame data is returned and stored sequentially from the head address of each memory 16. . That is, the memory 16 to the frame data earliest from the terminal 3 ₁ of short line length shown in FIG. 3
It is written to ₁ and written delayed frame data from a long line length of the terminal 3 ₈ to the memory 16 _8. Therefore, before the operation of the 5-bit shift circuit 19 is completed,
More frame data is written into the memory 16 _1, the amount of data to be written into the memory 16 ₈ conversely less. When the shift operation by the 5-bit shift circuit 19 is completed, the address signal ADR from the counter 20 is output.
As a result, the contents of each memory circuit 16 are simultaneously read from the head address and transmitted to the DSU 2 via the OR circuit 21.

【００１４】[0014]

【発明の効果】以上説明したように、本発明によれば、
ＤＳＵから送信されるフレームデータの中からフレーム
同期用ビットが検出されると、ビットシフト手段により
所定のビットシフトが行われ、この間に複数のメモリに
格納されている複数の端末からの返送フレームデータが
上記ビットシフトの終了出力に応じ同時に読み出されて
ＤＳＵへ返送されるため、各端末を線路長に無関係に自
在に配置し、各端末からＤＳＵへの返送フレームデータ
間に遅れによるタイミングのずれが生じた場合でも、こ
れらのタイミングのずれが吸収され、したがってデータ
伝送上のエラーを回避できるという効果がある。As described above, according to the present invention,
When a frame synchronization bit is detected from the frame data transmitted from the DSU, a predetermined bit shift is performed by the bit shift means, and during this time, return frame data from a plurality of terminals stored in a plurality of memories. Are simultaneously read out and returned to the DSU in response to the end output of the bit shift, the terminals are freely arranged regardless of the line length, and the timing shift due to the delay between the frame data returned from each terminal to the DSU. In the case where the error occurs, these timing shifts are absorbed, so that an error in data transmission can be avoided.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明に係るＩＳＤＮ集線装置の一実施例を示
すブロック図である。FIG. 1 is a block diagram showing one embodiment of an ISDN concentrator according to the present invention.

【図２】上記装置を介して送受されるフレームデータを
抽出するクロック信号のタイミングチャートである。FIG. 2 is a timing chart of a clock signal for extracting frame data transmitted and received via the device.

【図３】上記装置の配設状況を示す図である。FIG. 3 is a diagram showing an arrangement state of the device.

【図４】上記フレームデータの遅延状況を示すタイミン
グチャートである。FIG. 4 is a timing chart showing a delay state of the frame data.

【図５】上記装置内のメモリに記憶されるフレームデー
タの記憶状況を示す図である。FIG. 5 is a diagram showing a storage state of frame data stored in a memory in the device.

【図６】ＩＮＳネット６４の構成図である。FIG. 6 is a configuration diagram of an INS net 64.

【図７】ＩＮＳネット６４に用いられる送受信フレーム
データのタイミングチャートである。FIG. 7 is a timing chart of transmission / reception frame data used for the INS net 64;

【符号の説明】[Explanation of symbols]

１ ＩＳＤＮ回線 ２ ＤＳＵ ３ 端末 ４ バス １１，１２₁ 〜１２₈ Ｉ／Ｆ回路 １３₁ 〜１３₈ ，１７ ＤＰＬＬ回路 １４₁ 〜１４₈ ，１８ フレーミングビット検出回路 １５₁ 〜１５₈ ，２０ カウンタ １６₁ 〜１６₈ メモリ １９ ５ビットシフト回路 ２１ オア回路REFERENCE SIGNS LIST 1 ISDN line 2 DSU 3 terminal 4 bus 11, 12 _{1 to} 12 ₈ I / F circuit 13 _{1 to} 13 ₈ , 17 DPLL circuit 14 _{1 to} 14 ₈ , 18 framing bit detection circuit 15 ₁ to 15 ₈ , 20 counter 16 ₁ ~ 16 ₈ memory 19 5-bit shift circuit 21 OR circuit

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 ＩＳＤＮ回線を終端する回線終端装置
と複数の端末との間に接続され、前記回線終端装置と複
数の端末間で送受されるフレームデータを中継するＩＳ
ＤＮ集線装置であって、前記回線終端装置から端末への
フレームデータの送信に対し端末から回線終端装置へ返
送される返送フレームデータを記憶するメモリと、前記
端末から回線終端装置へ返送されるフレームデータのフ
レーム同期ビットを検出する第１の検出手段と、この第
１の検出手段の検出出力に応じ前記端末から回線終端装
置への返送フレームデータを前記メモリへ書き込むデー
タ書込手段とを各個に備えると共に、前記回線終端装置
から端末へのフレームデータのフレーム同期ビットを検
出する第２の検出手段と、この第２の検出手段の検出出
力により起動され所定ビットをシフトするビットシフト
手段と、前記ビットシフト手段のビットシフト終了出力
に応じ前記メモリから前記返送フレームデータを読み出
すデータ読出手段とを備え、前記データ読出手段により
読み出された前記複数の端末からの返送フレームデータ
を前記回線終端装置へ同一のタイミングで送信するよう
にしたことを特徴とするＩＳＤＮ集線装置。An IS that is connected between a line termination device for terminating an ISDN line and a plurality of terminals and relays frame data transmitted and received between the line termination device and a plurality of terminals.
A DN concentrator, a memory for storing the return frame data the sent back from the terminal to the transmission of the frame data from the line terminal to the terminal to the line terminal device, the frame sent back to the line terminal from the terminal first detecting means and data writing be written from the terminal according to the detection output of the first detecting means the return frame data to the network unit to the memory to detect the full <br/> frame synchronization bits of data Means for detecting a frame synchronization bit of frame data from the line terminating device to the terminal, and a bit for shifting a predetermined bit activated by a detection output of the second detection means. Shift means, and data reading for reading the return frame data from the memory in response to a bit shift end output of the bit shift means And a stage, by the data reading means
An ISDN concentrator , wherein read-out return frame data from the plurality of terminals is transmitted to the line terminal at the same timing.