JP2603649Y2 - Video information variable delay circuit - Google Patents

Description

【考案の詳細な説明】[Detailed description of the invention]

【０００１】[0001]

【産業上の利用分野】本考案は、動きベクトルに対応し
て出力映像情報の遅延量を変更する映像情報遅延回路に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video information delay circuit for changing a delay amount of output video information according to a motion vector.

【０００２】[0002]

【従来の技術】ＭＵＳＥ方式等の映像圧縮伝送方法は、
先行フィールドの映像情報と現フィールドの映像情報を
合成して映像情報の復元をしており、先行フィールドと
現フィールドとの間に映像全体の移動があった場合、そ
の移動量を動きベクトルとして検出し、この動きベクト
ルに応じて先行フィールド映像の遅延時間を変更し、現
フィールドに対する先行フィールドの映像合成位置を変
更している。2. Description of the Related Art A video compression transmission method such as the MUSE system is based on:
The video information of the previous field and the current field are combined to restore the video information.If the entire video moves between the previous field and the current field, the movement amount is detected as a motion vector. The delay time of the preceding field image is changed according to the motion vector, and the image combining position of the preceding field with respect to the current field is changed.

【０００３】この様な合成に際し、映像情報の遅延は通
常ＲＡＭによって為される。In such synthesizing, the delay of video information is usually made by a RAM.

【０００４】[0004]

【考案が解決しようとする課題】しかし、遅延の為にＲ
ＡＭを用いる場合、データの記憶と読み出しにアドレス
バスが必要となるばかりかメモリサイズも大きくならざ
るを得ず、回路のコンパクト化に支障を来す。更に、Ｒ
ＡＭは高価であり、回路全体のコストが嵩むという不都
合がある。[Problem to be solved by the invention] However, due to delay, R
When the AM is used, not only an address bus is required for storing and reading data, but also the memory size has to be increased, which hinders downsizing of the circuit. Further, R
AM is expensive and has the disadvantage of increasing the cost of the entire circuit.

【０００５】そこで、安価な小容量のＦＩＦＯメモリを
利用して安価且つコンパクトな可変遅延回路を構成する
必要が生じる。Therefore, it is necessary to form an inexpensive and compact variable delay circuit using an inexpensive small-capacity FIFO memory.

【０００６】[0006]

【課題を解決するための手段】本考案は、固定のブラン
キング信号と固定のリセットパルスに同期して前段のＦ
ＩＦＯメモリにて映像情報を一定時間遅延する固定遅延
制御回路と、動きベクトルを入力してその変化量を演算
し差分ベクトルを発生する差分ベクトル演算回路と、固
定のリセットパルスを入力しその遅延時間を動きベクト
ルに応じて変更した可変リセットパルスを発生するリセ
ットパルス発生回路と、固定のブランキング信号を入力
しその幅を前記動きベクトルの変化量に応じて変更した
可変ブランキング信号を発生するブランキング幅変更回
路と、可変リセットパルスと可変ブランキング信号に同
期して後段のＦＩＦＯメモリの映像情報の読み出しタイ
ミングを変更する可変遅延制御回路とを設けることを特
徴とする。According to the present invention, an F-stage in the preceding stage is synchronized with a fixed blanking signal and a fixed reset pulse.
A fixed delay control circuit for delaying video information for a fixed time in the IFO memory, a differential vector operation circuit for inputting a motion vector and calculating a change amount thereof to generate a differential vector, and a delay time for inputting a fixed reset pulse and inputting a fixed reset pulse A reset pulse generating circuit for generating a variable reset pulse in which a variable blanking signal is changed according to the motion vector, and a blanking signal for inputting a fixed blanking signal and generating a variable blanking signal whose width is changed in accordance with the amount of change of the motion vector. A ranking width changing circuit and a variable delay control circuit for changing a timing of reading video information from a subsequent FIFO memory in synchronization with a variable reset pulse and a variable blanking signal are provided.

【０００７】[0007]

【作用】よって、本考案によれば、前段のＦＩＦＯメモ
リによって一定量の遅延が為され、後段のＦＩＦＯメモ
リによって動きベクトルに応じた遅延が為される。Therefore, according to the present invention, a certain amount of delay is made by the first-stage FIFO memory, and a delay according to the motion vector is made by the second-stage FIFO memory.

【０００８】[0008]

【実施例】以下、高品位映像情報を動きベクトルに応じ
て約１フレーム遅延して現フィールドの映像に１フレー
ム前の映像を合成する為の可変遅延回路に本考案を採用
した一実施例に付いて説明する。図３は、入力映像情報
をＦＩＦＯメモリ３段で構成する固定遅延手段とＦＩＦ
Ｏメモリ１段で構成する可変遅延手段とを介して遅延す
る場合の映像の遅延状態を示す説明図であり、横方向に
時間の経緯、縦方向に情報伝送のプロセスをそれぞれ示
す。尚、可変遅延手段の遅延量は説明の便宜上基準の遅
延量に設定されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, an embodiment in which the present invention is applied to a variable delay circuit for delaying high-definition video information by about one frame in accordance with a motion vector and synthesizing the video of the current field and the video of one frame before will be described. It will be explained. FIG. 3 is a block diagram showing a fixed delay unit and a FIFO which comprise input video information in three stages of FIFO memory.
FIG. 8 is an explanatory diagram showing a video delay state when a video is delayed via a variable delay unit constituted by one stage of an O memory, and shows a time course in the horizontal direction and a process of information transmission in the vertical direction. Incidentally, the delay amount of the variable delay means is set to a reference delay amount for convenience of explanation.

【０００９】まず、入力映像はフィールド毎に３０Ｈ又
は３１Ｈの休止期間を除いて固定遅延手段に記憶され
る。この休止期間は、映像情報のブランキングタイミン
グに対応するが、その幅は映像情報のブランキング期間
より狭く設定されている。固定遅延手段は、入力された
映像情報を１．５フィールド強遅延している。従って、
固定遅延出力は、図示する様に１フィールド分の映像情
報が休止期間を挟んで出力され、休止期間に先行する映
像情報が後続する映像情報より多く出力される。固定遅
延出力を入力する可変遅延手段は、固定遅延手段の読み
出しに連動して書き込みを実行し、動きベクトルに従っ
て読み出しを制御している。図は、遅延量を基準遅延量
に合わせた場合を図示しており、読出休止期間が書込休
止期間に一致し１フィールド分の出力映像も休止期間を
挟むことなく導出されるが、実際の読出休止期間のタイ
ミングは動きベクトルに、また読出休止期間の幅はその
差分ベクトルに対応して変化する。尚、図では、１フィ
ールドの映像情報を２分して異なるハッチングデ図示し
てその流れを示しているが、その目的は固定遅延出力が
１．５フィールドより大きな遅延量を持つことを示す為
である。First, the input image is stored in the fixed delay means except for the rest period of 30H or 31H for each field. This pause period corresponds to the blanking timing of the video information, but its width is set to be narrower than the blanking period of the video information. The fixed delay means delays the input video information by a little over 1.5 fields. Therefore,
In the fixed delay output, as shown in the figure, video information for one field is output with a pause period interposed therebetween, and video information preceding the pause period is output more than video information following the pause period. The variable delay unit that inputs the fixed delay output executes the writing in conjunction with the reading of the fixed delay unit, and controls the reading according to the motion vector. The figure shows a case where the delay amount is adjusted to the reference delay amount. The read pause period matches the write pause period, and the output video for one field is derived without interposing the pause period. The timing of the read pause period changes according to the motion vector, and the width of the read pause period changes according to the difference vector. In the drawing, the video information of one field is divided into two parts, which are shown by different hatching, and the flow is shown. It is.

【００１０】図２は、１フレーム期間に於ける可変遅延
手段の具体的な動作を示す。まず、可変遅延手段を構成
する第４ＦＩＦＯメモリ４は、固定ブランキング信号と
第２固定リセットパルスによって書き込みを制御してお
り、固定ブランキング信号は休止期間に対応して書き込
み動作を休止させ、第２固定リセットパルは書込開始ア
ドレスのアクセスタイミングを規定する。同様に、可変
ブランキング信号は休止期間に対応して読出動作を休止
させ、可変リセットパルスは読出開始アドレスのアクセ
スタイミングを規定する。従って、固定遅延出力を漏れ
なく記憶する為に、固定ブランキング信号は固定遅延手
段に対するブランキング信号と共通であ。尚、第２固定
リセットパルスは、各フィールドに同期して２回ずつ発
生する。FIG. 2 shows a specific operation of the variable delay means in one frame period. First, the fourth FIFO memory 4 constituting the variable delay means controls the writing by the fixed blanking signal and the second fixed reset pulse, and the fixed blanking signal suspends the writing operation corresponding to the suspension period. The 2-fixed reset pal defines the access timing of the write start address. Similarly, the variable blanking signal pauses the read operation in response to the pause period, and the variable reset pulse defines the access timing of the read start address. Therefore, in order to store the fixed delay output without omission, the fixed blanking signal is common to the blanking signal for the fixed delay means. Note that the second fixed reset pulse is generated twice in synchronization with each field.

【００１１】一方、可変リセットパルスは、第２固定リ
セットパルスに対して遅延量相当期間だけ遅れて発生す
る。従って、可変リセットパルスは、第２固定リセット
パルスに対して、０．５フィールド弱の基準遅延量と動
きベクトル相当の遅延量を加算した遅延量を呈する。そ
の結果、可変遅延手段より得られる出力映像は、２フィ
ールド前の映像情報を動きベクトルに応じてタイミング
変化させた映像となる。On the other hand, the variable reset pulse is generated with a delay corresponding to the delay amount from the second fixed reset pulse. Therefore, the variable reset pulse exhibits a delay amount obtained by adding a reference delay amount of less than 0.5 field and a delay amount corresponding to a motion vector to the second fixed reset pulse. As a result, the output video obtained by the variable delay means is a video obtained by changing the timing of the video information two fields before according to the motion vector.

【００１２】更に本実施例では、可変ブランキング信号
の休止開始を固定ブランキング信号の休止開始に一致さ
せており、動きベクトルの発生によって、各映像期間に
読み出す映像情報の量が動きベクトル量に応じて変化す
る。即ち、動きベクトルによって映像情報が現フィール
ドより早く読み出された場合、読み出される映像情報の
量は１フィールドより多くなり、次のフィールドの映像
情報迄を読み出す。逆に、動きベクトルによって映像情
報が現フィールドより遅く読み出された場合、読み出さ
れる映像情報の量は１フィールドより少なくなり、該当
フィールドの映像情報をメモリ内に残す。そこで、本実
施例に於て映像期間に出力される映像情報は動きベクト
ル相当の過不足を生じて読出休止状態に陥る。この様な
状態で読み出し休止が為される場合、読み出し休止の解
除は基準の解除タイミングより新たに発生した動きベク
トルの変化量に合わせて変化させれば良いことになる。
従って、本実施例では、先の動きベクトルと現在の動き
ベクトルの差即ち、差分ベクトルを演算によって求め、
この差分ベクトルに応じて読み出し休止解除のタイミン
グを制御している。Further, in this embodiment, the pause start of the variable blanking signal is made coincident with the pause start of the fixed blanking signal, and the amount of video information read in each video period is reduced by the generation of a motion vector. Will change accordingly. That is, when the video information is read earlier than the current field by the motion vector, the amount of the read video information becomes larger than one field, and the video information of the next field is read. Conversely, when the video information is read later than the current field due to the motion vector, the amount of the read video information becomes smaller than one field, and the video information of the corresponding field remains in the memory. Therefore, in this embodiment, the video information output during the video period has an excess or deficiency corresponding to the motion vector, and falls into a reading pause state. When the read pause is performed in such a state, the release of the read pause may be changed in accordance with the change amount of the newly generated motion vector from the reference release timing.
Therefore, in the present embodiment, the difference between the previous motion vector and the current motion vector, that is, the difference vector is obtained by calculation,
The timing of canceling the read pause is controlled according to the difference vector.

【００１３】尚、読み出し休止を固定せず映像を過不足
なく一定量づつ読み出す様に構成する場合は、読み出し
解除のタイミングを動きベクトルに合わせて設定すれば
良い。図１は、本実施例の具体的な回路ブロック図を示
す。図より明らかな様に、固定遅延手段を構成する第１
・第２・第３ＦＩＦＯ１・２・３は、いずれも書込リセ
ット端子と読出リセット端子に共通の第１固定リセット
パルスを入力しており、書込制御端子と読出制御端子に
それぞれ共通の固定ブランキング信号を入力している。
尚、図中の各ＦＩＦＯは、映像情報のビット数に対応す
る８対のＦＩＦＯメモリで構成され、８ビットの映像情
報を処理している。In the case where the image is read out by a fixed amount without any excess or shortage without fixing the readout pause, the timing of the readout release may be set in accordance with the motion vector. FIG. 1 shows a specific circuit block diagram of the present embodiment. As is clear from the figure, the first of the fixed delay means is constituted.
The second and third FIFOs 1, 2, and 3 each input a first fixed reset pulse common to the write reset terminal and the read reset terminal, and have a fixed fixed pulse common to the write control terminal and the read control terminal. The ranking signal is being input.
Each FIFO in the figure is composed of eight pairs of FIFO memories corresponding to the number of bits of video information, and processes 8-bit video information.

【００１４】前記第１固定リセットパルスは固定遅延期
間に調度３回の割合で発生し、読み出しと書き込みの開
始アドレスを同時にアクセスさせており、各ＦＩＦＯは
読み出し直後のアドレスに映像情報を書き込んでいる。
また、前記固定ブランキング信号は、各フィールドの入
力映像のブランキングタイミングに対応してブランキン
グ期間より短い３１Ｈと３０Ｈの休止期間を形成してお
り、入力映像の書き込みに完全に一致した出力映像の読
み出しが実行され、映像情報の遅延量は一定となる。The first fixed reset pulse is generated at a rate of three times during the fixed delay period to simultaneously access the read and write start addresses, and each FIFO writes video information to the address immediately after the read. .
In addition, the fixed blanking signal forms a pause period of 31H and 30H shorter than the blanking period corresponding to the blanking timing of the input image of each field, and the output image completely matches the writing of the input image. Is read out, and the delay amount of the video information becomes constant.

【００１５】可変遅延手段として機能する第４ＦＩＦＯ
４は、書込リセット入力に第２固定リセットパルスを供
給し、書込制御端子に固定ブランキング信号を供給して
いる。従って、前記第４ＦＩＦＯ４には、前記第３ＦＩ
ＦＯ３の出力映像がそのまま転送記憶される。一方第２
固定リセットパルスを入力するリセットパルス遅延回路
６は、動きベクトルを制御入力として遅延時間の制御を
行っており、基準遅延時間と動きベクトルに合わせた遅
延時間との和に相当する遅延時間に相当する遅延量を持
つ可変リセットパルスを形成している。Fourth FIFO functioning as variable delay means
Numeral 4 supplies a second fixed reset pulse to the write reset input and a fixed blanking signal to the write control terminal. Therefore, the fourth FIFO 4 includes the third FIFO.
The output video of FO3 is transferred and stored as it is. While the second
The reset pulse delay circuit 6 that inputs the fixed reset pulse controls the delay time using the motion vector as a control input, and corresponds to a delay time corresponding to the sum of the reference delay time and the delay time adjusted to the motion vector. A variable reset pulse having a delay amount is formed.

【００１６】また、動きベクトルを入力する差分ベクト
ル演算回路７は、動きベクトルの変化に相当する差分ベ
クトルを形成している。この差分ベクトルを制御入力と
するブランキング幅可変回路５は、ブランキング信号を
入力してその休止期間の終了タイミングを差分ベクトル
に対応して変更し、可変ブランキング信号を形成してい
る。The difference vector calculation circuit 7 for inputting a motion vector forms a difference vector corresponding to a change in the motion vector. The blanking width variable circuit 5 having the difference vector as a control input receives the blanking signal, changes the end timing of the pause period in accordance with the difference vector, and forms a variable blanking signal.

【００１７】従って、前記第４ＦＩＦＯ４の読出リセッ
ト端子に可変リセット信号が供給されて、読出制御端子
に可変ブランキング信号が供給されると、出力映像情報
は動きベクトルに従って遅延時間を変更して出力され
る。但し、本実施例の場合読み出し終端や始端に隣接す
るフィールドの映像信号が読み出されることになるが、
ＭＵＳＥ信号のブランキング期間はブランキング信号の
休止期間より十分長く、実際に情報を持つ出力映像情報
が隣接フィールドに移ることはなく隣のフィールドのブ
ランキングラインが移動するに過ぎず、実用上の問題は
全くない。Accordingly, when a variable reset signal is supplied to the read reset terminal of the fourth FIFO 4 and a variable blanking signal is supplied to the read control terminal, the output video information is output with its delay time changed according to the motion vector. You. However, in the case of the present embodiment, the video signal of the field adjacent to the read end or start end is read,
The blanking period of the MUSE signal is sufficiently longer than the blanking period of the blanking signal, and the output video information having information does not actually move to the adjacent field, but only the blanking line of the adjacent field moves. There is no problem at all.

【００１８】[0018]

【考案の効果】よって、本考案によれば安価なＦＩＦＯ
メモリでコンパクトな可変遅延回路が形成され、その効
果は大である。[Effect of the Invention] Therefore, according to the present invention, an inexpensive FIFO is used.
A compact variable delay circuit is formed by the memory, and the effect is great.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本考案の１実施例回路を示す回路ブロック図で
ある。FIG. 1 is a circuit block diagram showing a circuit according to an embodiment of the present invention.

【図２】可変遅延手段駆動のための信号波形説明図であ
る。FIG. 2 is an explanatory diagram of a signal waveform for driving a variable delay means.

【図３】映像情報の流れを示す説明図である。FIG. 3 is an explanatory diagram showing a flow of video information.

【符号の説明】[Explanation of symbols]

１ 第１ＦＩＦＯ ２ 第２ＦＩＦＯ ３ 第３ＦＩＦＯ ４ 第４ＦＩＦＯ ５ リセットパルス遅延回路 ６ ブランキング幅可変回路 ７ 差分ベクトル演算回路 DESCRIPTION OF SYMBOLS 1 1st FIFO 2 2nd FIFO 3 3rd FIFO 4 4th FIFO 5 Reset pulse delay circuit 6 Blanking width variable circuit 7 Difference vector operation circuit

Claims (1)

(57)【実用新案登録請求の範囲】(57) [Scope of request for utility model registration] 【請求項１】 複数のＦＩＦＯメモリを従属的に接続し
動きベクトルに対応して映像情報を約Ｎ（整数）フィー
ルド遅延する可変遅延回路に於て、 前段のＦＩＦＯメモリの書込リセット端子と読出リセッ
ト端子に共通の第１固定リセットパルスを供給し、書込
制御端子と読出制御端子に共通の固定ブランキング信号
を供給する前段のＦＩＦＯメモリ制御用固定遅延制御回
路と、 前記動きベクトルを入力してその変化量を演算し差分ベ
クトルを発生する差分ベクトル演算回路と、 第２固定リセットパルスを入力し、その遅延時間を前記
差分ベクトルに応じて変更した可変リセットパルスを発
生する可変リセットパルス発生回路と、 前記固定ブランキング信号を入力し、その幅を差分ベク
トルに応じて変更した可変ブランキング信号を発生する
ブランキング幅変更回路と、 後段のＦＩＦＯメモリの書込リセット端子に前記第２固
定リセットパルスを供給し、書込制御端子に前記固定ブ
ランキング信号を供給し、読出リセット端子に前記可変
リセットパルスを供給し、読出制御端子に前記可変ブラ
ンキング信号を供給する可変遅延制御回路とを、 それぞれ配して成る映像情報可変遅延回路。1. A variable delay circuit for cascading a plurality of FIFO memories and delaying video information by about N (integer) fields in accordance with a motion vector. A fixed delay control circuit for FIFO memory control at a preceding stage for supplying a common first fixed reset pulse to a reset terminal and supplying a common fixed blanking signal to a write control terminal and a read control terminal; And a variable reset pulse generating circuit that receives a second fixed reset pulse and generates a variable reset pulse whose delay time is changed according to the differential vector. Receiving the fixed blanking signal and generating a variable blanking signal whose width is changed according to the difference vector. A ranking width changing circuit, supplying the second fixed reset pulse to a write reset terminal of a subsequent FIFO memory, supplying the fixed blanking signal to a write control terminal, and supplying the variable reset pulse to a read reset terminal And a variable delay control circuit for supplying the variable blanking signal to a read control terminal.