JP2603083B2 - High voltage semiconductor device - Google Patents
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Description
【発明の詳細な説明】 〔概要〕 高耐圧の要求される静電誘導サイリスタ（SIサイリス
タ）、GTO（Gate Turn−off Thyristor）等のサイリス
タでは順阻止状態時にアノード−カソード間に加えるこ
とが可能な順方向電圧（順方向耐圧）、逆阻止状態時に
アノード−カソード間に加えることが可能な逆方向電圧
（逆方向耐圧）を大きくする必要がある。アノード−カ
ソード間の順方向耐圧はゲート領域とベース領域から成
る第１のpn接合の耐圧、アノード−カソード間の逆方向
耐圧はアノード領域とベース領域から成る第２のpn接合
の耐圧によって決定される。上記２つのpn接合はウエハ
からカッティングすると表面が露出し、接合表面の耐圧
が弱くなる。このため、pn接合表面をベベル構造に加工
して接合表面の耐圧を高め接合内部の降状で耐圧が決ま
るようにして高耐圧化を行っている。DETAILED DESCRIPTION OF THE INVENTION [Summary] Thyristors such as electrostatic induction thyristors (SI thyristors) and GTOs (Gate Turn-off Thyristors) requiring high withstand voltage can be added between the anode and cathode in the forward blocking state. It is necessary to increase the reverse voltage (reverse breakdown voltage) that can be applied between the anode and the cathode in the reverse blocking state. The forward breakdown voltage between the anode and the cathode is determined by the breakdown voltage of the first pn junction composed of the gate region and the base region, and the reverse breakdown voltage between the anode and the cathode is determined by the breakdown voltage of the second pn junction composed of the anode region and the base region. You. When the two pn junctions are cut from the wafer, the surfaces are exposed, and the withstand voltage of the bonding surfaces is reduced. For this reason, the pn junction surface is processed into a bevel structure to increase the withstand voltage of the junction surface so that the withstand voltage is determined by the descending state of the inside of the junction, thereby increasing the withstand voltage.
しかし、順方向耐圧を得るためにゲート領域とベース
領域から成るpn接合の表面を負のベベル角（通常１〜６
゜）に加工すると、電流通電に寄与するデバイスの有効
面積が小さくなる問題があった。However, in order to obtain a forward withstand voltage, the surface of the pn junction composed of the gate region and the base region must have a negative bevel angle (usually 1 to 6).
Processing in (ii) has a problem in that the effective area of the device contributing to current flow is reduced.
このため、ゲート領域とゲート電極とのコンタクトを
とるための凹部を形成するエッチング工程でゲート領域
とベース領域から成るpn接合をプレーナ・ダイオード構
造に形成し、順方向耐圧をそのプレーナ・ダイオードに
より得るようにしたので、電流通電に寄与するデバイス
の有効面積を大きくすることができた。For this reason, a pn junction consisting of a gate region and a base region is formed in a planar diode structure in an etching process for forming a recess for making contact between the gate region and the gate electrode, and a forward breakdown voltage is obtained by the planar diode. As a result, the effective area of the device contributing to current flow can be increased.
本発明は、SIサイリスタやGTO等の高耐圧半導体素子
に係り、特に高耐圧を得るための構造に関する。The present invention relates to a high withstand voltage semiconductor device such as an SI thyristor and a GTO, and particularly to a structure for obtaining a high withstand voltage.
大電力スイッチング素子には、大電流化と共に高耐圧
化が求められる。埋込みゲート構造のSIサイリスタで
は、ウエハから各素子を分離するためにカッティングを
行うと各素子の端部にゲート領域とベース領域から成る
第１のpn接合及びアノード領域とベース領域から成る第
２のpn接合の２つのpn接合の表面が露出する。周知のよ
うにpn接合表面は、イオンの存在や汚染等のために空乏
層が広がりにくく逆方向バイアス時の耐圧が弱い。前記
第１のpn接合には、カソード−アノード間に順方向電圧
を印加した際の導通を阻止する場合に、大きな逆方向バ
イアス電圧が加わる。このため、印加可能な順方向電圧
の最大値すなわち順方向耐圧を高めるには前記第１のpn
接合の逆方向バイアス時の耐圧を高める必要がある。第
１のpn接合内部の降伏電圧は、接合の最小曲率点での電
界集中による降伏電圧またはベース領域内で空乏層がア
ノード領域まで達するまで広がることにより生じるパン
チスルーを引き起す降伏電圧のいずれか小さい方の電圧
により決定される。A high power switching element is required to have a high withstand voltage as well as a large current. In an SI thyristor with a buried gate structure, when cutting is performed to separate each device from the wafer, a first pn junction consisting of a gate region and a base region and a second pn junction consisting of an anode region and a base region are formed at the end of each device. The surfaces of the two pn junctions of the pn junction are exposed. As is well known, on the pn junction surface, the depletion layer is difficult to spread due to the presence of ions and contamination, and the withstand voltage at the time of reverse bias is weak. A large reverse bias voltage is applied to the first pn junction to prevent conduction when a forward voltage is applied between the cathode and the anode. Therefore, in order to increase the maximum value of the forward voltage that can be applied, that is, the forward breakdown voltage, the first pn
It is necessary to increase the breakdown voltage when the junction is reverse biased. The breakdown voltage inside the first pn junction is either the breakdown voltage due to electric field concentration at the point of minimum curvature of the junction, or the breakdown voltage causing a punch-through caused by the depletion layer spreading in the base region until reaching the anode region. It is determined by the smaller voltage.
また、カソード−アノード間に逆方向電圧が加わった
場合第２のpn接合には、逆方向バイアス電圧が加わり、
第２のpn接合の耐圧により逆方向電圧印加時の導通を阻
止している。このため、印加可能な逆方向電圧の最大値
すなわち逆方向耐圧を高めるためには第２のpn接合の逆
方向バイアス時の耐圧を高める必要がある。したがっ
て、前述した順方向耐圧の場合と同じ理由により、逆方
向耐圧を高めるためには第２のpn接合表面の耐圧を高め
る必要がある。When a reverse voltage is applied between the cathode and the anode, a reverse bias voltage is applied to the second pn junction,
The withstand voltage of the second pn junction prevents conduction when a reverse voltage is applied. Therefore, in order to increase the maximum value of the applicable reverse voltage, that is, the reverse breakdown voltage, it is necessary to increase the breakdown voltage of the second pn junction at the time of reverse bias. Therefore, for the same reason as in the case of the forward breakdown voltage described above, it is necessary to increase the breakdown voltage of the surface of the second pn junction in order to increase the reverse breakdown voltage.
pn接合表面の耐圧を高める方法の一つに、接合表面を
ベベル状に加工する方法（ベベリング）がある。ベベリ
ングによるベベルの形状には、不純物の高濃度領域が面
積が広がるように加工するポジティブ・ベベル、逆に不
純物の低濃度領域側が面積が広がるように加工するネガ
ティブ・ベベルがある。第４図（ａ）〜（ｄ）にベベル
構造の概略構成図を示す。One of the methods for increasing the withstand voltage of the pn junction surface is a method of beveling the junction surface (beveling). The shape of the bevel by beveling includes a positive bevel in which the high-concentration region of the impurity is processed so as to increase the area, and a negative bevel in which the area of the low-concentration region of the impurity is processed so as to increase the area. 4 (a) to 4 (d) show schematic configuration diagrams of the bevel structure.
同図において、２、７は不純物が低濃度のｎ領域、
３、６は不純物が高濃度のp+領域、４、９は不純物が低
濃度のｐ領域、５、８は不純物が高濃度のn+領域であ
る。また、１は同図（ａ）〜（ｄ）に示すpn接合に逆方
向バイアス電圧を印加した際に生じる空乏層領域であ
る。In the figure, reference numerals 2 and 7 denote n regions having a low impurity concentration,
P + region of the impurity high concentration 3, 6, p regions impurities low concentration 4,9, 5,8 is an n + region of the impurity high concentration. Reference numeral 1 denotes a depletion layer region generated when a reverse bias voltage is applied to the pn junction shown in FIGS.
第４図（ａ）、（ｂ）はポジティブ・ベベルの概略構
成図であり、同図（ａ）、（ｂ）に示すように逆方向バ
イアス印加時には低濃度の半導体層であるｎ領域２、ｐ
領域４では空乏層領域１が接合内部よりも接合表面で広
がるため、接合表面の電界が接合内部よりも弱くなる。
また、同図（ｃ）、（ｄ）はネガティブ・ベベルの概略
構成図であり、ネガティブ・ベベルの場合高濃度の半導
体であるp+領域６、n+領域８の方が低濃度の半導体であ
るｎ領域７、ｐ領域９よりも面積が小さくなるために逆
方向バイアス印加時に接合表面の電界を接合内部の電界
よりも弱くするためには、ベベル角の角度を１゜〜６゜
にして低濃度の半導体層であるｎ領域７、ｐ領域９で接
合内部よりも接合表面で空乏層領域１が広がるようにし
なければならない。第５図にベベル角と最大表面電界の
大きさとの関係図を示す。同図においてはEbrkはバルク
降伏電界、すなわち接合内部での降伏電界であり、200K
V/cmのバルク降伏Ebrkよりも最大表面電界が弱まるよう
なベベル構造に加工する場合、通常、ポジティブ・ベベ
ルでは40〜60゜、ネガティブ・ベベルでは１゜〜６゜に
なるように加工する。FIGS. 4 (a) and 4 (b) are schematic diagrams of a positive bevel. As shown in FIGS. 4 (a) and 4 (b), when a reverse bias is applied, an n region 2, which is a low-concentration semiconductor layer, p
In the region 4, since the depletion layer region 1 spreads more on the junction surface than inside the junction, the electric field on the junction surface becomes weaker than inside the junction.
FIGS. 3C and 3D are schematic diagrams of a negative bevel. In the case of a negative bevel, the p + region 6 and the n + region 8 which are high concentration semiconductors are lower concentration semiconductors. In order to make the electric field on the junction surface weaker than the electric field inside the junction when a reverse bias is applied because the area is smaller than the certain n region 7 and p region 9, the angle of the bevel angle is set to 1 ° to 6 °. In the n region 7 and the p region 9 which are low-concentration semiconductor layers, the depletion layer region 1 must be made wider on the junction surface than inside the junction. FIG. 5 shows the relationship between the bevel angle and the magnitude of the maximum surface electric field. In the figure, E brk is the bulk breakdown field, that is, the breakdown field inside the junction,
When processing into a bevel structure in which the maximum surface electric field is weaker than the bulk breakdown E brk of V / cm, the processing is usually performed so as to be 40 to 60 mm for a positive bevel and 1 to 6 mm for a negative bevel. .
次に、第６図は従来のSIサイリスタ10の概略構成図で
ある。同図において、11は低濃度のｎ形半導体層である
ベース領域、12は高濃度のｐ形半導体層であるゲート領
域、13は低濃度のｎ形半導体層であるn-領域、14は高濃
度のｎ形半導体層であるカソード領域、15は高濃度のｐ
形半導体層であるアノード領域であり、ゲート領域12、
カソード領域14上には、それぞれAl等のゲート電極16、
カソード電極17が形成されており、アノード領域15には
Mo板等の電極材料から成るアノード電極18が付けられて
いる。SIサイリスタ10は、順方向耐圧を高めるために、
ゲート領域12とベース領域11から成る第１のpn接合の表
面を角度θ１のネガティブ・ベベルに、逆方向耐圧を高
めるためにアノード領域15とベース領域11から成るpn接
合の表面を角度θ２のボジティブ・ベベルに加工してい
る。この時、耐圧を出すために角度θ１は１゜〜６゜、
角度θ２は40゜〜60゜に加工されている。Next, FIG. 6 is a schematic configuration diagram of a conventional SI thyristor 10. As shown in FIG. In the figure, 11 is a base region which is a low concentration n-type semiconductor layer, 12 is a gate region which is a high concentration p-type semiconductor layer, 13 is an n − region which is a low concentration n-type semiconductor layer, and 14 is a high concentration The cathode region, which is an n-type semiconductor layer having a high concentration,
An anode region which is a semiconductor layer, and a gate region 12,
On the cathode region 14, a gate electrode 16, such as Al,
A cathode electrode 17 is formed, and an anode region 15 has
An anode electrode 18 made of an electrode material such as a Mo plate is provided. SI thyristor 10
The surface of the first pn junction consisting of the gate region 12 and the base region 11 is made a negative bevel at an angle θ 1 , and the surface of the pn junction consisting of the anode region 15 and the base region 11 is made an angle θ 2 to increase the reverse breakdown voltage. Into a bevelive bevel. At this time, the angle theta 1 to give the breakdown voltage 1 ° to 6 °,
Angle theta 2 is machined 40 ° to 60 °.
上述したように、従来のSIサイリスタでは第６図に示
すようなダブルベベル構造により、順方向耐圧、逆方向
耐圧を出すようにしているが、順方向耐圧を出すために
は、ゲート領域12とベース領域11から成る第１のpn接合
の表面を１゜〜６゜の負のベベル角に加工しなければな
らない。このように、前記pn接合の表面を小さな鋭角に
加工しなければならないため、デバイスの有効面積すな
わちデバイスの面積全体に占めるチャネル面積の比率が
小さくなり、電流容量が小さくなるという問題があっ
た。As described above, in the conventional SI thyristor, a forward withstand voltage and a reverse withstand voltage are provided by a double bevel structure as shown in FIG. The surface of the first pn junction consisting of the base region 11 must be machined to a negative bevel angle of 1 ° to 6 °. As described above, since the surface of the pn junction has to be machined to a small acute angle, the effective area of the device, that is, the ratio of the channel area to the entire area of the device is reduced, and the current capacity is reduced.
また、pn接合表面をベベル構造に加工する工程は、技
術的にも難しく歩溜りが悪くなるという問題があった。Further, there is a problem that the process of processing the pn junction surface into a bevel structure is technically difficult and yield is deteriorated.
本発明は、上記従来の問題点に鑑み、デバイスの有効
面積を小さくすることなく順方向耐圧及び逆方向耐圧が
得られ、しかも製造工程数の少ない高耐圧半導体素子を
提供することを目的とする。The present invention has been made in view of the above-mentioned conventional problems, and has as its object to provide a high-breakdown-voltage semiconductor element that can obtain forward breakdown voltage and reverse breakdown voltage without reducing the effective area of a device and has a small number of manufacturing steps. .
本発明は、上記目的を達成するために、順方向耐圧の
得られる第１のpn接合と、逆方向耐圧の得られる第２の
pn接合とを有し、前記第１のpn接合を構成する一方の半
導体層がゲート層である高耐圧半導体素子において、前
記高耐圧半導体素子の最上面から前記第１のpn接合表面
にかけてエッチングにより凹部を形成し、該凹部内にの
み前記第１のpn接合の表面部が現れる構成とすると共
に、前記pn接合の表面部をベベル構造に形成したことを
特徴とする。In order to achieve the above object, the present invention provides a first pn junction having a forward breakdown voltage and a second pn junction having a reverse breakdown voltage.
a high-breakdown-voltage semiconductor device having a pn junction, and one of the semiconductor layers constituting the first pn junction is a gate layer, wherein etching is performed from the uppermost surface of the high-breakdown-voltage semiconductor device to the surface of the first pn junction. A concave portion is formed, a surface portion of the first pn junction appears only in the concave portion, and a surface portion of the pn junction is formed in a bevel structure.
前記高耐圧半導体素子の最上面から、前記第１のpn接
合表面にかけてエッチングにより電極とのコンタクトの
ための凹部を形成し、前記第１のpn接合をプレーナ・ダ
イオード構造とする。第１のpn接合には順阻止状態にお
いてアノード−カソード間に順方向電圧が加えられた場
合、逆方向バイアス電圧が加わる。本発明の高耐圧半導
体素子では順阻止状態時の耐圧すなわち順方向耐圧をこ
のプレーナ・ダイオード構造の第１のpn接合の耐圧によ
り得ている。したがって、第１のpn接合を形成する不純
物の低濃度層側の幅及び不純物濃度を所定の値に設定す
ることにより、接合内部での降伏電圧で順方向耐圧が決
定されるようにすることにより順方向耐圧の高耐圧化が
可能となる。また、第２のpn接合の接合表面はポジティ
ブベベルのベベル構造に加工しており、このポジティブ
ベベルのベベル構造により逆阻止状態時の逆方向耐圧を
出している。A recess for contact with an electrode is formed by etching from the uppermost surface of the high breakdown voltage semiconductor element to the surface of the first pn junction, and the first pn junction has a planar diode structure. When a forward voltage is applied between the anode and the cathode in the forward blocking state, a reverse bias voltage is applied to the first pn junction. In the high breakdown voltage semiconductor device of the present invention, the breakdown voltage in the forward blocking state, that is, the forward breakdown voltage is obtained from the breakdown voltage of the first pn junction of the planar diode structure. Therefore, by setting the width and the impurity concentration of the impurity forming the first pn junction on the low concentration layer side to predetermined values, the breakdown voltage inside the junction determines the forward breakdown voltage. It is possible to increase the forward breakdown voltage. The bonding surface of the second pn junction is processed into a positive bevel bevel structure, and the positive bevel structure provides a reverse breakdown voltage in a reverse blocking state.
このように、順方向耐圧を、プレーナ・ダイオード構
造の第１のpn接合により、逆方向耐圧をポジティブベベ
ルのベベル構造の第２のpn接合により得るようにしたた
めに、デバイスの有効面積が小さくならず、大電流の高
耐圧半導体素子の小型化が可能となる。As described above, the forward breakdown voltage is obtained by the first pn junction of the planar diode structure, and the reverse breakdown voltage is obtained by the second pn junction of the bevel structure of the positive bevel. In addition, it is possible to reduce the size of a large-current high-voltage semiconductor element.
以下、本発明の実施例について図面を参照しながら説
明する。Hereinafter, embodiments of the present invention will be described with reference to the drawings.
第１図は、本発明の一実施例のノーマリ・オン型のSI
サイリスタ20の概略構成図である。FIG. 1 shows a normally-on type SI according to an embodiment of the present invention.
FIG. 2 is a schematic configuration diagram of a thyristor 20.
同図において、21は不純物が低濃度のｎ形半導体層で
あるベース領域、22はベース領域21に埋め込まれた不純
物が高濃度のＰ形半導体層であるゲート領域、23はn-基
板21上にエピタキシャル成長により形成された不純物が
低濃度のｎ形半導体層であるn-領域、24は前記n-領域23
上に拡散により形成された不純物が高濃度のｎ形半導体
層であるカソード領域、25は不純物が高濃度のｎ形半導
体層であるn+領域、26はベース領域21に拡散により形成
された不純物が高濃度のＰ形半導体層であるアノード領
域である。In the figure, 21 is a base region in which an impurity is an n-type semiconductor layer with a low concentration, 22 is a gate region in which a impurity is a P-type semiconductor layer with a high concentration embedded in the base region 21, and 23 is on the n − substrate 21. The n − region 24 is an n-type semiconductor layer having a low concentration of impurities formed by epitaxial growth on the n − region 23.
A cathode region in which an impurity formed by diffusion is an n-type semiconductor layer with a high concentration of impurity, 25 is an n + region in which the impurity is an n-type semiconductor layer with a high concentration of impurity, and 26 is an impurity formed by diffusion in a base region 21. Is an anode region which is a high-concentration P-type semiconductor layer.
以上のように構成されたSIサイリスタ20において、ゲ
ート領域22とベース領域21は第１のpn接合を形成し、ア
ノード領域26とベース領域21は第２のpn接合を形成して
いる。上記SIサイリスタ20は、ゲート領域22とカソード
24間に適当なゲート電圧VGKを印加することにより、ア
ノード領域26とカソード領域24間に順方向電圧VAK1が印
加された場合の導通を阻止するものである。ゲート電圧
のVGKの制御により阻止できる順方向電圧VAK1の最大値
を順方向耐圧という。In the SI thyristor 20 configured as described above, the gate region 22 and the base region 21 form a first pn junction, and the anode region 26 and the base region 21 form a second pn junction. The SI thyristor 20 includes a gate region 22 and a cathode.
By applying an appropriate gate voltage V GK between the gate electrodes 24, conduction when a forward voltage V AK1 is applied between the anode region 26 and the cathode region 24 is prevented. The maximum value of the forward voltage V AK1 that can be prevented by controlling the gate voltage V GK is referred to as a forward breakdown voltage.
また、アノード領域26とカソード領域24間に逆方向電
圧VAK2を印加するとアノード領域26と、ベース領域21か
ら成る第２のpn接合が逆バイアスされるので、導通はせ
ずSIサイリスタは逆阻止状態となる。しかし、逆方向電
圧VAK2を増加していき逆方向電圧VAK2の電圧値が所定値
になると前記第２のpn接合は降伏を起こしアノード領域
26とカソード領域24間に多大な逆電流が流れる。この降
伏を逆降伏といい、逆降伏を引く起こすまでSIサイリス
タ20に印加することのできる最大の逆方向電圧VAK2を逆
方向耐圧という。Also, when a reverse voltage V AK2 is applied between the anode region 26 and the cathode region 24, the second pn junction composed of the anode region 26 and the base region 21 is reverse-biased, so that conduction is not performed and the SI thyristor is reverse-blocked. State. However, when the reverse voltage V AK2 increases and the voltage value of the reverse voltage V AK2 reaches a predetermined value, the second pn junction breaks down and the anode region
A large amount of reverse current flows between 26 and the cathode region 24. This breakdown is called reverse breakdown, and the maximum reverse voltage V AK2 that can be applied to the SI thyristor 20 until reverse breakdown occurs is called reverse breakdown voltage.
本実施例のSIサイリスタ20では、素子の端部において
最上面のカソード領域24からゲート領域22にかけてエッ
チングを行い、ゲート領域22の表面が露出するような凹
部28を設けた。このため、図中、破線で囲んで示すゲー
ト領域22とベース領域29は、プレーナ・ダイオード構造
の第１のpn接合となり、このpn接合のｎ形半導体層を形
成するベース領域21の不純物濃度は非常に低いため、こ
のpn接合により高い順方向耐圧が得られる。開口部28
は、エッチングにより形成するため前記第１のpn接合の
表面は、汚れが少なく平滑となり、逆バイアス時に表面
で空乏層が広がりやすい。このためアノード領域26とカ
ソード領域24間の順阻止状態において、前記pn接合の表
面での電界を弱めることができる。また、低濃度のｎ形
半導体層であるベース領域21の上に高濃度のｎ形半導体
層であるn+領域25が形成されているため、ゲート領域2
2、ベース領域21、n+領域25はpn-n+のpin接合となり順
方向耐圧は大きい。In the SI thyristor 20 of this embodiment, etching was performed from the uppermost cathode region 24 to the gate region 22 at the end of the device, and a concave portion 28 was provided so that the surface of the gate region 22 was exposed. For this reason, the gate region 22 and the base region 29 surrounded by a broken line in the figure become the first pn junction of the planar diode structure, and the impurity concentration of the base region 21 forming the n-type semiconductor layer of this pn junction is Since the pn junction is very low, a high forward breakdown voltage can be obtained. Opening 28
Since the first pn junction is formed by etching, the surface of the first pn junction is less contaminated and smooth, and a depletion layer tends to spread on the surface during reverse bias. Therefore, in the forward blocking state between the anode region 26 and the cathode region 24, the electric field on the surface of the pn junction can be reduced. Further, since the n + region 25 which is a high-concentration n-type semiconductor layer is formed on the base region 21 which is a low-concentration n-type semiconductor layer, the gate region 2
2. The base region 21 and the n + region 25 are pn - n + pin junctions and have a large forward breakdown voltage.
一方、高濃度のｐ形半導体層であるアノード領域26と
低濃度のｎ形半導体層であるベース領域21から成る第２
のpn接合の表面は、40゜〜60゜のポジティブ・ベベルの
ベベル角θ３に加工したので前記第２のpn接合に逆方向
電圧が加わった際の接合表面の電界は弱まりアノード領
域26とカソード領域24の間に逆方向電圧が印加された場
合の逆方向耐圧は、前記第２のpn接合の内部降伏または
パンチスルーによって決定される。このため、逆方向耐
圧を高めることができる。On the other hand, a second region comprising an anode region 26 which is a high-concentration p-type semiconductor layer and a base region 21 which is a low-concentration n-type semiconductor layer.
The surface of the pn junction, the electric field of 40 ° to 60 ° positive bevel bevel angle theta 3 in processed since the second pn junction in the reverse voltage is applied was during bonding surface of the weakened anode region 26 The reverse breakdown voltage when a reverse voltage is applied between the cathode regions 24 is determined by the internal breakdown or punch-through of the second pn junction. Therefore, the reverse breakdown voltage can be increased.
次に、第２図（ａ）〜（ｃ）は本発明の他の実施例の
SIサイリスタの概略構成図である。尚、第２図（ａ）〜
（ｃ）において、第１図と同じ領域には同一符号を記し
て説明は省略する。Next, FIGS. 2A to 2C show another embodiment of the present invention.
FIG. 2 is a schematic configuration diagram of an SI thyristor. In addition, FIG.
In (c), the same areas as those in FIG.
同図（ａ）は、ボンディングパッド領域を残し、素子
の表面をパッシベーション膜29で被覆したSIサイリスタ
の例であり、パッシベーション膜29で開口部28及びアノ
ード領域26とベース領域21から成る第２のpn接合表面を
覆い、第１のpn接合及び第２のpn接合の接合表面を安定
させ耐圧を高めている。FIG. 2A shows an example of an SI thyristor in which the surface of the element is covered with a passivation film 29 while leaving a bonding pad region. The second portion is formed of an opening 28, an anode region 26, and a base region 21 by the passivation film 29. The pn junction surface is covered, and the junction surfaces of the first pn junction and the second pn junction are stabilized to increase the breakdown voltage.
また、同図（ｂ）は、開口部28に表面が露出する最外
端のゲート領域30を中央部のゲート領域22よりも深く拡
散してガードリングを形成し、第１のpn接合内部での電
界集中を緩和し、接合内部での耐圧を高めたSIサイリス
タであり、さらにアノード領域31を波形に形成してい
る。FIG. 3B shows that the outermost end gate region 30 whose surface is exposed to the opening 28 is diffused deeper than the central gate region 22 to form a guard ring, and the inside of the first pn junction is formed. This is an SI thyristor in which the electric field concentration is reduced and the breakdown voltage inside the junction is increased, and the anode region 31 is formed in a waveform.
次に、第２図（ｃ）は、ターンオフ時間を速くするた
めにｐ形半導体層のアノード領域32の間にｎ形半導体層
のアノード・ショート領域33を形成したアノード・ショ
ート構造のSIサイリスタである。上述した第２図（ａ）
〜（ｃ）に示す構造のSIサイリスタに本発明を適用して
も、第１図に示すSIサイリスタと同様に高い順方向耐
圧、逆方向耐圧が得られる。Next, FIG. 2 (c) shows an SI thyristor having an anode-short structure in which an anode-short region 33 of an n-type semiconductor layer is formed between anode regions 32 of a p-type semiconductor layer in order to shorten a turn-off time. is there. FIG. 2 (a) described above.
Even when the present invention is applied to the SI thyristor having the structure shown in FIGS. 1C to 1C, high forward breakdown voltage and reverse breakdown voltage can be obtained similarly to the SI thyristor shown in FIG.
また上記第２図（ａ）〜（ｃ）のSIサイリスタの極性
を変えたものでも、本発明の効果は変わらない。また、
図示してはいないが上記第２図（ａ）〜（ｃ）に示し
た、パッシベーション被覆、ガードリング、アノード・
ショート構造等をさまざまに組み合せたSIサイリスタに
おいても、本発明は適用できる。Further, even if the polarity of the SI thyristor shown in FIGS. 2A to 2C is changed, the effect of the present invention does not change. Also,
Although not shown, the passivation coating, guard ring, and anode shown in FIGS. 2A to 2C are used.
The present invention is also applicable to SI thyristors having various combinations of short structures and the like.
次に、本発明の製造方法について説明する。第３図
（ａ）〜（ｈ）は本発明の一実施例のSIサイリスタの製
造工程を示す図である。Next, the manufacturing method of the present invention will be described. 3 (a) to 3 (h) are views showing a manufacturing process of the SI thyristor according to one embodiment of the present invention.
上記SIサイリスタの製造においては、まず第３図
（ａ）に示すようにベース領域となる不純物が低濃度の
ｎ形半導体層であるn-シリコン基板41を用意し、n-シリ
コン基板41の上下面から、マスクを介しボロン（Ｂ）を
拡散してゲートとなるp+領域42及びアノードとなるp+領
域43を形成する。In the production of the SI thyristor, first third diagram impurity serving as the base region, as shown in (a) is n, the n-type semiconductor layer of a low density - providing a silicon substrate 41, n - on the silicon substrate 41 From the lower surface, boron (B) is diffused through a mask to form ap + region 42 serving as a gate and ap + region 43 serving as an anode.
次に、第３図（ｂ）に示すように、P+領域42を含むn-
シリコン基板41の上面に、エピタキシャル成長によりｎ
形の半導体層であるn-領域44を形成する。Next, as shown in FIG. 3 (b), n including the P + region 42 -
On the upper surface of the silicon substrate 41, n
An n - region 44, which is a semiconductor layer of a shape, is formed.
さらに、第３図（ｃ）に示すように、n-領域44の上面
からリン（Ｐ）を拡散することによりカソードとなる不
純物が高濃度のｎ形半導体層であるn+領域45を形成す
る。Further, as shown in FIG. 3 (c), by diffusing phosphorus (P) from the upper surface of the n − region 44, an n + region 45, which is an n-type semiconductor layer with a high concentration of impurities serving as a cathode, is formed. .
続けて、第３図（ｄ）に示すように、例えばHF、HN
O3、CH3COOHが所定の組成比のエッチング剤を用いて、
外縁部のn+領域45からn-領域44にかけて選択的にエッチ
ングして端部のp+領域42の表面が露出するようなコンタ
クト用凹部36を設ける。この時、コンタクト用凹部36の
幅ｄは、ゲートであるp+領域42からアノードであるp+領
域43までの距離ｌにほぼ等しいか、それ以上であること
が望ましい。Subsequently, as shown in FIG. 3 (d), for example, HF, HN
O 3 , CH 3 COOH using an etching agent of a predetermined composition ratio,
Selective etching is performed from the n + region 45 to the n − region 44 at the outer edge to provide a contact recess 36 such that the surface of the p + region 42 at the end is exposed. At this time, the width d of the contact concave portion 36 is desirably substantially equal to or longer than the distance 1 from the p + region 42 serving as the gate to the p + region 43 serving as the anode.
次に、第３図（ｅ）に示すように、ゲート抵抗を下げ
オーミックコンタクトをとるために、p+領域42の斜線領
域にボロン（Ｂ）を拡散する。Next, as shown in FIG. 3 (e), boron (B) is diffused into the shaded region of the p + region 42 in order to lower the gate resistance and to make ohmic contact.
続いて、第３図（ｆ）に示すようにp+領域42、n+領域
45、及びp+領域42の上に、蒸着またはスパッタリング等
により、それぞれAl等から成るゲート電極37、カソード
電極38、アノード電極39を形成する。Subsequently, as shown in FIG. 3 (f), the p + region 42 and the n + region
A gate electrode 37, a cathode electrode 38, and an anode electrode 39 made of Al or the like are formed on the 45 and p + regions 42 by vapor deposition or sputtering, for example.
さらに、第３図（ｇ）に示すように、素子の側面をサ
ンドブラスト等により例えば40゜〜60゜のポジティブベ
ベル40に加工する。Further, as shown in FIG. 3 (g), the side surface of the element is processed into a positive bevel 40 of, for example, 40 ° to 60 ° by sandblasting or the like.
そして、最後にゲート電極37、カソード電極38のボン
ディングパッド領域を残し、素子の上面及び側面を酸化
膜、窒素膜、ポリイミド等のパッシベーション膜41で被
覆する。Finally, the upper surface and side surfaces of the element are covered with a passivation film 41 such as an oxide film, a nitrogen film, or polyimide, leaving a bonding pad region for the gate electrode 37 and the cathode electrode.
尚、本発明はSIサイリスタ以外にも、GTO（ゲート・
ターンオフ・サイリスタ）等のその他の埋め込みゲート
構造のサイリスタにも適用できる。In addition, the present invention is not limited to SI thyristors,
It is also applicable to other thyristors having a buried gate structure such as a turn-off thyristor.
以上、説明したように本発明によれば、ゲート電極と
のオーミックコンタクトをとるためのコンタクト用凹部
を形成するエッチング工程で、一方の半導体層をゲート
領域とするプレーナ・ダイオードを形成し、このプレー
ナ・ダイオードにより順方向耐圧を得、また逆方向耐圧
をポジティブベベルのベベル構造により得るようにした
ので、高耐圧半導体素子のデバイスの有効面積が広くな
り、高電流でかつ高耐圧の高耐圧半導体素子の小型化が
可能となる。また、ベベル構造形成工程は、逆方向耐圧
を得る第２のpn接合表面のみをポジティブベベルとなる
ように形成する工程だけでよいので、従来のように順方
向耐圧を得る第１のpn接合表面をベベル構造に加工する
工程が不用となり、生産性が向上する。As described above, according to the present invention, a planar diode having one semiconductor layer as a gate region is formed in an etching step of forming a contact recess for making ohmic contact with a gate electrode.・ Because the forward breakdown voltage is obtained by the diode and the reverse breakdown voltage is obtained by the bevel structure of the positive bevel, the effective area of the device of the high breakdown voltage semiconductor device is widened, and the high breakdown voltage semiconductor device with high current and high breakdown voltage Can be reduced in size. In addition, the bevel structure forming step only needs to form the second pn junction surface for obtaining the reverse breakdown voltage so as to have a positive bevel, and thus the first pn junction surface for obtaining the forward breakdown voltage as in the conventional case. This eliminates the need for a step of processing into a bevel structure, and improves productivity.
第１図は、本発明の一実施例のSIサイリスタの概略構成
図、 第２図（ａ）〜（ｃ）は、本発明の実施例のSIサイリス
タの概略構成図、 第３図（ａ）〜（ｈ）は、本発明の一実施例のSIサイリ
スタの製造方法を説明する工程図、 第４図（ａ）〜（ｄ）は、ベベル構造を説明する図、 第５図は、ベベル角度と最大表面電界の関係を示す図、 第６図は、従来のSIサイリスタの断面図である。 21……ベース領域、 22……ゲート領域、 23……n-領域、 25……n+領域、 26……アノード領域、 28……開口部．FIG. 1 is a schematic configuration diagram of an SI thyristor according to an embodiment of the present invention, FIGS. 2A to 2C are schematic configuration diagrams of an SI thyristor according to an embodiment of the present invention, and FIG. 4A to 4D are process diagrams illustrating a method for manufacturing an SI thyristor according to one embodiment of the present invention, FIGS. 4A to 4D are diagrams illustrating a bevel structure, and FIG. FIG. 6 is a cross-sectional view of a conventional SI thyristor. 21 ... base region, 22 ... gate region, 23 ... n - region, 25 ... n + region, 26 ... anode region, 28 ... opening.
フロントページの続き (72)発明者 玉蟲 尚茂 宮城県仙台市川内（番地なし） 財団法 人半導体研究振興会内 (56)参考文献 実開 昭62−118459（ＪＰ，Ｕ)Continuation of the front page (72) Inventor Naoshige Tamushi Kawauchi, Sendai City, Miyagi Prefecture (no address) Inside the Foundation for the Promotion of Semiconductor Research (56) Reference Reference
Claims (2)
方向耐圧の得られる第２のpn接合とを有し、前記第１の
pn接合を構成する一方の半導体層がゲート層である高耐
圧半導体素子において、 前記半導体素子の最上面から前記第１のpn接合にかけて
最外周部を残してエッチングにより凹部を形成し、該凹
部内の一片方にのみ前記第１のpn接合の表面部が現れる
構成とすると共に、前記第２のpn接合の表面部をベベル
構造に形成したことを特徴とする高耐圧半導体素子。A first pn junction having a forward withstand voltage; and a second pn junction having a reverse withstand voltage.
In a high breakdown voltage semiconductor device in which one of the semiconductor layers constituting the pn junction is a gate layer, a recess is formed by etching from the uppermost surface of the semiconductor device to the first pn junction, leaving an outermost peripheral portion. A surface portion of the first pn junction is formed on only one side of the first pn junction, and a surface portion of the second pn junction is formed in a bevel structure.
向にバイアスされてパンチスルーを生じる時の空乏層の
幅と略同等以上である特許請求の範囲第１記載の高耐圧
半導体素子。2. The high withstand voltage according to claim 1, wherein the width of the recess is substantially equal to or greater than the width of a depletion layer when the first pn junction is biased in the reverse direction to cause punch-through. Semiconductor element.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249559A JP2603083B2 (en) | 1987-10-02 | 1987-10-02 | High voltage semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249559A JP2603083B2 (en) | 1987-10-02 | 1987-10-02 | High voltage semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0191464A JPH0191464A (en) | 1989-04-11 |
| JP2603083B2 true JP2603083B2 (en) | 1997-04-23 |
Family
ID=17194798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62249559A Expired - Lifetime JP2603083B2 (en) | 1987-10-02 | 1987-10-02 | High voltage semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2603083B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62118459U (en) * | 1986-01-17 | 1987-07-28 |
-
1987
- 1987-10-02 JP JP62249559A patent/JP2603083B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0191464A (en) | 1989-04-11 |
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