JP2602703B2

JP2602703B2 - マトリクス表示装置のデータドライバ

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Publication number: JP2602703B2
Application number: JP63233698A
Authority: JP
Inventors: 隆之星屋; 忠久山口; 和博高原
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-09-20
Filing date: 1988-09-20
Publication date: 1997-04-23
Anticipated expiration: 2012-04-23
Also published as: JPH0282295A

Description

【発明の詳細な説明】〔概要〕液晶,EL等の表示媒体を直交配置したデータバスとス
キャンバスとの間に介在して設けたマトリクス表示パネ
ルに、データ電圧を印加する為のマトリクス表示装置の
データドライバに関し、白黒表示等の為の順次サンプリングと、カラー表示の
為のR,G,B信号の同時サンプリングとの何れにも適用可
能とし、且つシフトレジスタの動作速度を低減して、消
費電力の低減化及び構成の低価格化を図ることを目的と
し、データバスとスキャンバスとを直交して配置したマト
リクス表示パネルの前記データバスにデータ電圧を印加
するマトリクス表示装置のデータドライバに於いて、シ
フトクロック信号に従ってシフトデータを順次シフトす
るシフトレジスタと、前記データバス対応に表示データ
をサンプリングして前記データ電圧を出力するサンプル
ホールド回路と、前記シフトレジスタの出力信号を３分
岐し、３個の制御信号により選択して、前記サンプルホ
ールド回路に加えるサンプリングタイミング信号とする
タイミング選択回路とを設けて構成した。

〔産業上の利用分野〕

本発明は、液晶,EL等の表示媒体を直交配置したデー
タバスとスキャンバスとの間に介在して設けたマトリク
ス表示パネルに、データ電圧を印加する為のマトリクス
表示装置のデータドライバに関するものである。

現在、市販されている小型液晶カラーテレビ受像機に
於いては、直交配置したデータバスとスキャンバスとの
間に液晶を封入し、且つカラーフィルタを設けたマトリ
クス表示パネルが使用されている。このようなマトリク
ス表示パネルは、表示容量の増大と大型化とが期待され
ており、又コンピュータの表示端末装置としての適用も
考えられている。従って、各種の用途に対して表示品質
を確保できるデータドライバが必要となる。

〔従来の技術〕

NTSC規格によるビデオ信号は、例えば、第13図に示す
ように、輝度信号と色差信号と同期信号とが複合された
信号であり、このビデオ信号を分離，復調すると、例え
ば、第14図に示すような同期信号SYNと、Ｒ（赤）,G
（緑）,B（青）の輝度信号とに分離される。そして、Ｒ
＋Ｇ＋Ｂで示す場合には白色表示となる。又コンピュー
タ等から出力されるビデオ信号は、文字或いはグラフィ
ック表示を行うものであり、通常は、前述のビデオ信号
の分離，復調による場合と信号構成と同様に、第14図に
示す同期信号SYNとR,G,B信号とからなるものである。

液晶表示パネルのようなマトリクス表示パネルを用い
た場合は、同期信号SYNに従ってスキャンバスを順次走
査し、１走査期間内のR,G,B信号をサンプルホールドし
たデータ電圧をデータバスに印加するもので、第15図は
データ電圧を出力する為の従来例のデータドライバの要
部ブロック図を示す。同図に於いて、71−１〜71−ｎは
サンプリングスイッチ、72−２〜72−ｎはホールド用の
コンデンサ、74はシフトレジスタ、75はサンプルホール
ド回路、76はレベルコンバータ、77はアナログバッファ
回路、78−１〜78−ｎはバッファ回路、S1〜Snはシフト
レジスタ74の出力信号、Q1〜Qnはマトリクス表示パネル
のデータバスに接続される出力端子、S1はシフトデー
タ、CLKはシフトクロック信号、OEはエネーブル信号、V
_BBは0V等の電源の電圧である。

シフトレジスタ74はシフトデータSIをシフトクロック
信号CLKに従って順次シフトし、その出力信号S1〜Snを
レベルコンバータ76を介してサンプルホールド回路75の
サンプリングタイミング信号とし、入力されたR,G,B信
号をサンプリングスイッチ71−１〜71−ｎによりサンプ
リングし、コンデンサ72−１〜72−ｎによりホールド
し、アナログバッファ回路77を介して１ライン分同時に
出力端子Q1〜Qnから出力して、マトリクス表示パネルの
データバスに印加する。

第16図はR,G,B信号と、シフトレジスタ74の出力信号S
1,S2,S3,・・・との関係を示し、シフト出力信号は順次
サンプルホールド回路75に加えられるから、R,G,B信号
は丸印の時点のレベルがサンプルホールドされ、ホール
ド出力に従ったデータ電圧が出力される。

〔発明が解決しようとする課題〕

データバスとスキャンバスとを直交配置した液晶表示
パネルやEL表示パネル等のマトリクス表示パネルを備え
た表示装置を、コンピュータ等の表示端末装置として使
用する場合、表示データの１ドットを、R,G,Bの３画素
に対応させることになる。その場合、第17図のRGBで示
す表示データを、時刻t1,t2,t3のシフト出力信号S1,S2,
S3に従って順次R,G,B信号をサンプルホールドし、それ
らをR,G,Bの３画素に対応させて表示することになる。

しかし、表示データRCBは、伝送経路の静電容量等に
より、RGB′で示すように波形鈍りが生じるものであ
り、それによって、時刻t1にＲ信号をシフト出力信号S1
に従ってサンプルホールドすると、波形鈍りの部分をサ
ンプリングすることになるから、表示データの正確なサ
ンプリングができないことになる。

このような欠点を除く為には、伝送経路の静電容量を
急速に充放電できるような電流容量の大きい出力部を設
ければ良いことになるが、消費電力が増大する欠点が生
じる。

又第18図に示すように、同時サンプリングを行うデー
タドライバも知られている。即ち、シフトレジスタ84の
シフト出力信号により、サンプルホールド回路85の３個
のサンプリングスイッチを同時に動作させて、R,G,B信
号を同時にサンプルホールドし、アナログバッファ回路
87を介して出力端子Q1,Q2,・・から図示を省略したマト
リクス表示パネルのデータバスにデータ電圧を印加する
ものである。

しかし、サンプルホールド回路85に於いて、R,G,B信
号を同時にサンプリングすることが可能となって、前述
の波形鈍りによる問題を解決できたとしても、表示容量
が小さい表示パネルを用いた場合には、サンプリングタ
イミング間隔が大きくなることから、表示解像度が低下
することになる。

前述のように、従来例のマトリクス表示装置のデータ
ドライバは、順次サンプリングか同時サンプリングかの
何れかの構成を有するものであり、順次サンプリング構
成の場合は、波形鈍りの影響により表示品質が低下し、
又同時サンプリング構成の場合は、比較的表示容量が小
さい構成の表示パネルを用いて動画等を表示する時に、
解像度の低下が問題となる。

又順次サンプリングの場合には、マトリクス表示パネ
ルのデータバスの対応のビット長のシフトレジスタを必
要とするもので、表示容量を大きくするに従ってシフト
レジスタのビット長を長くする必要があると共に、動作
速度を高くする必要があり、高価となる欠点があった。

本発明は、順次サンプリングと同時サンプリングとの
何れにも適用可能とし、且つシフトレジスタの動作速度
を低減して、消費電力の低減化及び構成の低価格化を図
ることを目的とするものである。

〔課題を解決するための手段〕

本発明のマトリクス表示装置のデータドライバは、第
１図を参照して説明すると、データバス１とスキャンバ
ス２とを直交配置した液晶,EL等のマトリクス表示パネ
ル３のデータバス１に、データ電圧を印加するデータド
ライバに於いて、シフトクロック信号に従ってシフトデ
ータを順次シフトするシフトレジスタ４と、データバス
１対応に表示データをサンプリングしてデータ電圧を出
力するサンプルホールド回路５と、シフトレジスタ４の
出力信号を３分岐し、順次サンプリング時に異なるタイ
ミングで入力し、又同時サンプリング時に同一のタイミ
ングで入力する３個の制御信号により選択して、サンプ
ルホールド回路５に加えるサンプリングタイミング信号
とするタイミング選択回路６とを設けて構成したもので
あり、サンプルホールド回路５からマトリクス表示パネ
ル３のデータバス１に対しては、アナログバッファ回路
７を介してデータ電圧が加えられ、又マトリクス表示パ
ネル３のスキャンバス２に対しては、スキャンドライバ
８からスキャンパルスが順次加えられる。

〔作用〕

タイミング選択回路６は、アンド回路やラッチ回路に
より構成することができるものであり、アンド回路によ
り構成した場合、３個の制御信号を総て“1"とすること
により、サンプルホールド回路５に加えられるR,G,B信
号を同時にサンプリングすることができる。又３個の制
御信号のタイミングを設定することにより、シフトレジ
スタ４の出力信号を３個のタイミングに分割したサンプ
リングタイミング信号を形成することができるから、R,
G,B信号の順次サンプリングを行うことができる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説
明する。

第２図は本発明の一実施例の要部ブロック図であり、
11−１〜11−ｎはトランジスタ等からなるサンプリング
スイッチ、12−１〜12−ｎはホールド用のコンデンサ、
13−１〜13−ｎはアンド回路、14はシフトレジスタ、15
はサンプルホールド回路、16はタイミング選択回路、17
はアナログバッファ回路、18−１〜18−ｎはバッファ回
路、S1はシフトデータ、CLKはシフトクロック信号、S1
〜Smはシフト出力信号、REN,GEN,BENはイネーブル信
号、Q1〜Qnは出力端子である。

タイミング選択回路16に加える３個のイネーブル信号
REN,GEN,BENが第１図に於ける制御信号に相当し、例え
ば、イネーブル信号REN,GEN,BENを総て“1"とすると、
シフトレジスタ14の例えばシフト出力信号S1がタイミン
グ選択回路16に加えられた時、３個のアンド回路13−1,
13−2,13−３の出力信号が同時に“1"となり、サンプル
ホールド回路15の３個のサンプリングスイッチ11−1,11
−2,11−３が同時にオンとなるから、R,G,B信号は同時
にサンプリングされ、コンデンサ12−1,12−2,12−３に
ホールドされる。

又シフトレジスタ14の例えばシフト出力信号S1がタイ
ミング選択回路16に加えられた時、３個のイネーブル信
号REN,GEN,BENを順次“1"とすると、サンプルホールド
回路15の３個のサンプリングスイッチ11−1,11−2,11−
３は順次オンとなるから、R,G,B信号は順次サンプリン
グされることになる。

第３図は動作説明図であり、第２図に於ける符号と同
一符号は同一名称の信号の一例を示す。シフトレジスタ
14に加えられたシフトデータSIは、シフトクロック信号
CLKに従って順次シフトされてシフト出力信号S1,S2,S3,
・・・となる。

ヌイネーブル信号REN,GEN,BENを、１シフトクロック
信号周期Ｔ内で図示のように、順次“1"とすると、サン
プルホールド回路15に加えられるサンプリングタイミン
グ信号は、シフト出力信号S1がタイミング選択回路16に
加えられている時、1R,1G,1Bの実線で示すものとなり、
又シフト出力信号S2が加えられている時は、2R,2G,2Bの
実線で示すものとなる。従って、R,G,B信号は順次サン
プリングされることになる。

又３個のイネーブル信号REN,GEN,BENを総て“1"とす
ると、前述のように、タイミング選択回路16は、シフト
レジスタ14のシフト出力信号S1,S2,・・・を、そのまま
３分岐して出力することになり、例えば、シフト出力信
号S1がタイミング選択回路16に加えられた時、1R,1G,1B
の点線で示すサンプリングタイミング信号がサンプルホ
ールド回路15に加えられ、R,G,B信号は同時サンプリン
グされることになる。次のシフト出力信号S2が加えられ
た時も同様にして、2R,2G,2Bの点線で示すサンプリング
タイミング信号が出力されるから、R,G,B信号は同時サ
ンプリングされることになる。

従って、順次サンプリングと同時サンプリングとの何
れにも適用可能となり、且つシフトレジスタ14のビット
長は、マトリクス表示パネルのデータバス数の1/3で済
むことになり、従来例に比較して、シフトレジスタ14の
動作速度は1/3の低速で良いものとなるから、廉価なシ
フトレジスタを使用することが可能となる。

第４図は本発明の他の実施例の要部ブロック図であ
り、第２図と同一符号は同一部分を示し、タイミング選
択回路16Aをトランジスタ等からなるスイッチ19−１〜1
9−ｎにより構成し、且つサンプルホールド回路を、サ
ンプル回路15aとホールド回路15bとに分離し、それらの
間にタイミング選択回路16Aを設けた場合を示す。

シフトデータSIをシフトクロック信号CLKによってシ
フトしたシフトレジスタ14のシフト出力信号S1〜Smは、
３分岐されてサンプル回路15aに加えられ、サンプル回
路15aのサンプリングスイッチ11−１〜11−ｎは、３個
毎にオンとなり、R,G,B信号を同時にサンプリングして
タイミング選択回路16Aに加えることになる。

タイミング選択回路16Aでは、イネーブル信号REN,GE
N,BENによってスイッチ19−１〜19−ｎのオン，オフが
制御されるから、例えば、シフト出力信号S1によりR,G,
B信号をサンプリングスイッチ11−１〜11−３によって
同時サンプリングし、イネーブル信号REN,GEN,BENを同
時に“1"とすると、スイッチ19−１〜19−３が同時にオ
ンとなり、ホールド回路15bのコンデンサ12−１〜12−
３にホールドされる。即ち、R,G,B信号の同時サンプリ
ングが行われることなる。

又イネーブル信号REN,GEN,BENを順次“1"とすると、
スイッチ19−１〜19−３は順次オンとなるから、サンプ
ル回路15aのサンプリングスイッチ11−１〜11−３によ
り同時にサンプリングされたR,G,B信号は、順次サンプ
リングされて、ホールド回路15bのコンデンサ12−１〜1
2−３にホールドされる。即ち、R,G,B信号の順次サンプ
リングが行われることになる。

第５図は本発明の更に他の実施例の要部ブロック図で
あり、21−１〜21−ｎはサンプリングスイッチ、22−１
〜22−ｎはホールド用のコンデンサ、23−1,23−2,23−
３はラッチ回路、24はシフトレジスタ、25はサンプルホ
ールド回路、26はタイミング選択回路、27はアナログバ
ッファ回路、28−１〜28−ｎはバッファ回路、SIはシフ
トデータ、CLKはシフトクロック信号、S1〜Smはシフト
出力信号、RL,GL,BLはラッチ信号、Q1〜Qnは出力端子で
ある。

シフトレジスタ24と、サンプルホールド回路25と、ア
ナログバッファ回路27とは、前述の各実施例に於ける構
成と同様であるが、タイミング選択回路26がラッチ回路
23−１〜23−３により構成されており、３個のラッチ信
号RL,GL,BLが第１図に於ける３個の制御信号に相当した
ものとなる。

タイミング選択回路26のラッチ回路23−１〜23−３
は、シフトレジスタ24のシフト出力信号S1〜Smを、ラッ
チ信号RL,GL,BLに従ってラッチし、出力端子Ｑからサン
プルホールド回路25にサンプリングタイミング信号とし
て加えるものである。それによって、R,G,B信号がサン
プリングスイッチ21−１〜21−ｎによってサンプリング
され、コンデンサ22−１〜22−ｎにホールドされて、バ
ッファ回路28−１〜28−ｎを介して出力端子Q1〜Qnから
図示を省略したマトリクス表示パネルのデータバスにデ
ータ電圧を印加することになる。

ラッチ信号RL,GL,BLが同時にタイミング選択回路26に加
えられると、例えば、シフト出力信号S1はラッチ回路23
−１〜23−３に同時にラッチされ、出力端子Ｑからのサ
ンプリングタイミング信号により、サンプルホールド回
路25のサンプリングスイッチ21−１〜21−３が同時にオ
ンとなって、R,G,B信号の同時サンプリングが行われ
る。

又ラッチ信号RL,GL,BLが順次加えられると、例えば、
シフト出力信号S1は、ラッチ回路23−１にラッチされた
後、ラッチ回路23−２にラッチされ、更にその後にラッ
チ回路23−３にラッチされる。即ち、シフト出力信号S1
は３個の異なるタイミングでラッチ回路23−１〜23−３
にそれぞれラッチされるから、サンプルホールド回路25
には順次タイミングが異なるサンプリングタイミング信
号が加えられることになり、R,G,B信号の順次サンプリ
ングが行われる。

第６図は第５図に於ける順次サンプリングの動作説明
図であり、第５図に於ける符号と同一符号は同一名称の
信号の一例を示す。シフトデータSIはシフトクロック信
号CLKに従って順次シフトされ、シフト出力信号S1,S2,S
3,・・・が順次出力される。又３個のラッチ信号RL,GL,
BLが異なる位相で加えられると、それに対応してラッチ
回路23−１〜23−３に順次ラッチされるから、ラッチ回
路23−１〜23−３の出力端子Ｑからは、シフト出力信号
S1に対応して1R,1G,1Bに示すように順次出力され、又シ
フト出力信号S2に対応して2R,2Gに示すように順次出力
される。従って、サンプルホールド回路25に於いては、
R,G,B信号の順次サンプリングが行われる。

第７図は第５図に於ける同時サンプリングの動作説明
図であり、第５図に於ける符号と同一符号は同一名称の
信号の一例を示す。シフトデータSI、シフトクロック信
号CLK、シフト出力信号S1,S2,S3,・・・は第６図に示す
場合と同一であるが、ラッチ信号RL,GL,BLが同一位相で
タイミング選択回路26に加えられる。従って、シフト出
力信号S1,S2,S3,・・・は、同時にラッチ回路23−１〜2
3−３にラッチされることになり、出力端子Ｑからは、
シフト出力信号S1,S2,・・に対応して、1R,1G,1B,2R,2
G,・・のように出力されるから、R,G,B信号の同時サン
プリングが行われる。

第８図は順次サンプリング表示の表示装置のブロック
図であり、マトリクス表示パネル30は、例えば、243×2
40の白黒マトリクス表示パネルであり、31はデータバ
ス、32はスキャンバス、33はトランジスタ等のスイッチ
ング素子、34は液晶等からなる表示素子、35は同期分離
回路、36は色差信号トラップ、37はバッファ増幅器、38
はタイミング制御回路、39はスキャンドライバ、40−１
〜40−３はデータドライバである。

データドライバ40−１〜40−３は、それぞれ、第２
図，第４図或いは第５図に示す構成を有し、マトリクス
表示パネル30の243本のデータバス31を、各データドラ
イバ40−１〜40−３は81本宛分担することになる。又各
データドライバ40−１〜40−３のシフトレジスタは直列
的に接続されて、シフトデータSIがシフトクロック信号
CLKに従ってシフトされる。

又ビデオ信号は同期分離回路35に加えられ、分離され
た同期信号SYNはタイミング制御回路38に加えられて、
シフトデータSI、シフトクロック信号CLK、イネーブル
信号やラッチ信号等の制御信号CS1,CS2,CS3、スキャン
データSD、スキャンクロック信号SCN等が出力される。
又色差信号トラップ36に於いて、ビデオ信号から3.58MH
zのトラップにより色信号を抜き取ることにより、白黒
の輝度信号とし、バッファ増幅器37を介してデータドラ
イバ40−１〜40−３に加える。この場合、R,G,B信号を
加える端子を共通に接続して輝度信号を加える構成とす
ることになる。

又スキャンドライバ39は、スキャンデータSDをスキャ
ンクロック信号SCNに従ってシフトし、そのシフト出力
信号によりスキャンバス32に順次スキャンパルスを加え
るものであり、そのスキャンパルスに同期して、データ
ドライバ40−１〜40−３から１ライン分のデータ電圧が
出力されて、マトリクス表示パネル30のデータバス31に
加えられる。

データドライバ40−１〜40−３のタイミング選択回路
を第２図又は第４図に示す構成とした場合、タイミング
制御回路38からの制御信号CS1,CS2,CS3をイネーブル信
号REN,GEN,BENとし、第３図に示すように、それぞれ位
相が異なる信号とすることにより、バッファ増幅器37か
らの輝度信号は、順次サンプリングされることになる。
又タイミング選択回路を第５図に示す構成とした場合、
タイミング制御回路38からの制御信号CS1,CS2,CS3をラ
ッチ信号RL,GL,BLとし、第６図に示すように、それぞれ
位相が異なる信号とすることにより、バッファ増幅器37
からの輝度信号は、順次サンプリングされることにな
る。

白黒テレビ受像機の場合、R,G,Bの３ドット分を同時
にサンプリングすると、解像度が低下することになる
が、前述のように、順次サンプリングにより解像度を低
下させることなく、表示することができる。

第９図は同時サンプリング表示の表示装置のブロック
図であり、41はデータバス、42はスキャンバス、43はト
ランジスタ等のスイッチング素子、44は表示素子、45は
マトリクス表示パネル、47はバッファ増幅器、48はタイ
ミング制御回路、49はスキャンドライバ、50−１〜50−
３はデータドライバである。マトリクス表示パネル45
は、例えば、320×200×３の表示容量を有し、R,G,B画
素がストライプ状に配列されてカラー表示を行う構成の
場合、各データドライバ50−１〜50−３は、320本のデ
ータバス41を分担することになる。

又コンピュータ等からR,G,B信号と同期信号SYNとが入
力され、タイミング制御回路48から、同期信号SYNに従
って、シフトデータSI、シフトクロック信号CLK、制御
信号CS、スキャンデータSD、スキャンクロック信号SCN
等が出力される。又バッファ増幅器47からのR.G.B信号
がデータドライバ50−１〜50−３に加えられる。又スキ
ャンドライバ49からマトリクス表示パネル45のスキャン
バス42にスキャンパルスが加えられ、それに同期してデ
ータドライバ50−１〜50−３からデータ電圧がデータバ
ス41に加えられる。

データドライバ50−１〜50−３は、それぞれ、第２
図，第４図或いは第５図に示す構成を有し、それぞれの
シフトレジスタは直列的に接続されて、シフトデータSI
をシフトクロック信号CLKに従ってシフトすることにな
る。又タイミング制御信号48からの制御信号CSは、デー
タドライバ50−１〜50−３のタイミング選択回路が第２
図又は第４図に示す構成の場合、同一位相のイネーブル
信号REN,GEN,BENに相当し、第５図に示す構成の場合、
同一位相のラッチ信号RL,GL,BLに相当するものとなる。

従って、データドライバ50−１〜50−３に於いては、
R,G,B信号を同時サンプリングすることになり、R,G,B信
号の伝送経路に於ける静電容量等による波形鈍りの問題
を解決して、マトリクス表示パネル45にカラー表示を行
うことができる。

第10図は、マトリクス表示パネル55のデータバスを両
側に導出して、それぞれデータドライバ60−１〜60−ｋ
＋１によってデータ電圧を印加する分割駆動表示の表示
装置のブロック図を示し、56はタイミング制御回路、57
はスキャンドライバである。コンピュータ等からのR,G,
B信号がデータドライバ60−１〜60−ｋ＋１に加えら
れ、又同期信号SYNがタイミング制御回路56に加えら
れ、タイミング制御回路56からシフトクロック信号CLK
A,CLKB、制御信号CSA,CSB、シフトデータSI、スキャン
データSD、スキャンクロック信号SCN等が出力される。

データドライバ60−１〜60−ｋ＋１は、前述の第２
図，第４図或いは第５図に示す構成を有し、奇数番のデ
ータドライバ60−1,60−3,・・・60−ｋのシフトレジス
タは直列的に接続されて、シフトデータSIをシフトクロ
ック信号CLKAに従って順次シフトし、同様に、偶数番の
データドライバ60−2,60−4,・・・60−ｋ＋１のシフト
レジスタも直列的に接続されて、シフトデータSIをシフ
トクロック信号CLKBに従って順次シフトする。

又R,G,B信号は、第２図，第４図或いは第５図に示す
構成と対応させると、奇数番のデータドライバ60−1,60
−3,・・・60−ｋは、Ｒ→R,G→B,B→Ｇの関係に、又偶
数番のデータドライバ60−2,60−4,・・・60−ｋ＋１
は、Ｒ→G,G→R,B→Ｂの関係になるように接続される。

又シフトレジスタのシフト出力信号と、タイミング制
御回路56からの制御信号CSA,CSBとにより、データドラ
イバ60−１〜60−ｋ＋１に於けるサンプリングタイミン
グ信号が形成されて、R,G,B信号のサンプリングが行わ
れ、スキャンドライバ57からのスキャンパルスに同期し
て、マトリクス表示パネル55のデータバスにデータ電圧
が印加される。

マトリクス表示パネル55は、データバスとスキャンバ
スとの交点のR,G,B画素が丸印内で示すように配列さ
れ、データバスが交互に両側へ導出されていることによ
り、例えば、奇数番のデータドライバ60−1,60−3,・・
・60−ｋでは、R,B,G,R,B,Gの順序に配列した画素対応
のデータバスにデータ電圧を印加することになり、偶数
番のデータドライバ60−2,60−4,・・・60−ｋ＋１で
は、G,R,B,G,R,Bの順序に配列した画素対応のデータバ
スにデータ電圧を印加することになる。

データドライバ60−１〜60−ｋ＋１が、第２図に示す
構成を有する場合、奇数番のデータドライバ60−1,60−
3,・・・60−ｋは、制御信号CSAをイネーブル信号RENと
し、制御信号CSBをイネーブル信号REN,GENとする。又偶
数番のデータドライバ60−2,60−4,・・・60−ｋ＋１
は、制御信号CSAをイネーブルRENとし、制御信号CSBを
イネーブル信号GEN,BENとする。

第11図は第10図の制御タイミングの説明図であり、デ
ータドライバ60−１〜60−ｋ＋１のタイミング選択回路
を、前述のように、第２図又は第４図に示す構成とした
場合を示す。即ち、シフトレジスタにタイミング制御回
路56からシフトデータSIが加えられ、シフトクロック信
号CLK（CLKA,CLKB）に従ってシフトされ、S1,S2に示す
ように、シフトクロック信号CLKに従ってシフト出力信
号が得られる。又制御信号CSA,CSBが図示のように出力
されると、データドライバ60−１に於いては、シフト出
力信号S1と制御信号CSB（REN,GEN）（第２図参照）とが
“1"であるから、アンド回路13−1,13−２の出力信号が
“1"となり、Ｒ→R,G→Ｂの関係の接続となっているか
ら、R,B信号がサンプリングされることになる。

又データドライバ60−２に於いては、シフト出力信号
S1と制御信号CSB（REN）（第２図参照）とが“1"である
から、アンド回路13−１の出力信号が“1"となり、Ｒ→
Ｇの関係の接続となっているから、Ｇ信号がサンプリン
グされる。即ち、入力されたR,G,B信号がT1のサンプリ
ングタイミング信号（1R,1G,1B）によって同時サンプリ
ングされる。従って、データドライバ60−１からR,Bの
画素、データドライバ60−２からＧの画素に対するデー
タ電圧が印加されることになる。

次に制御信号CSAが“1"となるから、データドライバ6
0−１に於いては、イネーブル信号BENが“1"になったこ
とに相当し、アンド回路13−３の出力信号が“1"とな
り、Ｂ→Ｇの関係の接続となっているから、Ｇ信号がサ
ンプリングされる。又データドライバ60−２に於いて
は、イネーブル信号GEN,BENが“1"になったことに相当
し、アンド回路13−2,13−３の出力信号が“1"となり、
Ｇ→R,B→Ｂの関係の接続となっているから、R,B信号が
サンプリングされる。即ち、入力されたR,G,B信号が、
第11図に於けるT2のサンプリングタイミング信号（2R,2
G,2B）によって同時サンプリングされる。以下同様にし
て、シフト出力信号S1,S2,・・・と制御信号CSB,CSAと
に対応したサンプリングタイミング信号T2,T3,T4によ
り、奇数番のデータドライバと偶数番のデータドライバ
とに於いてR,G,B信号が同時サンプリングされる。

第12図は第10図の制御タイミング説明図であり、デー
タドライバ60−１〜60−ｋ＋１のタイミング選択回路
を、第５図に示す構成とした場合を示す。即ち、タイミ
ング制御回路56からのシフトデータSIがシフトクロック
信号CLK（CLKA,CLKB）に従ってシフトレジスタにシフト
され、シフト出力信号S1,S2,・・・が出力される。又制
御信号CSB,CSAがラッチ信号としてデータドライバ60−
１〜60−ｋ＋１のラッチ回路に加えられる。この場合、
第５図に於けるR,G,B信号の入力端子と、ラッチ信号RL,
GL,BLの入力端子とは、第11図について説明した場合と
同様の関係で、奇数番のデータドライバ60−1,60−3,・
・・60−ｋと、偶数番のデータドライバ60−2,60−4,・
・・60−ｋ＋１とに於ける入力端子の接続が行われてい
る。

従って、シフト出力信号S1が“1"の時、制御信号CSB
（ラッチ信号）が“1"となると、奇数番のデータドライ
バ60−１では、CSB＝RL＝GLの関係であるから、ラッチ
回路23−1,23−２（第５図参照）にシフト出力信号S1が
ラッチされ、偶数番のデータドライバ60−２では、CSB
＝RLの関係であるから、ラッチ回路23−１にシフト出力
信号S1がラッチされる。そして、奇数番のデータドライ
バ60−１では、Ｒ→R,G→B,B→Ｇの関係で接続されてい
るから、R,B信号がサンプリングされ、偶数番のデータ
ドライバ60−２では、Ｒ→G,G→R,B→Ｂの関係で接続さ
れているから、Ｇ信号がサンプリングされる。即ち、T1
で示すサンプリングタイミング信号によってR,G,B信号
が同時にサンプリングされる。

又制御信号CSAが“1"となると、奇数番のデータドラ
イバ60−１では、CSA＝BLの関係であるから、ラッチ回
路23−３にシフト出力信号S1がラッチされ、偶数番のデ
ータドライバ60−２では、CSA＝GL,BLの関係であるか
ら、ラッチ回路23−2,23−３にシフト出力信号S1がラッ
チされ、奇数番のデータドライバ60−１ではＧ信号がサ
ンプリングされ、偶数番のデータドライバ60−２ではR,
B信号がサンプリングされる。即ち、T2で示すサンプリ
ングタイミング信号によってR,G,B信号が同時にサンプ
リングされる。以下同様にして、T3,・・・サンプリン
グタイミング信号が形成されて、奇数番と偶数番とのデ
ータドライバが協同してR,G,B信号を同時サンプリング
することになる。

マトリクス表示パネル55の両側にデータバスを導出
し、それぞれにデータドライバを設けた場合は、片側に
導出したデータバスにデータドライバを接続した場合に
比較して、シフトレジスタを1/2のシフトクロック信号
周波数で動作させることが可能となり、表示容量の大き
いマトリクス表示パネルのデータドライバとして好適と
なる。

〔発明の効果〕

以上説明したように、本発明は、シフトレジスタ４の
出力信号を３分岐し、３個のイネーブル信号REN,GEN,BE
N又はラッチ信号RL,GL,BL等の制御信号CS1,CS2,CS3によ
って選択し、サンプルホールド回路５に加えるサンプリ
ングタイミング信号を形成するタイミング選択回路６を
設けたものであり、制御信号によって、比較的表示容量
が小さいマトリクス表示パネル３用の順次サンプリング
と、比較的表示容量が大きいマトリクス表示パネル３用
の同時サンプリングとに対して、切替えて適用すること
ができる。即ち、同一構成のデータドライバを、順次サ
ンプリング方式と同時にサンプリング方式との何れに対
しても適用できるから、個別に製作する場合に比較し
て、多量生産によりコストダウンを図ることができる利
点がある。

又シフトレジスタ４の出力信号を３分岐して制御信号
により選択するものであり、シフトレジスタ４のビット
長を従来例に比較して1/3にすることが可能となり、シ
フトクロック信号の周波数を低減することができるか
ら、消費電力が少なくなり、且つ廉価な構成とすること
ができるから、経済化を図ることができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の一実施
例の要部ブロック図、第３図は本発明の一実施例の動作
説明図、第４図は本発明の他の実施例の要部ブロック
図、第５図は本発明の更に他の実施例の要部ブロック
図、第６図は順次サンプリングの動作説明図、第７図は
同時サンプリングの動作説明図、第８図は順次サンプリ
ング表示の表示装置のブロック図、第９図は同時サンプ
リング表示の表示装置のブロック図、第10図は分離駆動
表示の表示装置のブロック図、第11図及び第12図は第10
図の制御タイミング説明図、第13図はビデオ信号の説明
図、第14図はRGB信号の説明図、第15図は従来例のデー
タドライバの要部ブロック図、第16図は従来例の動作説
明図、第17図は順次サンプリングの説明図、第18図は従
来例の同時サンプリングの要部ブロック図である。１はデータバス、２はスキャンバス、３はマトリクス表
示パネル、４はシフトレジスタ、５はサンプルホールド
回路、６はタイミング選択回路、７はアナログバッファ
回路、８はスキャンドライバである。

Claims

(57)【特許請求の範囲】

【請求項１】データバス（１）とスキャンバス（２）と
を直交して配置したマトリクス表示パネル（３）の前記
データバス（１）にデータ電圧を印加するマトリクス表
示装置のデータドライバに於いて、シフトクロック信号に従ってシフトデータを順次シフト
するシフトレジスタ（４）と、前記データバス（１）対応に表示データをサンプリング
して前記データ電圧を出力するサンプルホールド回路
（５）と、前記シフトレジスタ（４）の出力信号を３分岐し、順次
サンプリング時に異なるタイミングで入力し、又同時サ
ンプリング時に同一のタイミングで入力する３個の制御
信号により選択して、前記サンプルホールド回路（５）
に加えるサンプリングタイミング信号とするタイミング
選択回路（６）とを設けたことを特徴とするマトリクス表示装置のデータドライ
バ。