JP2602506B2 - Semiconductor memory - Google Patents
Semiconductor memoryInfo
- Publication number
- JP2602506B2 JP2602506B2 JP62162308A JP16230887A JP2602506B2 JP 2602506 B2 JP2602506 B2 JP 2602506B2 JP 62162308 A JP62162308 A JP 62162308A JP 16230887 A JP16230887 A JP 16230887A JP 2602506 B2 JP2602506 B2 JP 2602506B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- memory cell
- output
- word line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ、特にダイナミツク型MOSメモ
リに係り、冗長メモリセルによる欠陥救済チツプも良品
チツプと同様に検査可能とする半導体メモリの構成に関
する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory, particularly to a dynamic type MOS memory, and to a configuration of a semiconductor memory in which a defect remedy chip using a redundant memory cell can be inspected similarly to a non-defective chip. .
冗長メモリセルあるいは冗長ワード線を用いて欠陥救
済を行なう方式については、エレクトロニクス、７月28
日号（1981年）第127頁から第130頁（Electronics July
28,1981,pp.127−130）に記載されている。これを第２
図を用いて説明する。同図においてMCは、MOSトランジ
スタＱとキヤパシタＣから成るメモリセルで、セル内の
ノードＮに電荷を加える。D,はデータ線対、W0,W1,
W2,W3はワード線で、NOR型のＸデコーダNXDで、多数有
るワード線のうち１本が選択される。SAは増幅回路でデ
ータ線対に読み出された信号を差動増幅する。YDはNOR
型のＹデコーダで、データ線対と入力線IO,▲▼と
の接続を制御する。DOBは出力回路で、DIBは入力回路で
ある。また、ABはアドレスバツフア回路で、外部アドレ
ス信号AX0,AX1,AY0,AY1から互いにコンプリメンタリー
な内部のアドレス信号BX0,▲▼,BX1,▲▼,
BY0,▲▼,BY1,▲▼などを発生する。ダイ
ナミツク型MOSメモリの通常の動作については、例えば
アイ・イー・イー プロシーデイング 130巻 パート
・アイ（1983年）第127頁から第135頁（IEE Proc.Vol13
0,Pt.I,（1983）pp.127−135）に記載されている。For a method of performing defect repair using a redundant memory cell or a redundant word line, see Electronics, July 28.
Nikkei (1981) pp. 127-130 (Electronics July
28, 1981, pp. 127-130). This is the second
This will be described with reference to the drawings. In the figure, MC is a memory cell including a MOS transistor Q and a capacitor C, and applies a charge to a node N in the cell. D, is the data line pair, W 0 , W 1 ,
W 2, W 3 is a word line, the X decoder NXD NOR type, one of a number there word line is selected. The SA differentially amplifies the signal read to the data line pair by the amplifier circuit. YD is NOR
The connection between the data line pair and the input lines IO, ▲ ▼ is controlled by a Y decoder of the type. DOB is an output circuit, and DIB is an input circuit. Further, AB is an address buffer circuit, which outputs complementary internal address signals BX 0 , ▲ ▼, BX 1 , ▲ ▼, from external address signals AX 0 , AX 1 , AY 0 , AY 1 .
Generates BY 0 , ▲ ▼, BY 1 , ▲ ▼, etc. The normal operation of the dynamic type MOS memory is described in, for example, IEE Proc., Vol. 130, Part I (1983), pp. 127-135 (IEE Proc. Vol. 13).
0, Pt. I, (1983) pp. 127-135).
また同図においてPE1,PE2はプログラム素子で、SNDは
外部から入力されたアドレスがプログラム素子PE1によ
り記憶させたアドレスと全て一致したかどうかを判定す
る冗長ワード線PW用のデコーダ回路である。プログラム
素子PE2はそのチツプで欠陥救済が行われたことを記憶
するためのものである。またNEはSNDより冗長ワード線
が選択された場合，正規のＸデコーダを全て非選択状態
にする信号NEDを発生する回路である。これらの欠陥救
済用の回路及び動作については例えば、エレクトロニク
ス ７月28日号（1981年）第127頁から第130頁（Electr
onics July28,1981,pp.127−130）に記載されている。In the same figure, PE 1 and PE 2 are program elements, and SND is a decoder circuit for a redundant word line PW that determines whether or not the address inputted from the outside matches all the addresses stored by the program element PE 1. is there. Program element PE 2 is for storing the defect repair was made by the chip. NE is a circuit for generating a signal NED for setting all the normal X decoders to a non-selected state when a redundant word line is selected from SND. The circuits and operations for repairing these defects are described in, for example, Electronics, July 28, 1981, pp. 127 to 130 (Electr.
onics July 28, 1981, pp. 127-130).
上記従来技術において、例えばワード線W1が不良のた
め、冗長ワード線RWに置換えられた場合、本来データ線
に接続されていたメモリセルがデータ線Ｄに接続され
た冗長メモリセルRMCに置換えられる。したがつて外部
入力信号D1によりメモリセル内のノードを高電位にする
つもりでメモリセルの書き込みを行つても、チツプ内部
でメモリセルが冗長メモリセルに置き換えられているた
め、実際には冗長メモリセル内のノードを低電位にする
ように書き込まれる。これは、メモリのチツプを検査す
る際問題となる。すなわちメモリセルの情報保持特性の
検査をする際、全メモリセルにセル内のノードが高電位
になるように書き込みを行なうが、上記したように例え
ばワード線W1（あるいはW2でも同じ）が冗長ワード線に
置換えられていると冗長メモリセル内のノードだけが低
電位になるように書き込まれ、欠陥救済チツプにおいて
は正しく情報保持特性の検査をすることができなくな
る。In the prior art, for example, for the word line W 1 is defective, when replaced by a redundant word line RW, memory cells are connected to the original data lines are replaced with the redundant memory cells RMC are connected to the data line D . The While connexion external input signal D 1 by means pursuant to write the memory cell with the intention of the nodes in the memory cell to a voltage higher, since the memory cells within the chip is replaced with the redundant memory cell, in fact redundant Writing is performed so that a node in the memory cell is set to a low potential. This is a problem when inspecting the chips of the memory. That is, when testing the information retention characteristics of the memory cells, writing is performed on all the memory cells so that the nodes in the cells are at a high potential. As described above, for example, the word line W 1 (or W 2 is the same) When replaced with a redundant word line, only the nodes in the redundant memory cell are written to have a low potential, and the defect repair chip cannot correctly inspect the information retention characteristics.
本発明の目的はこの問題を解決し、欠陥救済チツプに
おいても良品チツプと外部的には同じ方法でチツプの検
査ができる半導体メモリを提供することにある。An object of the present invention is to solve this problem and to provide a semiconductor memory capable of inspecting a chip by the same method as a non-defective chip even in a defect relief chip.
上記目的を達成するために、本発明の半導体メモリ
は、複数のデータ線対，複数のワード線，複数のメモリ
セルからなり、該複数のワード線のうちの一部は冗長用
ワード線であるメモリセルブロックを有し、前記複数の
ワード線のうちの不良ワード線を前記冗長ワード線に置
換する救済手段と、外部より入力される情報からメモリ
セルへの書き込み情報を発生する入力回路及びメモリセ
ルの書き込み情報を外部へ出力する出力回路とを有する
半導体メモリにおいて、前記データ線対と、前記入力回
路及び出力回路との間に、置換されたワード線のアドレ
スの情報により入出力信号を反転制御する回路を設けた
ものである。In order to achieve the above object, a semiconductor memory according to the present invention includes a plurality of data line pairs, a plurality of word lines, and a plurality of memory cells, and some of the plurality of word lines are redundant word lines. Rescue means having a memory cell block, replacing a defective word line among the plurality of word lines with the redundant word line, an input circuit for generating write information to a memory cell from externally input information, and a memory In a semiconductor memory having an output circuit for outputting write information of a cell to the outside, an input / output signal is inverted between the data line pair and the input circuit and the output circuit based on information on an address of a replaced word line. A control circuit is provided.
この場合、前記入出力信号を反転制御する回路は、置
換されたワード線のメモリセルのデータ線が冗長メモリ
セルと同一のデータ線に接続されたものか、これと対に
なるデータ線に接続されたものかを判定する判定回路の
出力に基づいて、前記データ線対と、前記入力回路及び
出力回路との間の入出力信号を反転接続するスイッチ回
路から構成すれば好適である。In this case, the circuit for inverting the input / output signal may be configured such that the data line of the memory cell of the replaced word line is connected to the same data line as the redundant memory cell or to the data line paired with the redundant memory cell. It is preferable that the data line pair and a switch circuit that inverts and connects input / output signals between the input circuit and the output circuit based on the output of the determination circuit that determines whether the input and output have been performed.
置換されたワード線のアドレス情報により入出力信号
を反転制御する回路は、例えば対となるデータ線同志に
接続されたメモリセルと冗長メモリセルとが置き換えら
れた場合、判定回路の出力により外部から入力された情
報を反転して冗長メモリセルに書き込む制御と、この冗
長メモリセルからの情報を反転して読み出す制御を行
う。これにより欠陥救済チツプにおいても、外部の情報
と内部の情報との対応がとれるため、前述したような情
報保持特性の検査を正しく行うことができる。The circuit that inverts the input / output signal based on the address information of the replaced word line, for example, when a memory cell connected to a pair of data lines and a redundant memory cell are replaced, the output of the determination circuit externally outputs Control is performed for inverting the input information and writing it to the redundant memory cell, and for inverting and reading the information from the redundant memory cell. As a result, even in the defect rescue chip, the external information and the internal information can be correlated, so that the above-described inspection of the information holding characteristic can be correctly performed.
以下、本発明を実施例により説明する。 Hereinafter, the present invention will be described with reference to examples.
第１図は、本発明の一実施例を示す。同図において、
LOGが判定回路で、同図のようにメモリセルが４ビツト
単位で規則正しく配列されている場合、コンプリメンタ
リーな内部アドレス信号２組BX0,▲▼,BX1,▲
▼を入力とする。FIG. 1 shows an embodiment of the present invention. In the figure,
If the LOG is a decision circuit and the memory cells are regularly arranged in units of 4 bits as shown in the figure, two sets of complementary internal address signals BX 0 , ▲ ▼, BX 1 , ▲
Input ▼.
この判定回路LOGは、例えば第３図に示すような論理
回路で構成できる。この判定回路の出力DCは、外部から
入力されたアドレスが冗長メモリセルに接続されている
データ線Ｄと対となるデータ線に接続されたメモリセ
ルに対応し（同図では、BX0,▲▼が共にLowか、
▲▼,BX1が共にLow）、しかも冗長ワード線へ置
換えられている（信号NEDがHighとなる場合、Highとな
る。This judgment circuit LOG can be constituted by, for example, a logic circuit as shown in FIG. The output DC of this determination circuit corresponds to the memory cell connected to the data line D whose external input address is connected to the data line D connected to the redundant memory cell (BX 0 , ▲ in the figure). ▼ are both Low,
▲ ▼, BX 1 are both Low), and are replaced by redundant word lines (when the signal NED goes High), it goes High.
また第１図のEXは、第４図に示すように、この判定回
路の出力DCにより、入力回路DIBおよび出力回路DOBの出
入力di,▲▼と入出力線IO,▲▼との接続を制御
するスイツチ回路である。DCがLowの場合、diとIO,▲
▼と▲▼が接続され、第２図に示した従来例と全
く同じ接続状態となるが、DCがHighの場合、diと▲
▼，▲▼とIOが接続され、書き込み情報は反転す
る。本実施例によれば、ワード線W1あるいはW2が冗長ワ
ード線に置換えられても、書き込み情報が反転するた
め、正規のセル内ノードを高電位にするように書き込む
と冗長メモリセル内のノードも高電位になるように書き
込まれ、チツプの検査が正しく行なわれる。なお第３
図，第４図においてNORはNOR論理回路、INVはインバー
タである。Further, EX in FIG. 1, as shown in FIG. 4, uses the output DC of the determination circuit to connect the input / output di / ▲ ▼ of the input circuit DIB and the output circuit DOB to the input / output line IO, ▲ ▼. This is a switch circuit to be controlled. When DC is Low, di and IO, ▲
▼ and ▲ ▼ are connected, and the connection state is exactly the same as the conventional example shown in FIG. 2, but when DC is High, di and ▲
▼, ▲ ▼ and IO are connected, and the write information is inverted. According to this embodiment, even if the word line W 1 or W 2 is replaced by the redundant word line, because the write data is inverted, in the redundant memory cell is written to cell nodes the normal to the high potential The node is also written so as to have a high potential, and the chip inspection is performed correctly. The third
In FIG. 4 and FIG. 4, NOR is a NOR logic circuit, and INV is an inverter.
第１図で示した実施例では、冗長ワード線が１本の場
合を示したが、２本以上の複数の冗長ワード線を有する
半導体メモリにも本発明を適用できる。Although the embodiment shown in FIG. 1 shows a case where the number of redundant word lines is one, the present invention can be applied to a semiconductor memory having two or more redundant word lines.
〔発明の効果〕 本発明によれば、欠陥救済チツプにおいても外部の情
報と内部の情報との対応がとれるため、情報保持特性な
どのチツプの検査を正しく行うことができる。[Effects of the Invention] According to the present invention, since the external information and the internal information can be correlated even in the defect relief chip, the chip inspection such as the information holding characteristic can be correctly performed.
第１図は本発明の一実施例、第２図は従来の欠陥救済回
路の概略回路図、第３図は判定回路の一例を示す回路
図、第４図はスイツチ回路の一例を示す回路図である。 LOG……判定回路、EX……スイツチ回路、SND……冗長ワ
ード線用デコーダ、NXD……Ｘデコーダ、MC……メモリ
セル、RMC……冗長メモリセル、W0,Wi,W2,W3……ワード
線、RW……冗長ワード線、D,……データ線、IO,▲
▼……入出力線、DIB……入力回路、DOB……出力回
路。FIG. 1 is an embodiment of the present invention, FIG. 2 is a schematic circuit diagram of a conventional defect relief circuit, FIG. 3 is a circuit diagram showing an example of a judgment circuit, and FIG. 4 is a circuit diagram showing an example of a switch circuit. It is. LOG: judgment circuit, EX: switch circuit, SND: redundant word line decoder, NXD: X decoder, MC: memory cell, RMC: redundant memory cell, W 0 , W i , W 2 , W 3 …… word line, RW …… redundant word line, D, …… data line, IO, ▲
▼… I / O line, DIB …… Input circuit, DOB …… Output circuit.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 下東 勝博 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 ──────────────────────────────────────────────────続 き Continuing from the front page (72) Katsuhiro Shimoto, Inventor 1-280 Higashi Koigabo, Kokubunji-shi, Tokyo Inside Central Research Laboratory, Hitachi, Ltd.
Claims (2)
のメモリセルからなり、該複数のワード線のうちの一部
は冗長用ワード線であるメモリセルブロックを有し、前
記複数のワード線のうちの不良ワード線を前記冗長ワー
ド線に置換する救済手段と、外部より入力される情報か
らメモリセルへの書き込み情報を発生する入力回路及び
メモリセルの書き込み情報を外部へ出力する出力回路と
を有する半導体メモリにおいて、 前記データ線対と、前記入力回路及び出力回路との間
に、置換されたワード線のアドレスの情報により入出力
信号を反転制御する回路を設けたことを特徴とする半導
体メモリ。A plurality of pairs of data lines, a plurality of word lines, and a plurality of memory cells, wherein a part of the plurality of word lines has a memory cell block serving as a redundant word line; Rescue means for replacing a defective word line among the word lines with the redundant word line, an input circuit for generating write information to the memory cell from information input from the outside, and an output for outputting the write information of the memory cell to the outside A semiconductor memory having a circuit, wherein a circuit is provided between the data line pair and the input circuit and the output circuit for inverting an input / output signal based on information on an address of a replaced word line. Semiconductor memory.
換されたワード線のメモリセルのデータ線が冗長メモリ
セルと同一のデータ線に接続されたものか、これと対に
なるデータ線に接続されたものかを判定する判定回路の
出力に基づいて、前記データ線対と、前記入力回路及び
出力回路との間の入出力信号を反転接続するスイッチ回
路から成る特許請求の範囲第１項に記載の半導体メモ
リ。2. A circuit for inverting an input / output signal, comprising: a data line of a memory cell of a replaced word line connected to the same data line as a redundant memory cell; 2. A switch circuit for inverting connection of an input / output signal between the data line pair and the input circuit and the output circuit based on an output of a judgment circuit for judging whether or not the input circuit is connected to the data circuit pair. A semiconductor memory according to the item.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62162308A JP2602506B2 (en) | 1987-07-01 | 1987-07-01 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62162308A JP2602506B2 (en) | 1987-07-01 | 1987-07-01 | Semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS648590A JPS648590A (en) | 1989-01-12 |
| JP2602506B2 true JP2602506B2 (en) | 1997-04-23 |
Family
ID=15752042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62162308A Expired - Lifetime JP2602506B2 (en) | 1987-07-01 | 1987-07-01 | Semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2602506B2 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59152597A (en) * | 1983-02-18 | 1984-08-31 | Nec Corp | Memory circuit |
-
1987
- 1987-07-01 JP JP62162308A patent/JP2602506B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59152597A (en) * | 1983-02-18 | 1984-08-31 | Nec Corp | Memory circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS648590A (en) | 1989-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7136316B2 (en) | Method and apparatus for data compression in memory devices | |
| JP3293935B2 (en) | Semiconductor memory with parallel bit test mode | |
| JP2780354B2 (en) | Semiconductor memory device | |
| KR100284716B1 (en) | Semiconductor memory | |
| US5903575A (en) | Semiconductor memory device having fast data writing mode and method of writing testing data in fast data writing mode | |
| JP2921505B2 (en) | Semiconductor storage device | |
| JP4216405B2 (en) | Semiconductor memory device having built-in parallel test circuit | |
| JP3215566B2 (en) | Semiconductor storage device | |
| KR100211184B1 (en) | Semiconductor memory | |
| JPH1050056A (en) | Semiconductor memory | |
| KR100494281B1 (en) | Integrated circuit memory device having current-mode data compression test mode | |
| JPH0821239B2 (en) | Dynamic semiconductor memory device and test method thereof | |
| JPS63191400A (en) | Semiconductor memory device | |
| US6809982B2 (en) | Defective cell remedy method capable of automatically cutting capacitor fuses within the fabrication process | |
| JPH09259600A (en) | Semiconductor storage device | |
| JP2602506B2 (en) | Semiconductor memory | |
| JPH07240100A (en) | Test circuit for reliability test of semiconductor memory device | |
| RU2084972C1 (en) | Method for writing data when memory unit is being tested and memory-testing device | |
| JP2804212B2 (en) | Semiconductor storage device | |
| US6256238B1 (en) | Semiconductor memory device | |
| JP3022792B2 (en) | Semiconductor integrated circuit device | |
| JPS63140499A (en) | Semiconductor memory device | |
| Lala et al. | An on-chip test scheme for SRAMs | |
| JPS59178698A (en) | Semiconductor storage device | |
| JPH11232896A (en) | Semiconductor memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080129 Year of fee payment: 11 |