JP2598946B2

JP2598946B2 - アナログ・ディジタル変換器

Info

Publication number: JP2598946B2
Application number: JP63038784A
Authority: JP
Inventors: マイケル・アームストロング; ポール・ラッセル・グレイ
Original assignee: マイクロ・リニア・コーポレーション
Priority date: 1987-02-24
Filing date: 1988-02-23
Publication date: 1997-04-09
Anticipated expiration: 2012-04-09
Also published as: JPS63226119A; US5027116A

Description

【発明の詳細な説明】産業上の利用分野この発明はアナログ・ディジタル変換器の分野に関す
る。更に具体的に云えば、このような変換器に対する自
己較正方式を説明する。更に、入力電荷の注入の影響を
少なくする手段を説明する。

従来技術及び発明が解決しようとする問題点アナログ・ディジタル変換を使う用途はたくさんあ
る。典型的には、アナログ処理から得られるアナログ信
号は、このアナログ事象の人為効果に対してディジタル
計算器の使用を受けさせるために、ディジタル情報に変
換される。結果が事象毎に一貫性を持つことを必要とす
るだけでなく、結果が予め限定された或る限界内の精度
を持つことを必要とする用途が数多くある。このような
用途に対して高い精度を持つ典型的な１つの装置がアル
ゴリズム式アナログ・ディジタル変換器である。

従来、アルゴリズム式アナログ・ディジタル変換器は
入力サンプルホールド回路、予定の利得を持つ増幅回
路、現在取上げているビットの値を決定する比較器、加
算節、及び次のビットの決定サイクルに備えて、現在の
ビットの判定から得られた電圧をリサイクルするリサイ
クル用サンプルホールド回路を持っている。

サンプルホールド回路は任意の標準的なサンプルホー
ルド回路であってよい。信号サンプルを予定の利得で増
幅されるように、増幅回路の入力に結合する。この増幅
の結果を基準電圧に対して比較し、それによって２つの
動作の何れかが行なわれる。

第１に、増幅の結果が基準電圧より大きければ、最終
的なディジタル結果の最上位ビットを論理１に設定す
る。その後増幅結果から基準電圧を減算する。この結果
をリサイクル用サンプルホールド回路に記憶するが、こ
の回路は利得１の演算増幅器であってよい。この記憶さ
れた結果を基準電圧と比較して、最終値なデジタル結果
において、次に最上位となるビットを決定する。

第２に、増幅結果が基準電圧より小さいか又はそれに
等しい場合、最上位ビットを論理０に等しいと設定す
る。その結果を変更せずに加算節に通し、アルゴリズム
の次のサイクルのため、演算増幅器回路の入力に結合す
る。所要の精度に必要な、最終的なディジタル結果中の
全てのビットが埋まるまで、このアルゴリズム・サイク
ルを続ける。

集積回路技術が開発されると共に、装置の規模及び消
費電力を共に減少するという目的により、レオスタット
を使うと云うようなA/D変換器を較正する従来の方法は
適切ではない。

現在の較正方法の例を挙げると次の通りである。

1.集積回路に外部の較正抵抗又はキャパシタ（コンデン
サ）を結合する。

2.集積A/D変換器回路にある集積抵抗をレーザで調整す
る。

3.集積A/D回路のヒューズ・リンク又はPROM回路を使っ
た集積形式の較正。

4.較正値をキャパシタに記憶する。このキャパシタは、
米国特許第4,529,965号、同第4,429,282号、同第4,543,
534号、同第4,517,549号及び同第4,555,668号に記載さ
れているように各々のA/D変換サイクルでリフレッシュ
しなければならない。

これらの方法はいろいろな理由で不適切である。１番
目の方法は余分の部品及び別のボードの場所を必要とす
る点で高価である。２番目及び３番目の方法は、回路の
経時変化による動作の変化があった後、装置の較正のや
り直しができない。４番目の方法は、各々の変換の際に
較正サイクルを必要とすることにより、A/D動作が大幅
に減速する。

変換の精度を改善する別の方式は、増幅器のオフセッ
ト電圧をゼロにすることを含む。従来の演算増幅器回路
でのゼロ調整サイクルの間、反転及び非反転入力をMOS
スイッチを介してアースに接続することにより、入力を
「ゼロにする」。入力をゼロにした時の演算増幅器の出
力の電圧は理論的には０の値を持つが、直流誤差及び演
算増幅器回路の入力に各々の入力アース用MOSスイッチ
のゲートから注入される電荷のため、出力はゼロからず
れている場合が多い。このオフセットが、オフセットの
大きさに比例して、アナログ・ディジタル変換の精度に
悪影響を及ぼす。このようなゼロ調整方法について更に
詳しいことは米国特許第4,417,160号に記載されてい
る。

外部回路を必要とせず、装置の物理的な構造を変更せ
ず、A/D変換サイクルの時間を長びかせずに、較正ので
きる改良されたA/D回路が必要である。

ゼロ調整用の回路の電荷の注入並びにその結果生ずる
オフセットを減少した、改良されたA/D回路が必要であ
る。

問題点を解決する為の手段この発明の好ましいと考えられる実施例では、較正可
能なループ利得を持つアルゴリズム式比較シーケンサを
含んでいて、内部基準電圧に対する入力サンプル電圧を
解析するアルゴリズム式アナログ・ディジタル変換器を
提供する。アルゴリズム式比較シーケンスのループ利得
は２に設定する。較正サイクルの間、サンプル電圧を基
準電圧に等しく設定し、A/D変換の出力に基づいて、予
想出力を達成するようにループ利得を調整する。基準電
圧とサンプル電圧とを逐次的に比較してディジタル結果
を発生することにより、アルゴリズム式比較シーケンサ
の１サイクルに１ビットずつとなるように、変換はビッ
ト毎に行われる。較正は、１回の変換当り１ビットずつ
となるように、ビット毎に行われる。ループ利得を２に
設定し、サンプル電圧を基準電圧に等しく設定する結
果、較正サンプルの間、フルスケールのディジタル出力
が予想される。較正サイクルの間フルスケール出力の予
想結果を得るためには、出力の各々の桁のビットが論理
１であることが必要である。

ループ利得は、このループ内にある増幅利得段におけ
るフィールドバック静電容量に対する入力静電容量の比
によって定められた利得に正比例する。切換えキャパシ
タのアレーにより、利得段演算増幅器の入力キャパシタ
を調節することができる。

較正手順の１工程として、ループ利得を適切に調節す
るために、切換えキャパシタのアレー中の適当なキャパ
シタを選択して、入力静電容量を変更する。較正キャパ
シタを調節する情報をラッチに記憶させる。利用者が別
の較正サイクルを要請する時まで、較正情報は変えずに
おく。このため、較正手段は変換器の普通の動作を妨げ
ない。

この発明のA/D変換器の精度を更に高めるため、ゼロ
調整シーケンスの間、増幅段の入力に注入される電荷
を、１つのMOSトランジスタを介して反転入力を非反転
入力に接続する入力回路により、減少させる。予想外の
ことに、こうすることによって、ゼロ調整サイクルの間
に増幅器に注入され、さらにゼロの値に影響する電荷が
大幅に減少することが分かった。

実施例第１図について説明すると、アナログ入力信号（20）
が入力（22）に印加され、サンプルホールド回路（24）
に結合され、この回路がスイッチ（26）の極（26a）に
結合される。スイッチ（26）のワイバが増幅器（28）に
結合される。増幅器（28）の出力がビット判定段（30）
及び加算節（32）に結合される。判定段（30）は比較基
準の入力として、V_REFをも受取る。判定段（30）の出力
がスイッチ（36）を作動するように結合されると共に、
スイッチ（38）を介してキャパシタ・アレー調整制御ラ
ッチ（40）又は変換出力ラッチ（42）の何れかに結合さ
れる。スイッチ（36）は、判定段（30）の出力に応じ
て、加算節（32）に対しV_REF又はアースの何れかを結合
する。加算節（32）の出力が利得１のリサイクル用サン
プルホールド増幅器（44）の入力に結合される。増幅器
（44）の出力がスイッチ（26）の極（26b）に結合され
る。この回路のループ利得は、増幅器（28）の利得か
ら、特に加算節（32）、リサイクル用サンプルホールド
回路（44）及びスイッチ（26）で構成されたループ回路
に伴う寄生的な損失を差引いた値である。

第１図のアナログ・ディジタル変換器は、第２図に簡
単にしたフローチャートの形で示した変換アルゴリズム
を用いる。この変換過程には開始ブロック（50）から入
る。ディジタル出力の精度を表わすビット数がブロック
（52）で利用者によって選定される。変換は、最上位ビ
ットから最下位ビットまで１度に１ビットずつ、ディジ
タル結果をビット単位で決定するように作用する。アナ
ログ電圧V_INがブロック（54）の段階において、入力回
路から第１図のサンプルホールド回路（24）に送込まれ
る。ブロック（56）に示すように、この電圧に２を乗じ
て、2V_INに等しいＶを作る。ブロック（58）においては
V_INが正であれば符号ビットを１に設定し、負であれば
０に設定する。

判定ブロック（60）で、Ｖの大きさをV_REFの大きさと
比較する。V_REFは常に正の電圧である。Ｖの絶対値がV
_REFの絶対値より大きければ、BIT_nはブロック（62）に
示すように１に等しいと設定する。ここで“n"は最終的
なディジタル結果中の、現在決定しようとしているビッ
トに対応している。BIT_nは、スイッチ（38）を介して、
変換出力ラッチ（42）の適当なスロットに適当な論理レ
ベルを入れることによって設定される。

ブロック（64）で符号ビットが１に等しければ、V_REF
をＶから減算し、その結果にブロック（66）で２を乗ず
る。ブロック（64）で符号ビットが０に等しければ、V
_REFをＶに加算し、その和にブロック（68）で２を乗ず
る。

判定ブロック（60）の比較で、Ｖの絶対値がV_REFの絶
対値より小さければ、ブロック（70）でBIT_nを０に等し
いと設定する。次にブロック（72）で、Ｖを2Vに等しい
とおく。

判定ブロック（74）で、変換が完了したかどうかを決
定するために、ｎ＝１かどうかを決定する。ｎ≠１であ
れば、比較サイクルを繰返して、次に下位のビットの値
を決定する。ブロック（76）で、ｎをｎ−１に等しいと
おく。この後、ブロック（60）でＶとV_REFとの比較を行
なって、次のビットの値を決定する。判定ブロック（7
4）で、ｎ＝１であれば、終りブロック（78）でアルゴ
リズムが終了する。

第3A図は、第１図のブロック図及び第２図のアルゴリ
ズムの機能を遂行する回路を示す。第3B図、第3C図及び
第3D図は、このアルゴリズムを実施するのに関係する各
々の作動状態の回路構成を示す。第3B図、第3C図及び第
3D図の何れの図でも、回路の内、現在作動状態にあって
適当に結合されている部分だけが示されている。回路の
内、現在作動状態ではなく、アルゴリズム・サイクル中
のその工程で回路の動作に対して何もしない部分は、わ
かり易くするために回路から除いてある。

第3A図で、入力スイッチ（138）が極ａの変換すべき
アナログ信号の新しいサンプル、極ｂの基準電圧、極ｃ
の前のサイクルの出力、即ち演算増幅器（160）の出力
（170）、又は極ｄのアースを受取るように結合されて
いる。スイッチ（138）のワイパがキャパシタ（136）の
第１の端子に結合される。キャパシタ（136）の他方の
端子が演算増幅器（130）の反転入力（132）、トランジ
スタ（133）の第１の端子及びキャパシタ（134）に結合
される。トランジスタ（133）は、入力（143）に十分高
い電圧が印加された時、入力（132）及び（142）を低イ
ンピーダンス入力を介して接続する。後で分かるよう
に、これによって各々の入力（132），（142）をアース
に接続するのと同様な回路の結果が達成される。キャパ
シタ（134）の他方の端子がスイッチ（131）のワイパに
結合される。スイッチ（131）が極ａの演算増幅器（13
0）の出力（140）又は極ｂのアースに結合させる。演算
増幅器（130）の出力（140），（150）がビット判定ブ
ロック（30）の入力に結合される。

スイッチ（167）のワイパがキャパシタ（166）の端子
に結合される。スイッチ（167）がキャパシタ（166）
を、極ａの演算増幅器（130）の出力（140）、極ｂのア
ース、又は極ｃの演算増幅器（160）の出力（170）に結
合する。キャパシタ（166）の他方の端子がトランジス
タ（165）の第１の端子及び演算増幅器（160）の反転入
力（162）に結合される。トランジスタ（165）は、入力
（175）に十分高い電圧が印加された時、入力（162），
（172）を低インピーダンス入力を介して接続する。後
で説明するが、これによって各々の入力（162），（17
2）をアースに接続するのと同様な回路の結果が達成さ
れる。

入力スイッチ（148）が、極ａの変換すべきアナログ
信号の新しいサンプル、極ｂの基準電圧、極ｃに出る前
のサイクルの出力、即ち演算増幅器（160）の出力（18
0）又は極ｄのアースを受取るように結合される。スイ
ッチ（148）のワイパがキャパシタ（146）の第１の端子
に結合される。キャパシタ（146）の他方の端子が演算
増幅器（130）の非反転入力（142）、トランジスタ（13
3）の第２の端子及びキャパシタ（144）に結合される。
キャパシタ（144）の他方の端子がスイッチ（141）のワ
イパに結合される。スイッチ（141）は極ａの演算増幅
器（130）の出力（150）又は極ｂのアースに結合され
る。

スイッチ（177）のワイパがキャパシタ（176）の端子
に結合される。スイッチ（177）がキャパシタ（176）
を、極ａの演算増幅器（130）の出力（150）、極ｂのア
ース、又は極ｃに出る演算増幅器（160）の出力（180）
に結合する。キャパシタ（176）の他方の端子がトラン
ジスタ（165）の第２の端子、及び演算増幅器（160）の
非反転入力（172）に結合される。演算増幅器（160）の
出力（170），（180）は、夫々スイッチ（161），（17
1）のワイパにも結合される。スイッチ（161），（17
1）は何れも極ａのアース又は極ｂの開路に結合され
る。

この発明の回路はMOS集積回路として構成されるか
ら、スイッチ（138），（148），（131），（141），
（161），（171），（167），（177）は複数個の低イン
ピーダンスMOS転送スイッチとして構成されている。こ
れらのスイッチのゲートに対する制御作用は、集積回路
のディジタル制御器部分からくるが、これはこの発明の
一部分ではなく、マイクロ・リニヤ・コーポレーション
によって製造されるこの発明を取入れた装置に設けられ
ている。各々のスイッチの電流通路はソースからドレイ
ンへ通る。特定の通路に対するスイッチは、MOSスイッ
チのゲートに適当な電圧を印加することによって閉じ
る。こういう多極スイッチは共通のソース又はドレイン
領域を持っていてよく、１度に１つのゲートだけが作動
されるように接続される。アルゴリズムの現在のサイク
ルによって、スイッチの「位置」が決定される。

第3A図乃至第3D図をよく見れば、基本回路の形式が、
その出力を他方の入力に結合した２つの演算増幅器（13
0），（160）を含むことが分かる。第3B図、第3C図及び
第3B図の部分的な回路を構成するように適当にスイッチ
を配置することにより、回路は、新しいサンプルを受取
り、信号を２倍に増幅し、前の結果から基準電圧を減算
し、又は特定の電圧レベルを単に保持するように構成す
ることができる。

第１図のブロック図及び第３図の回路は同じ作用をす
る。第１図のブロック図は類型的なものにすぎず、回路
の各々の機能的な素子を別々に打出すために示した。し
かし、交差結合された演算増幅器（130），（160）の間
で前後に信号を供給し、スイッチ（138），（148），
（131），（141），（161），（171），（167），（17
7）を適当に位置決めすることにより、第3A図の回路が
第１図のブロック図の夫々の作用を果す。

以下の説明から、第１図の回路ブロックのいくつかの
群が組合さって一層少ない回路素子になることが理解さ
れよう。第１図は１本の線の信号通路しか示してない
が、第3A図は２本の線のデータ通路を示している。即
ち、演算増幅器（130），（160）の非反転及び反転入力
及び出力に対する１本ずつである。正の信号通路に対す
る参照数字に“10"を加算することにより、負の信号通
路の参照数字が得られる。云いかえれば、正の信号通路
にあるスイッチ（138）はスイッチ（148）に対して相補
的な回路素子である（即ち、138＋10＝148）。相補的な
素子を持たない少数の回路素子、即ち、演算増幅器（13
0），（160）、トランジスタ（133），（165）、及び入
力（143），（175）についてはこういうことが云えな
い。

第3A図のスイッチ（138），（148）は、何れも第１図
のスイッチ（26）及び（36）の組合せである。第１図の
加算ブロック（32）の作用がキャパシタ（136），（14
6）によって行なわれ、トランジスタ（133）に対する入
力（143）の十分に高い電圧により、入力（132）及び
（142）が低インピーダンス通路を介して事実上接続さ
れる。

演算増幅器（130）は差動増幅器であるから、入力電
圧について重要なことは、入力に対する電圧の実際の大
きさではなく、各々の入力に印加される電圧の差であ
る。このため、演算増幅器回路の２つの入力を低インピ
ーダンス通路を介して一緒に接続することにより、この
各々の入力をアースに接続するのと同様な回路の結果が
達成される。例えば、キャパシタの信号を従来の演算増
幅器に捕捉するには、入力をアースする必要がある。こ
の発明では、入力を短絡することにより行う。説明を簡
単にするため、演算増幅器（130）の両方の入力（13
2），（142）又は演算増幅器（160）の両方の入力（16
2），（172）を夫々アースに接続するように示している
場合、これらの対の入力が夫々トランジスタ（133）又
は（165）の低インピーダンス通路を介して互いに結合
されているとみなしてもよい。

第１図の利得２の増幅器（28）は、演算増幅器（13
0）と、極ａに接続されたスイッチ（131），（141）
と、入力（143）に対する十分に低い電圧とによって形
成されており、これにより、入力（132），（142）を実
質的に隔離する程度に高いインピーダンス状態をトラン
ジスタ（133）に生じさせる。第１図のリサイクル用サ
ンプルホールド回路（44）は、演算増幅器（160）と、
極ｂに接続されたスイッチ（161），（171）と、トラン
ジスタ（165）の入力（175）への十分に低い電圧とによ
って形成されており、これにより、入力（162），（17
2）を実質的に隔離するような高いインピーダンス通路
が形成される。第１図のビット判定ブロック（30）は、
判定ブロック（30）と演算増幅器（130）とによって形
成されており、スイッチ（131），（141）を極ｂに接続
し、入力（143）の電圧を低電圧にしてトランジスタ（1
33）をターンオフすると、開放ループが構成される。

第3B図は次のサイクルの後続の処理のために、前の剰
余を捕捉するための適切な相互接続を示している。ここ
に示すように、接続のサイクルではなく、今がアルゴリ
ズムの最初のサイクルである場合、スイッチ（138）
は、第１図に示すサンプるホールド回路（24）からのア
ナログ信号の初期サンプルを受取るように切換えること
ができる。増幅器（130）の反転入力（132）がアースに
結合される。反転入力（132）がキャパシタ（134）に接
続される。キャパシタ（134）の他方の端子もアースに
結合される。入力キャパシタ（136）も反転入力（132）
に接続されている。入力キャパシタ（136）はスイッチ
（138）を介して信号を受取るように結合される。入力
キャパシタ（136）の静電容量はフィードバック・キャ
パシタ（134）の２倍である。アナログ信号がキャパシ
タ（136）に記憶される。入力キャパシタ（136）はアー
スにも結合されているから、スイッチ（138）を介して
受取られた入力信号は、前の余剰又は新しいサンプリン
グを捕捉するキャパシタ（136）に記憶される。

増幅器（130）の非反転入力の設定も同様である。キ
ャパシタ（144）がアース及び非反転入力（142）に接続
される。非反転入力（142）がアース及び入力キャパシ
タ（146）にも接続される。入力キャパシタ（146）がス
イッチ（148）から入力信号を受取るように結合され
る。入力キャパシタ（146）の静電容量はフィードバッ
ク・キャパシタ（144）の２倍である。アナログ信号が
キャパシタ（146）に記憶される。増幅器（160）は、そ
の出力（170），（180）に前に捕捉した電圧があれば、
それだけを保持する。第3A図のスイッチ（167），（17
7）は何れも極ｃにおかれており、このため、キャパシ
タ（166），（176）が夫々入力（162），（172）と出力
（170），（180）の間に結合される。

第3C図はビット判定を行なうための適切な相互接続を
示す。スイッチ（138），（148）は、V_REFを受取るよう
に結合されるように切換えられる。キャパシタ（13
6），（146）が夫々スイッチ（138），（148）のワイパ
と増幅器（130）の入力（132），（142）の間に結合さ
れる。この設定により、前にキャパシタ（136），（14
6）に記憶されていた電圧レベルがV_REFと比較される。
キャパシタ（136），（146）に記憶されていた電圧の大
きさが基準電圧の大きさより大きければ、増幅器（13
0）が正に向かう信号で応答し、キャパシタ（136），
（146））に記憶されていた電圧の大きさが基準電圧の
大きさより小さければ、負に向かう信号で応答する。フ
ィードバック・キャパシタ（134），（144）が入力（13
2），（142）に対するフィードバック出力（140），（1
50）に結合されていないから、増幅器の利得は設計され
た最大値に達することが許される。この最大値は非常に
大きく、1,000,000程度にすることができる。即ち、増
幅器は開放ループで動作する。

判定ブロック（30）が、出力（140），（150）から入
力（132），（142）に受取った信号の極性に応答してビ
ット判定をする。キャパシタ（136），（146）の記憶電
圧が基準電圧より大きければ、ビットは１である。キャ
パシタ（136），（146）に記憶された電圧の大きさが基
準電圧より小さければ、ビットの判定は０である。この
サイクルの間、増幅器（160）は不作動である。増幅器
（160）の出力（170），（180）がアースに接続され、
キャパシタ（166），（176）の各々の端子がアースに接
続され、増幅器（160）に対する入力（162），（172）
も同じである。

第3D図は増幅器（130）の利得２の状態を示す。キャ
パシタ（134）の端子が増幅器（130）の出力（140）及
び入力（132）に結合される。同様にキャパシタ（144）
の端子が増幅器（130）の出力（150）及び入力（142）
に結合される。入力キャパシタ（136），（146）の静電
容量はだいたいフィードバック・キャパシタ（134），
（144）の静電容量の２倍に等しく、こうして増幅器（1
30）の利得をだいたい２に設定する。

第3A図乃至第3D図の回路のループ利得は、実質的にサ
ンプルホールド増幅器（160）、入力キャパシタ（13
6），（146）、フィードバック・キャパシタ（134），
（144）及びキャパシタ（166），（176）で構成された
利得である。入力キャパシタ（136）はフィードバック
・キャパシタ（134）の２倍の静電容量を持ち、こうし
て適正なフィードバック接続により、２の利得を設定す
る。第３図の回路のループ利得は、増幅器（130）の利
得から、実質的にサンプルホールド増幅器（160）、入
力キャパシタ（136），（146），（166），（176）、及
びフィードバック・キャパシタ（134），（144）で構成
されたループに伴う寄生的な損失を差引いた値である。

キャパシタ（136），（146）は、第3C図に示した前の
サイクルの終りに決定されたビット判定に応じて、基準
電圧に接続されるか、又はアースに接続される。ビット
判定が論理１であれば、スイッチ（138），（148）はV
_REFに接続されたままである。ビット判定が論理０であ
れば、スイッチ（138），（148）が入力キャパシタ（13
6），（146）をアースに接続する。その結果、増幅器
（130）は、前の剰余がV_REFより大きい場合は、前の剰
余とV_REFの間の差を２倍に増幅するか、又は前の剰余が
V_REFより小さい場合、前の剰余を２倍に増幅する。利得
２の増幅によって得られた電圧が、次のサイクルに備え
て、増幅器（160）の入力キャパシタ（166），（176）
に記憶される。

アナログ・ディジタル変換が正確であるためには、増
幅／比較回路のループ利得が２に等しいことが重要であ
る。この利得は、１つには、キャパシタ（134）又は（1
44）に対するキャパシタ（136）又は（146）の比によっ
て設定される。演算増幅器（130）の利得が正確に２で
あっても、ループ内の他の損失のため、ループ利得が若
干異なることがある。

第４図は、装置がA/D変換を行っているかあるいは較
正手順を実施しているかに関係なく、その装置が上記の
回路を使用して上記に既説したように働く構成を示す。
装置が変換を行っている場合には、結果は内部回路を介
して利用者に伝達される。装置が較正順序を実施してい
る場合には、結果は調整アレー（200）を調節するため
の利得制御ラッチ（40）に記憶される。

較正順序の間、入力はV_REFに等しいとおく。フルスケ
ール出力を達成するための最低ループ利得が２である。
フルスケール出力を要求することにより、変換器回路の
全ての精度を利用して、調整アレー（200）を較正す
る。或る用途では、この他の利得及び較正サンプルを使
うことができる。こういう場合、結果が異なることにな
ることを承知されたい。

第４図は入力静電容量を調節することによって、演算
増幅器の利得を調節する方式を示す。利得２の回路に対
する入力（196）が入力キャパシタ（136）に結合されて
いる。入力キャパシタ（136）が増幅器（130）の入力
（132）にも結合されている。フィードバック・キャパ
シタ（134）が増幅器（130）の入力（132）及び出力（1
40）に結合されている。同様に、入力（198）が入力キ
ャパシタ（146）に結合される。入力キャパシタ（146）
は増幅器（130）の入力（142）にも結合されている。フ
ィードバック・キャパシタ（144）が増幅器（130）の入
力（142）及び出力（150）に結合される。入力キャパシ
タ（136），（146）の数値を精密に調節するため、調整
アレー（200）がキャパシタ（136），（146）と並列に
接続される。調整アレー（200）は、前に較正サイクル
で設定されたラッチ（40）によって制御される。第２図
の簡略フローチャートの後に、夫々較正及び変換サイク
ルが続く。変換サイクルの結果が変換器から出力され、
これに対して較正サイクルの結果がラッチ（40）に記憶
され、ループ利得を精密に制御するために、調整アレー
を調節するのに使われる。

第５図は調整アレー（200）を詳しく示す。アレーの
中には複数個のスイッチの対（204），（206），（20
8），（212）がある。各々のスイッチの対で、一方のス
イッチが閉じ、他方が開く。

正の入力（196）が夫々スイッチの対（204），（20
6）にある一方のスイッチに結合される。負の入力（19
8）が対（204），（206）にある他方のスイッチに結合
される。入力（196）がスイッチの対（204）を介してバ
ス（220）に結合される場合、入力（198）がスイッチの
対（206）を介してバス（226）に結合される。逆に、入
力（196）がスイッチの対（206）を介してバス（226）
に結合される場合、入力（198）がスイッチの対（204）
を介してバス（220）に結合される。

アレーには８個の切換えキャパスタ（210）がある。
４つのキャパシタ（210）がバス（222）に結合され、４
つがバス（224）に結合される。バス（222）及び（22
4）がキャパシタ（216）を介して一緒に結合される。バ
ス（224）がキャパシタ（232）に結合される。キャパシ
タ（232）は増幅器（130）の負の入力（132）にも結合
される。各々のキャパシタ（210）がスイッチの対（20
8）にも結合される。各々のスイッチ（208）は、キャパ
シタ（210）をアース又はバス（220）に適宜結合する。
アレーには８個の切換えキャパシタ（214）もある。４
つのキャパシタ（214）がバス（228）に結合され、４つ
がバス（230）に結合される。バス（228）及び（230）
がキャパシタ（218）を介して一緒に結合される。バス
（230）がキャパシタ（234）に結合される。キャパシタ
（234）は増幅器（130）の正の入力（142）にも結合さ
れている。各々のキャパシタ（214）がスイッチの対（2
12）にも結合される。各々のスイッチ（212）はキャパ
シタ（214）をアース又はバス（226）に適宜結合する。
スイッチの対（204），（206）（208），（212）が、第
４図に示すラッチ（40）によって制御される。ラッチ
（40）の内容を適当に選択することにより、各々の入力
（196），（198）と出力（132），（142）の間で正しい
静電容量が選択される。こういう静電容量が、第４図に
示す入力静電容量（136），（146）と並列であり、この
ため、それを使って入力静電容量、従って増幅器（13
0）の利得を精密に制御することができる。

第6A図はアナログ・ディジタル変換器における従来の
演算増幅器のゼロ調整回路を示す。オフセット・ゼロ調
整サイクルの間、増幅器（300）にはゼロの電圧入力が
加えられる。内部増幅器（302）は、増幅器（300）の利
得の端数の利得を持つ。内部増幅器（302）は、入力伝
達トランジスタ（304）、（306）が内部増幅器（302）
に電荷を注入するため、増幅器（300）に対して低下し
た利得を持つ。このため、注入電荷の影響は小さくな
る。増幅器（302）は増幅器（300）の内側にあって、そ
の中でフィードバックする。増幅器（300）からの出力
は自動ゼロ・トランジスタ（304）、（306）に結合され
ており、増幅器（300）の出力に出るオフセットは夫々
キャパシタ（308）、（310）に記憶される。このとき、
自動ゼロ入力（312）によってトランジスタ（304）、
（306）は、増幅器（300）の出力とキャパシタ（30
8）、（310）と減結合する。キャパシタ（308）、（31
0）に記憶され、増幅器（300）のオフセットを表わす電
荷が、増幅器（302）によって増幅され、その後このオ
フセットを減らすために使われる。

増幅器（300）への入力は、入力キャパシタ（314）及
びフィードバック・キャパシタ（316）をアースに接続
することにより、また、分路トランジスタ（318）を介
してその入力をアースに接続することにより、「ゼロ調
整」される。各々のトランジスタ（318）のゲートに加
わる電荷は、増幅器（300）の入力に注入されそしてオ
フセット電圧、すなわち、キャパシタ（308）、（310）
に記憶される電荷に影響を与える。トランジスタ（31
8）が遮断され、入力キャパシタ及びフィードバック・
キャパシタが接続されて入力信号を受けとると、増幅器
（300）の出力は、トランジスタ（318）のゲートからの
注入電荷によって誤って出力ゼロ調整されるため、誤っ
たレベルになる。

これと対照的に、この発明は、この電荷の注入を最小
限に抑える。第6B図に示す増幅器（80）は、利得２の増
幅器（28）であってもよいし、或いは第6A図の利得１の
増幅器を初期設定して、入力電圧をゼロに等しくしても
よい。理想的な場合、入力がゼロの時、出力電圧はゼロ
である。増幅器（80）の反転入力（82）に対する入力キ
ャパシタ（88）及びフィードバック・キャパシタ（92）
は共にアースする。同様に、非反転入力（84）に対する
入力キャパシタ（90）及びフィードバック・キャパシタ
（94）もアースする。入力（82）及び（84）が、トラン
ジスタ（86）を作動することにより、低インピーダンス
通路を介して互いに結合される。入力（82）及び（84）
に対し、トランジスタ（86）のソース・ドレイン通路に
ある抵抗値は、中心タップを持つアースされた２つの抵
抗のように見える。増幅器（80）の各々の入力（82），
（84）に注入される電荷は、トランジスタ（86）のゲー
トに記憶された電荷の半分に等しい。

第6A図の従来の回路で使われるトランジスタの所定の
ゲート長で、幅を半分にしたトランジスタにすれば、同
様な性能が達成される。トランジスタを一層小さくする
と、それに対応して注入電荷も一層少なくなる。

理想的な増幅器（80）では、上に述べた設定に応じ
て、出力（96），（98）は何れもゼロ・ボルトに等し
い。しかし、製造上の変数のため、出力（96），（98）
はゼロからのオフセットを持つ場合が多い。このオフセ
ットを打消すため、自動ゼロ入力（100）を作動する
と、トランジスタ（102），（104）が作動される。これ
によって増幅器（80）の出力（96）と増幅器（110）の
入力（108）の間に低抗坑通路ができ、出力（98）及び
入力（106）の間にも同様の通路ができる。このため、
出力（96），（98）からのオフセット電圧がキャパシタ
（112），（114）に記憶される。その後、自動ゼロ入力
（100）をターンオフし、入力（106）を出力（98）から
隔離し、入力（108）を出力（96）から隔離し、こうし
て増幅器（110）がキャパシタ（112），（114）からの
記憶されているオフセット電圧だけを受取るようにす
る。増幅器（110）の利得は増幅器（80）の利得の或る
端数である。こうすることにより、増幅器（80）のオフ
セット電圧が減少する。

第７図は第6B図にブロック図で示した演算増幅器、フ
ィードバック増幅器及び自動ゼロ調整回路の詳しい回路
図である。わかり易いように、同様な回路素子には同じ
数字を用いている。第７図に示す回路を詳しく説明しな
いが、当業者ほど精通していない人に、更によく分かる
ように第７図を示した。

当業者が回路並びにその動作を理解し、著しい実験を
しなくても、この発明の結果を再現することができるよ
うにする程度に、この発明を詳しく説明した。しかし、
普通の電子回路に対する細部は、この発明を徒らに詳し
く述べて発明が曖昧になるのを避けるために、ここでは
避けた。このため、例えば、差動演算増幅器は、市場で
何千種類も利用し得るが、その詳しい回路図は示してい
ない。当業者であれば、ここに示した数値が代表的なも
のにすぎず、特定の回路の用途を果すのに必要に応じて
変更しても、この発明の作用が依然として達成されるこ
とが理解されよう。

【図面の簡単な説明】

第１図はこの発明のアルゴリズム式変換器のブロック
図、第２図はこの発明で用いるアルゴリズムのフローチ
ャート、第3A図はこの発明のA/D変換器の回路図、第3B
図、第3C図及び第3D図は、この回路の内、この発明のア
ルゴリズム式変換器の捕捉、比較及び利得２の各サイク
ルに必要な部分を示す回路図、第４図は利得２の較正回
路のブロック図、第５図は利得調整キャパシタ・アレー
の詳しい回路図、第6A図は従来のオフセット・ゼロ調整
入力回路を示す回路図、第6B図はこの発明のオフセット
・ゼロ調整段のブロック図、第７図は好ましい実施例の
演算増幅器及びゼロ調整回路の詳しい回路図である。 24……サンプルホールド回路 28……利得２増幅器 30……ビット判定段 40……キャバシタ・アレー調整制御ラッチ 42……変換出力ラッチ 44……リサイクル用サンプルホールド回路

フロントページの続き (56)参考文献特開昭60−35830（ＪＰ，Ａ) 特開昭59−153324（ＪＰ，Ａ) 特開昭54−72660（ＪＰ，Ａ) 特公昭57−2212（ＪＰ，Ｂ２)

Claims

(57)【特許請求の範囲】

【請求項１】入力電圧から導き出された電圧と基準電圧
とを順次比較することによって、アルゴリズムの１ビッ
トサイルク毎に１ビットずつ前記入力電圧をデジタル値
に変換する手段を含み、該変換手段が、入力サンプルホ
ールド回路と、入力キャパシタンス及びフィードバック
キャパシタンスを有し所定の利得をもつ増幅器と、前記
入力電圧から導き出された前記電圧を前記基準電圧と比
較して各ビットの値を決定する比較回路と、前記各ビッ
トの値に従って前記入力電圧から導き出された電圧から
前記基準電圧を選択的に引く加算節と、前記比較回路か
らの結果としての電圧をリサイクルするリサイクル用サ
ンプルホールド回路とを備え、前記増幅器のループ利得
が前記フィードバックキャパシタンスに対する前記入力
キャパシタンスの比に比例する、アナログ・デジタル変
換器であって、前記ループ利得を較正する手段であって、較正シーケン
スの間、前記入力電圧を前記基準電圧に設定するスイッ
チ回路と、前記較正シーケンスから得たデジタル値に応
じて前記ループ利得を較正するために前記比の値を調節
するキャパシタの切換えアレーとを備える較正する手段
を含んでおり、これによって、前記ループ利得が所定の
値に較正されて正確なアナログ・デジタル変換を行うア
ナログ・デジタル変換器。
【請求項２】請求項１のアナログ・デジタル変換器にお
いて、前記比の前記値に対する前記調節値を記憶する手段を更
に含むアナログ・デジタル変換器。
【請求項３】請求項２のアナログ・デジタル変換器にお
いて、較正サイクルを選択的に開始する手段を更に含む
アナログ・デジタル変換器。
【請求項４】入力電圧から導き出された電圧と基準電圧
とを順次比較することによって、アルゴリズムの１ビッ
トサイクル毎に１ビットずつ前記入力電圧をデジタル値
に変換する手段を含み、該変換手段が、入力サンプルホ
ールド回路と、入力キャパシタンス及びフィードバック
キャパシタンスを有し所定の利得を持つ増幅器と、前記
入力電圧から導き出された前記電圧を前記基準電圧と比
較して各ビットの値を決定する比較回路と、前記各ビッ
トの値に従って前記入力電圧から導き出された電圧から
前記基準電圧を選択的に引く加算節と、前記比較回路か
らの結果としての電圧をリサイクルするリサイクル用サ
ンプルホールド回路とを備え、前記増幅器のループ利得
が前記フィードバックキャパシタンスに対する前記入力
キャパシタンスの比に比例する、アナログ・デジタル変
換器であって、前記ループ利得を較正するとともに入力電荷の注入オフ
セットを低減させる手段であって、較正シーケンスの間、前記入力電圧を前記基準電圧に設
定するスイッチ回路と、前記較正シーケンスから得たデジタル値に応じて前記ル
ープ利得を較正するために前記比の前記値を調節するキ
ャパシタの切換えアレーと、低インピーダンス経路を通じて電気的に反転入力を非反
転入力に接続する手段とから成る手段を備えており、こ
れにより、前記比較シーケンスの前記ループ利得を所望
の値に較正し且つ前記差動増幅器へ注入される電荷を減
少させて正確なアナログ・デジタル変換を行うアナログ
・デジタル変換器。
【請求項５】請求項４のアナログ・デジタル変換器にお
いて、前記入力キャパシタンスに対する前記調節値を記憶する
手段を更に含むアナログ・デジタル変換器。
【請求項６】請求項５のアナログ・デジタル変換器にお
いて、較正サイクルを選択的に開始する手段を更に含む
アナログ・デジタル変換器。