JP2597456B2 - 直接アクセス記憶装置へのアクセス調整システム及び方法 - Google Patents

直接アクセス記憶装置へのアクセス調整システム及び方法

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JP2597456B2 JP5147145A JP14714593A JP2597456B2 JP 2597456 B2 JP2597456 B2 JP 2597456B2 JP 5147145 A JP5147145 A JP 5147145A JP 14714593 A JP14714593 A JP 14714593A JP 2597456 B2 JP2597456 B2 JP 2597456B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、データ処理システムの
ためのデータ記憶システムに関し、特に複数のホストで
あるメインフレームコンピュータに利用されるディスク
駆動装置のための制御装置に関するものである。
【０００２】メインフレームコンピュータシステムは、
一般にデータの大容量記憶のための補助記憶装置を使用
する。直接アクセス記憶装置（ＤＡＳＤ）は、そのよう
なタイプの補助記憶装置の１つである。直接アクセス記
憶装置においては、アクセス時間が実質上その記憶装置
内のデータの位置によらない。直接アクセス記憶装置は
ホストであるメインフレームコンピュータの外部に設置
され、数台のコンピュータによって利用される。データ
保全性のためには、同時に唯一つのコンピュータのみが
直接アクセス記憶装置を利用するもしくは占有すること
が必要である。そのシステム設計者は、この記憶装置へ
アクセスするコンピュータ同士の間のコンフリクトを解
決する方法を規定しなければならない。
【０００３】普通のタイプの直接アクセス記憶装置とし
ては磁気ディスク装置があり、これは、ディスク駆動機
構と、ディスク駆動機構へデータを書込みまたディスク
駆動機構からデータを読取るための磁気変換器と、その
他のタスク中にこの磁気変換器の位置決めに関連する制
御とを有している。データベース記憶等のアプリケーシ
ョンのためには、数台の磁気ディスク装置をグループに
して、このグループと数台の独立したコンピュータとの
間に記憶制御装置が論理的に設置されている。複数のホ
ストコンピュータから磁気ディスクへの要求のコンフリ
クトを解決するタスクは、この記憶制御装置が担ってい
る。
【０００４】ＩＢＭ３９９０記憶制御装置は、磁気ディ
スク装置のグループから選択された記憶装置と接続を要
求しているコンピュータとの間の接続を処理するために
利用される記憶制御装置の例である。このＩＢＭ３９９
０モデル３タイプ制御装置は、ＩＢＭコーポレーション
から提供されており、ホストコンピュータからの１６本
までのチャネルと、６４台までの磁気記憶装置を処理す
ることができる。この記憶制御装置内には、２個のマル
チパス記憶ディレクタと、４個の記憶パスがあり、記憶
パスの内の２個ずつがそれぞれのマルチパス記憶ディレ
クタに結合している。それぞれのマルチパス記憶ディレ
クタは、ホストコンピュータからの８本までの入力チャ
ネルに接続可能なので、全部で１６本のチャネルが記憶
制御装置に備えられている。それぞれのマルチパス記憶
ディレクタは２個の記憶パスに接続されており、従って
８×２スイッチとして機能する。チャネルは、記憶制御
装置とホストコンピュータとの間の物理的なリンクであ
る。通常、ホストコンピュータは２本または４本のチャ
ネルを有し、その半分は物理的に１個のマルチパス記憶
ディレクタに接続され、他の半分はもう１個のマルチパ
ス記憶ディレクタに接続されている。
【０００５】それぞれの記憶パスは、使用可能な全ての
磁気ディスク装置に接続されている。あるディスクの準
備完了の標識に従って、記憶制御装置は複数のチャネル
と記憶パスの中のいずれか１つを確保し、データパスを
設定するためにホストコンピュータに送り返すことがで
きる。ＩＢＭ３９９０記憶制御装置の方式は、ホストコ
ンピュータと磁気ディスク装置との間の入出力トランザ
クションを２つの接続に分離することが可能で、それぞ
れの接続は別個のチャネルと記憶パスを介して処理され
る。即ち、ある要求を受信したチャネルと同じチャネル
によって応答を返す必要はない。この方式によって、記
憶制御装置を通したスループットが向上する。各記憶パ
スは、実質上それぞれの有するマイクロプロセッサに従
う独立型制御装置であるにもかかわらず、それらの記憶
パスは、トランザクションにおける接続、切断、及び再
接続の処理に関する同期機能ため、共通メモリ空間にお
ける制御アレイを共有する。
【０００６】ＩＢＭ、Ａｍｄａｈｌ、及びＨｉｔａｃｈ
ｉを含むいくつかの業者が、ＩＢＭ３９９０記憶制御装
置に接続可能な種々のモデルのコンピュータを提供して
いる。これらのコンピュータは、動作速度及び記憶制御
装置からの信号に応答するために要する時間が異なって
いる。コンピュータを記憶制御装置へ接続するために使
用されるチャネルもまた異なっている場合がある。ある
タイプのチャネルは、電気信号の伝送のために並列の銅
線のパスを有している。このタイプのチャネルは、約１
２５メートルまでの距離において使用される。直列の光
ケーブルは、１５キロメートルまでの距離のコンピュー
タと記憶制御装置を接続するために使用される。
【０００７】コンピュータが、既に使用中の磁気記憶装
置に対して接続を要求すると、記憶制御装置からビジー
信号を与えられ、接続を拒絶される。使用中であった記
憶装置が解放されると、その記憶装置の使用中にデバイ
ス・ビジー信号を受信した全てのチャネルに対して記憶
制御装置からオードデバイスエンド（Ｏｗｅｄ Ｄｅｖ
ｉｃｅ Ｅｎｄ：ＯＤＥ）信号が送信される。同様に、
記憶クラスタ中の全ての記憶パスは、記憶装置とコンピ
ュータとの間の接続によって占められてしまう。その状
況下で接続を要求したコンピュータは、制御装置ビジー
信号を与えられる。それらの接続の内の１つが解放され
ると、ビジー信号を受信していた全てのコンピュータ
は、制御装置エンド（Ｃｏｎｔｏｒｏｌ Ｕｎｉｔ Ｅ
ｎｄ：ＣＵＥ）信号を与えられる。ＯＤＥ信号とＣＵＥ
信号は、言わばコンピュータが記憶装置もしくは記憶制
御装置の制御を獲得しようとするレースにおけるスター
ト・ガンのようなものである。この制御の獲得は、先着
順サービスに基づいて行われる。
【０００８】このレースは、ＣＵＥ及びＯＤＥ信号を受
信したコンピュータだけに制限されるものではない。そ
の記憶制御装置に接続されているどのコンピュータで
も、その要求が最初に受信されれば、記憶パスもしくは
記憶装置に対する制御を獲得することができる。従っ
て、記憶パスを解放したばかりのチャネルが、再びその
パスの制御を獲得するための要求をすることもある。
【０００９】上記のようなコンフリクト解決方式は、対
等なもの同士の競争ではない。より速いコンピュータで
あれば、ＣＵＥ及びＯＤＥ信号により速やかに応答する
ことができる。コンピュータと記憶制御装置間のチャネ
ルは物理的に短いので、記憶制御装置からコンピュータ
までのＣＵＥ及びＯＤＥ信号の伝送時間と、その結果で
あるところのコンピュータから記憶制御装置までの入出
力開始（ＳＩ／Ｏ）信号の伝送時間は、同じ程度に短
い。チャネルが短いために有利なコンピュータは、記憶
制御装置から遠く離れたコンピュータがまだＣＵＥもし
くはＯＤＥ信号を受信していないにもかかわらず、入出
力開始信号を出すことによって遠方のコンピュータに勝
ってしまうこともある。このシステムにおける問題点
は、磁気記憶装置グループに記憶されたデータベースに
対するアクセス要求が顕著なときであっても、遅いコン
ピュータあるいは遠いコンピュータは、速いコンピュー
タあるいは記憶制御装置への伝送リンク時間の短いコン
ピュータによって記憶装置へのアクセスから締め出され
てしまうことである。
【００１０】
【発明が解決しようとする課題】本発明の目的は、記憶
制御装置の記憶パス及び直接アクセス記憶装置への複数
のコンピュータのアクセスを割当てる方法を提供するこ
とである。さらに本発明の目的は、記憶パスもしくは直
接アクセス記憶装置へのアクセスからコンピュータを締
め出すことを防ぐことである。さらに本発明の目的は、
故障しているホストコンピュータを識別することであ
る。
【００１１】
【課題を解決するための手段】本発明は、データ処理シ
ステムにおいて、複数のホストコンピュータから複数の
直接アクセス記憶装置に対して任意にアクセスするシス
テム及び方法を提供する。このデータ処理システムは、
ホストコンピュータへのデータ通信のために１台のホス
トコンピュータにつき１本以上のチャネルにより接続さ
れた記憶制御装置を有する。この記憶制御装置はさら
に、直接アクセス記憶装置に接続されている。記憶制御
装置は、ホストコンピュータの要求に答えて、そのホス
トコンピュータと直接アクセス記憶装置間のデータ転送
のための通信リンクを選択的に設定する。
【００１２】本発明の方法は、ホストコンピュータが記
憶制御装置もしくは記憶装置の制御を獲得する資格を一
時的に剥奪するものである。さらにこの方法では、チャ
ネルを選択してデバイスエンド信号及び制御装置エンド
信号の伝送を行う。重複状態を特定して、データ処理シ
ステムの機能を抑止することなくホストコンピュータあ
るいはチャネルの故障に対する配慮をする。
【００１３】本発明の方法は、２台以上のホストコンピ
ュータによる記憶装置もしくは記憶制御装置へのアクセ
スのコンテンション（競合）に対応して呼出される。デ
バイスコンテンション期間は、ホストコンピュータが使
用不可能な記憶装置へ接続要求した時に開始する。制御
装置コンテンション期間は、ホストコンピュータが記憶
装置への接続のために記憶制御装置を使用できない時、
直ちに開始する。それぞれのコンテンション期間中にチ
ャネルを介してなされた接続要求に対する記憶制御装置
の応答は、１つにはそれらのチャネルに関係する複数の
状態標識によって決定される。所与のチャネルに関し
て、それぞれのコンテンション期間中に状態標識が作ら
れる。コンテンション期間は、全ての接続要求が同時に
満たされたとき終了する。異常な終了に対しても配慮さ
れている。
【００１４】それぞれのタイプのコンテンション期間の
開始に先立ち、コンテンション期間中に使用する複数の
データ構造もしくは変数を初期化する。制御装置コンテ
ンションの調整のためのデータ構造には、記憶制御装置
への接続要求を受入れられないことが顕著である全ての
チャネルのリストが含まれる。いわゆる制御カウンタで
ある変数が、各チャネルについて与えられている。制御
カウンタは、そのチャネルが接続を獲得する毎に再初期
化される。あるチャネルから頻繁な接続要求がある場
合、そのチャネルについての制御カウンタは、記憶制御
装置からのチャネル切断が起きる毎にインデックスを付
与される。
【００１５】制御カウンタにインデックスを付与した
後、それぞれの制御カウンタは、３段階のインデックス
・レベルのそれぞれと比較される。レベルは順に、優先
レベル、ブロック要求レベル、そして故障レベルとな
る。あるチャネルの制御カウンタが故障レベルに達した
場合は、再初期化される。制御カウンタがブロック要求
レベルに達した場合は、制御装置ブロックマスクがセッ
トされる。制御装置ブロックマスクとは、制御カウンタ
がブロック要求レベルに達していないチャネルのマップ
である。それによって記憶制御装置は、ビジー信号によ
ってブロックされたチャネルからの接続要求に応答す
る。制御カウンタが優先レベルに達した場合は、制御装
置エンドマスクがセットされる。それによってそのチャ
ネルが、記憶制御装置の切断時における制御装置エンド
信号を受信する資格があるという状態を示す。制御装置
エンドマスクがゼロでないときは常に、制御カウンタが
優先レベル以上にあるチャネルのみが、記憶制御装置の
使用可を示す制御装置エンド信号を受信する。
【００１６】上記の制御装置ブロックマスクは、時々重
複することがある。カウンタは、入出力動作が実行され
なかった入出力開始信号の回数を計数するものである。
記憶制御装置は入出力開始信号、即ちデータ転送のため
の記憶装置への接続要求を受信すると、要求を行ってい
るチャネルが記憶制御装置へのアクセスからブロックさ
れているかどうかを判断する。もしブロックされていな
ければ、接続拒否の繰り返しを計数しているカウンタは
クリアされ、要求を行っているチャネルの制御カウンタ
もまたクリアされる。その後、チャネル要求に対する通
常の処理が行われる。
【００１７】制御装置ブロックマスクが、要求を行って
いるチャネルをブロックしている場合は、そのチャネル
はビジー信号を与えられる。そしてブロックされた要求
の繰り返しを計数しているカウンタが参照され、最大許
容レベルと比較される。その最大許容レベルに達したな
らば、全てのチャネルに対する繰り返しカウンタ及び制
御カウンタがクリアされる。そして制御装置ブロックマ
スクはゼロにリセットされ、処理は基本動作に戻る。
【００１８】接続要求に対して記憶制御装置が応答する
場合、デバイスコンテンション期間の処理のために、記
憶制御装置によって別のデータ構造が作られ参照され
る。それぞれの記憶装置について固有のデータ構造セッ
トが設けられる。デバイスコンテンションを処理する場
合、デバイスエンド信号を待っているチャネルを記録す
るために２個のキュー（待ち行列）が保持されている。
フロント・キューは、バック・キューに記録されている
どのチャネルより先にデバイスエンド信号を受けるべき
チャネルを含んでいる。さらに、すぐにでも記憶装置へ
の接続を許可されるチャネルとそうではないチャネルを
示す呼出しリストが保持されている。最初は、呼出しリ
スト中の全てのチャネルが許可状態になっている。フロ
ント・キュー及びバック・キューは、空である（ゼロを
示している）。
【００１９】記憶制御装置は記憶装置への入出力開始要
求を受信すると、その要求を行っているチャネルが許可
状態であるかどうかを判断するためにその記憶装置につ
いての呼出しリストを参照する。そのチャネルが許可状
態であれば、記憶制御装置は要求された記憶装置が使用
可能かどうかを判断する。使用可能でなかった場合、そ
のチャネルのデバイスエンド待ちを示すエントリがフロ
ント・キューに作られる。
【００２０】入出力動作が完了すると、その記憶装置が
まもなく解放されることが示され、フロント・キューを
調べてそれが空であるかどうかを判断する。もし空でな
ければ、入出力動作を完了したチャネルの状態が非許可
状態に変わる。他のチャネルが同じホストコンピュータ
（即ち、同じパス・グループ）に接続されていれば、そ
れらもまた非許可状態に変わる。非許可状態のチャネル
からさらなる接続要求を受信しても、全てのフロント・
キュー項目がクリアされるまではその要求はバック・キ
ュー内にリストされる。
【００２１】フロント・キューの全ての項目が処理され
ると、バック・キューの内容がフロント・キューに進
み、そしてバック・キューはリセットされる。さらにフ
ロント・キュー内の全ての要求が完了すると、呼出しリ
ストがリセットされ全てのチャネルが許可状態になる。
【００２２】記憶装置が解放されると、記憶制御装置は
フロント・キュー内にリストされた全てのチャネルに割
込みをする。それから、その割込みに最初に応答したチ
ャネルに対してデバイスエンド信号が送信される。その
後、デバイスエンド信号を送信されたチャネルもしくは
そのパス・グループを除くことによってフロント・キュ
ーとバック・キューはリセットされる。
【００２３】
【実施例】図１には、データ処理システム１０のハイレ
ベル・ブロック図が示されている。データ処理システム
１０は、記憶制御装置１２、複数のホストコンピュータ
１４、１６、１８、２０、及び複数の直接アクセス記憶
装置（ＤＡＳＤ）２２〜３２を含んでいる。直接アクセ
ス記憶装置２２〜３２は、一般に磁気記憶装置であり、
普通「ディスク駆動装置」と呼ばれている。記憶装置２
２〜３２はまた記憶制御装置１２に接続され、ホストコ
ンピュータとの通信のために選択的に接続される。記憶
制御装置１２は好ましくは、ＩＢＭ３９９０モデル３タ
イプ制御装置であり、ＩＢＭコーポレーションにより提
供されている。ホストコンピュータ１４〜２０は、典型
的にはＩＢＭ３０９０もしくはＥＳ９０００モデルコン
ピュータ等のメインフレームシステムあるいは相当する
システムである。ホストコンピュータ１４〜２０は、１
〜４本のチャネルを介して記憶制御装置１２に接続され
ている。例えば、ホストコンピュータ２０は、チャネル
３４（ａ）、３４（ｂ）、３４（ｃ）、３４（ｄ）によ
って記憶制御装置１２に接続されている。チャネルに
は、並列データチャネル及び直列データチャネルの２つ
のタイプがある。ある光学的直列チャネルは、１５キロ
メートルまでのデータ伝送に使用される。並列チャネル
は電気信号を利用し、通常は１２５メートル以上の距離
には使用されない。
【００２４】図２は記憶制御装置１２を詳細に表したも
のである。記憶制御装置１２は２個の記憶クラスタ３６
と３８を有し、それぞれがホストコンピュータと直接ア
クセス記憶装置との間の選択的接続を行う。図１には４
台のホストコンピュータと６台の直接アクセス記憶装置
が描かれているが、記憶制御装置１２はさらに多くのチ
ャネルと直接アクセス記憶装置を処理することができ
る。
【００２５】ある１台のホストコンピュータシステムか
らのデータを、どの直接アクセス記憶装置にも記憶する
ことができる。またどの直接アクセス記憶装置からで
も、ある１台のホストコンピュータのためにデータを取
り出すことができる。ホストコンピュータが少なくとも
２本のチャネルによって接続されている場合は、それぞ
れが記憶クラスタ３６、３８に接続されている。同様
に、４本のチャネルがある場合は、２本が記憶クラスタ
３６に、他の２本がもう１つの記憶クラスタ３８に接続
されている。記憶制御装置１２は、あるチャネルを介し
てホストコンピュータから要求を受信し、その同じホス
トコンピュータに接続されているどのチャネルを介して
も応答することができる。１台のホストコンピュータに
接続されているチャネルは、パス・グループと呼ばれて
いる。記憶制御装置１２は、このパス・グループの知識
を、それぞれのホストコンピュータから受取り保有して
いる。
【００２６】記憶制御装置１２には、直接アクセス記憶
装置に対して４個のデータ・パス４０、４２、４４、４
６が設けられている。各データ・パス４０〜４６は、そ
れぞれ１つの記憶パス処理装置４８〜５４に接続されて
いる。それぞれのデータ・パスは全ての直接アクセス記
憶装置につながっている。しかしながら、ただ１つのデ
ータ・パスのみが同時に直接アクセス記憶装置にアクセ
スすることができる。記憶制御装置１２は、直接アクセ
ス記憶装置内のディスクの回転位置に基づいて直接アク
セス記憶装置とホストコンピュータとの間の切断と再接
続を同期させようとするので、記憶制御装置１２は、実
質的にデータ転送トラフィック管理機構として動作して
いるように見える。
【００２７】記憶制御装置１２の内部は、独立に電源供
給される４つの区域に分割されている。２つの区域は記
憶クラスタ３６と３８である。３番目の区域には、キャ
ッシュ・メモリ５８がある。４番目の区域には、不揮発
性記憶装置６０がある。キャッシュ・メモリ５８には、
頻繁にアクセスされるデータが記憶されている。不揮発
性記憶装置６０は、メモリ・キャッシュの書込みと読取
りの応答時間を同程度にするために、記憶装置に書込ま
れるデータを一時的に記憶するために使用される。この
ような環境下で不揮発性記憶装置内にデータを記憶する
ことによって、実際には直接アクセス記憶装置へのデー
タ転送がまだ完了していないにもかかわらず、ホストに
対してその記憶動作が論理的に完了したことを示すこと
ができる。
【００２８】記憶クラスタ３６と３８は、機能的態様に
関して互いに鏡像となっている。従って、記憶クラスタ
３６のみをここに記述することにする。記憶クラスタ３
６は、ホストコンピュータからのチャネルとの間の２個
のスイッチによって４個または８個のスイッチとして動
作するマルチパス記憶ディレクタ６２と、記憶パス処理
装置４８及び５０を含む。記憶クラスタ３６は、さらに
共用制御アレイ６４を含み、これは記憶クラスタ３８内
の共用制御アレイ６６の内容を複製するものである。共
用制御アレイ６４及び６６は、直接アクセス記憶装置の
制御ブロックと共にパス・グループ情報を記憶する。ま
た、これらは後記する本発明による方法を実行する際に
利用されるデータ構造の制御ために使用される。
【００２９】図３は、本発明による方法を実行する際に
利用される共用制御アレイ６４及び６６に記憶されたデ
ータ構造を示している。記憶制御装置１２は、どの記憶
パス処理装置４８、５０、５２、５４によっても、ホス
トコンピュータによる直接アクセス記憶装置へのアクセ
ス要求を受信し応答することができる。記憶パス処理装
置は４個設けられているが、１６台のコンピュータを記
憶制御装置１２に接続することが可能である。記憶パス
処理装置は、同時にただ１つのデータ通信リンクを処理
するので、ホストコンピュータが、絶え間なく直接アク
セス記憶装置へアクセスを試みても記憶制御装置１２の
全ての記憶パス処理装置がビジー中のこともある。記憶
パス処理装置が使用可能である時でも、２台以上のホス
トコンピュータが１台の直接アクセス記憶装置へアクセ
スしようとすることがある。各ホストコンピュータの処
理速度、及び記憶制御装置と各ホストコンピュータ間の
チャネル上の伝送時間の差によって、ある複数のコンピ
ュータが直接アクセス記憶装置２２〜３２へのアクセス
を獲得することが有利になる可能性がある。その結果、
データ処理システム１０の中の残りのメインフレームコ
ンピュータによって、非常に機能が低下することにな
る。
【００３０】本発明によるシステム及び方法は、ホスト
コンピュータ１４〜２０による記憶制御装置１２へのア
クセスと直接アクセス記憶装置２２〜３２のそれぞれへ
のアクセスの双方を調整することを目的とする。ホスト
コンピュータ１４が、使用不可能な直接アクセス記憶装
置に対してアクセスを要求した場合、あるいは記憶クラ
スタの全ての記憶パス処理装置が使用中であるとき記憶
クラスタ３６に対してアクセス要求した場合、そのアク
セス要求がされたチャネルを介してビジー信号が返され
る。記憶制御装置１２は常套的にこれらの手順を踏み、
要求された装置あるいは記憶パス処理装置が使用可能に
なれば直ちに、いわゆるデバイスエンド信号あるいは制
御装置エンド信号をそれぞれ出す。本発明は、デバイス
エンド信号と制御装置エンド信号の発生を調停するため
の方法を提供し、ホストコンピュータによって要求され
た記憶装置あるいは記憶制御装置が使用可能であるにも
かかわらず、ある選択されたホストコンピュータに対し
てはビジー信号を返すものである。この方法は、共用制
御アレイ６４と６６の中に保持されているチャネルと記
憶装置の状態情報に基づいて行われる。
【００３１】通常の動作におけるコンテンション期間の
間に、記憶クラスタ３６へのアクセスを拒絶されたチャ
ネルはブロック７０に制御装置エンド待ちとしてリスト
される。通常は記憶パス処理装置４８もしくは５０が解
放されると、ブロック７０にリストされた全てのチャネ
ルに制御装置エンド信号が出される。制御装置エンド信
号は、これを受信したチャネルに対して記憶クラスタ３
６の記憶パス処理装置が開いていることを示すものであ
る。制御装置エンド信号を受信するホストコンピュータ
は、これを受信しないホストコンピュータよりも、開い
ている記憶パス処理装置を獲得するのに有利である。し
かしながら制御装置エンド信号を受信しても、そのホス
トコンピュータが、制御装置エンド信号を受信しないホ
ストコンピュータに先んじて記憶制御装置の制御を獲得
することは保証されない。応答時間が特に長いチャネル
の末端にあるホストコンピュータの場合、上記の方法に
よっても尚、記憶制御装置の制御を獲得することが非常
に困難である。顕著な要求を行っているチャネルであっ
ても、他のチャネルより有利性を与えられてはいない。
【００３２】チャネルについての別の状態レコードによ
って、より高度な優先方式が可能になる。記憶制御装置
１２へのアクセスのコンテンション期間毎に、各チャネ
ルに対するアクセス拒絶の発生を積算した制御カウンタ
（ＣＵＥＣＮＴＲ）が、データ構造６８中に保持され
る。データ構造６８中の制御カウンタは、ブロック７０
内のチャネルのリストに基づいて活動状態になる。記憶
パス処理装置４８〜５４の内の１つが解放される度に、
その時活動状態にある制御カウンタにインデックスを付
与する。あるチャネルについての制御カウンタは、その
チャネルが記憶制御装置１２へのアクセスを獲得すれ
ば、直ちに再初期化される。そのチャネル自体は、制御
装置エンド信号が与えられるとブロック７０のリストか
ら除かれる。
【００３３】制御カウンタ６８のブロック中の活動状態
にある制御カウンタにインデックスを付与した後、制御
カウンタは、共用制御アレイ６４からのＬＶＬ１（７
２）及びＬＶＬ２（７４）とラベルされた閾値と比較さ
れる。これらの閾値は、記憶制御装置１２へのアクセス
についての優先レベルを規定する。ブロック７０の問合
わせに先だって、制御装置エンドマスク（ＣＵＥＭＡＳ
Ｋ）７８のエントリがチェックされる。制御装置エンド
マスク７８がゼロでない状態は、アクセスブロック７０
に顕著な要求がある場合と重複する。制御装置エンドマ
スク７８がエントリを有しているとき、それらのエント
リによって表されているチャネルのみが、記憶制御装置
１２内の記憶パス処理装置の解放による制御装置エンド
信号を受信する。あるチャネルの制御カウンタがＬＶＬ
１に達すると、そのチャネルを表すマスク内にビットを
セットすることによって、そのチャネルが制御装置エン
ドマスク７８にリストされる。制御装置エンドマスク７
８は、ブロック７０よりも排他的であるので、ただ顕著
な要求をするだけでそのリストされたチャネルに有利性
を与える。
【００３４】優先レベルより高い第２のレベルは、制御
カウンタがブロック７４からのＬＶＬ２に達した場合で
ある。あるチャネルに対する制御カウンタがＬＶＬ２に
達し、さらに、顕著な要求をしているチャネルへのアク
セス拒絶もしくはアクセス失敗が発生していることを示
す場合、チャネルブロック８０内のビットがハイにセッ
トされる。制御装置ブロックマスク（ＣＵＢＭＡＳＫ）
８２はチャネルブロック８０の鏡像である。チャネルブ
ロック８０は、入出力開始信号（即ち、アクセス要求）
を受信する毎に参照される。チャネルブロック８０がゼ
ロでないとき、制御装置ブロックマスク８２を参照し、
要求を受信したチャネルを介してアクセスができるかど
うかを判断する。言い替えると、制御カウンタがＬＶＬ
２のレベルにあるチャネルのみが記憶制御装置１２への
アクセスを獲得することができる。残り全てのチャネル
は締め出される。
【００３５】あるチャネルが、他の全てではないがほと
んどのチャネルが記憶制御装置１２の制御の獲得から締
め出された後でも、アクセスを獲得できない場合は、お
そらくチャネルもしくはそのホストコンピュータに何ら
かの不都合があると考えられる。記憶制御装置１２の制
御獲得の失敗を繰り返すと、そのチャネルについての制
御カウンタはいずれＬＶＬ３（７６）にインデックスを
付与される。制御カウンタがＬＶＬ３に達したならば、
その制御カウンタはゼロにリセットされる。
【００３６】制御装置ブロックカウンタ（ＣＵＢＭＣＴ
Ｒ）８４は、制御装置ブロックマスク８２が活動状態に
なった後の、記憶制御装置１２への連続したアクセス拒
絶を保持している。この制御装置ブロックカウンタ８４
が最大許容値８６を越えたならば、制御装置ブロックマ
スク８２がクリアされ、制御装置ブロックカウンタ８４
及び全ての制御カウンタ６８が再初期化される。
【００３７】アクセスのコンテンション期間中、特定の
記憶装置、例えば記憶装置２２へのアクセスは、非順序
的ラウンドロビン方式に類似した方法で処理される。言
い替えると、記憶装置へアクセス要求している各チャネ
ルは、いずれかのチャネルが再びアクセスを獲得する前
にアクセスを獲得できる。チャネルによるアクセス要求
は、２個のブロック、即ちフロント・キュー８８とバッ
ク・キュー９０に分割される。フロント・キュー８８内
の全てのチャネルは、バック・キュー９０内のどのチャ
ネルよりも先に、記憶装置へアクセスすることができ
る。フロント・キュー８８への許可は、呼出しリスト９
２を参照することによって制御される。初期には、全て
のチャネルがフロント・キュー８８へ入れられる。即
ち、全てのチャネルが呼出しリスト９２にリストされて
いる。コンテンション期間中、ある装置要求が満たされ
たならば、そのチャネルは許可されたチャネルの呼出し
リスト９２から除かれる。その後、その除かれたチャネ
ルからアクセス要求があった場合、その要求元であるホ
ストコンピュータへはデバイスビジー信号が返され、そ
のチャネルは顕著な要求を行っているとしてバック・キ
ュー９０に記録することによりリストする。各記憶装置
について固有のフロント・キュー８８、バック・キュー
９０、及び呼出しリスト９２がある。
【００３８】パス・グループ・リスト９４もまた、共用
制御アレイ６４に保持されている。ホストコンピュータ
は、４本までのチャネルによって記憶制御装置１２に接
続されている。記憶制御装置１２をいずれか特定のホス
トコンピュータに接続しているチャネル群が、パス・グ
ループを構成する。パス・グループ及びその構成チャネ
ルは、パス・グループ・リスト９４に記録される。前述
したように、記憶制御装置１２は、要求を受信したチャ
ネルとは異なるチャネルを介して要求に応答することが
可能である。パス・グループ情報を利用して、上記のデ
ータ構造のいずれかの中のチャネルのリストを付加もし
くは除去することは、パス・グループ情報のリストを付
加もしくは除去することをも含むように拡張することが
できる。
【００３９】図４は、ホストコンピュータによるチャネ
ルを介した記憶制御装置１２へのアクセスの調停を示す
論理流れ図である。このプロセス、及び図５〜９に関し
て後記するプロセスは、記憶制御装置１２内の各記憶パ
ス処理装置によって実行される。このプロセスはステッ
プ１００において、選択（要求）チャネルを介したホス
トコンピュータからの入出力開始命令を受信することに
より開始される。次に判断ステップ１０２において、制
御装置ブロックマスク（ＣＵＢＭＡＳＫ）８２内のその
チャネルのビットがオンであるかどうかを判断すること
により、そのチャネルが記憶制御装置へのアクセスを許
可されているかどうかを判断する。もしオンでなけれ
ば、そのチャネルは記憶制御装置１２にアクセスでき、
ステップ１０４が実行される。ステップ１０４において
要求チャネルについての制御カウンタ６８が、クリアさ
れ再初期化される。ステップ１０６は通常の処理の続行
を示しており、ここで入出力動作のために記憶装置への
接続が実行される。
【００４０】そのチャネルに対する制御装置ブロックマ
スク８２がオンであった場合、ステップ１０２からステ
ップ１０８に続く。ステップ１０８の実行によって、制
御装置ビジー信号がそのチャネルを介して要求ホストコ
ンピュータに返される。次にステップ１１０において制
御装置ブロックカウンタ（ＣＵＢＭＣＴＲ）８４が加算
される。制御装置ブロックカウンタ８４は、ビジー状態
が要求チャネルに連続して与えられた回数を計数するも
のである。もしもどのチャネルにも入出力動作が許可さ
れない場合は、制御装置ブロックカウンタ８４は最大許
容値８６に達することになり、これがステップ１１２に
おいて検知される。ステップ１１２からのイエスの枝
は、ステップ１１４の実行につながり、ここで制御装置
ブロックカウンタ８４及び制御装置ブロックマスク８２
はクリアされ、同様に全てのチャネルについての制御カ
ウンタ６８もクリアされる。言い替えるならば、全ての
チャネルに対して記憶制御装置へのアクセスの機会を与
えることにより、この調停方式はリセットされる。ステ
ップ１１４から、あるいはステップ１１２からのノーの
枝から、この処理は記憶制御装置の基本手順に戻る。
【００４１】図５は、記憶制御装置１２によって実行さ
れる処理の論理流れ図であり、記憶制御装置へのアクセ
スにおけるチャネル同士のコンテンションを解決するた
めのものである。この処理は、記憶制御装置１２の記憶
パス処理装置が解放される毎に開始される。次にステッ
プ１２２で、記憶制御装置への顕著なアクセス要求を有
する各チャネル（即ちブロック７０のチャネル）につい
ての制御カウンタが加算される。
【００４２】次に、各チャネルについての制御カウンタ
６８が一連の優先閾値と比較され、アクセスについてあ
るチャネルを優先する動作モードを設定するかどうかを
判断する。比較を行うループは、判断ブロック１２４で
制御される。ステップ１２６において、制御カウンタは
最も高い閾値ＬＶＬ３（７６）と比較され、該当すれば
エラー状態と解釈される。ＬＶＬ３（７６）に該当すれ
ば、ステップ１２８が実行され、そのチャネルについて
の制御カウンタが再初期化される。ＬＶＬ３（７６）に
該当しなければ、ステップ１３０が実行され、そのチャ
ネルについての制御カウンタは、次に高い閾値ＬＶＬ２
（７４）と比較される。もし、ＬＶＬ２に該当すれば、
制御カウンタがＬＶＬ２より小さい全てのチャネルがア
クセスの受信をブロックされる。これは、チャネルブロ
ック８０のアレイ内の、ＬＶＬ２に制御カウンタを有す
るチャネルについてのビットをオンにセットすることに
よりキーを掛けることである（ステップ１３２）。ある
チャネルについての制御カウンタが、ＬＶＬ３にもＬＶ
Ｌ２にも該当しなかったならば、ステップ１３４におい
て制御カウンタは最低の閾値ＬＶＬ１（７２）と比較さ
れる。もし制御カウンタがこの閾値に該当すれば、その
チャネルを表すビットが制御装置エンドマスク（ＣＵＥ
ＭＡＳＫ）７８内にセットされる（ステップ１３６）。
これによって、どのチャネルが制御装置エンド信号を受
けるべきかを判断する。ステップ１３４及びステップ１
２８、１３２、及び１３６からののノーの枝に沿って、
処理はループ制御のためにステップ１２４に戻される。
【００４３】全てのチャネルについての制御カウンタが
優先閾値と比較された後、ステップ１３８が実行され、
記憶パス処理装置が使用可能であることを示す制御装置
エンド信号を優先的に与えるかどうかを判断する。ＬＶ
Ｌ１（７２）に達している制御カウンタが無い場合、制
御装置エンドマスク７８はゼロになり、制御装置エンド
信号が顕著な要求をしている全てのチャネルに与えられ
る（ステップ１４０）。ステップ１３６で１つ以上のビ
ットがハイにセットされている場合、制御装置エンドマ
スク７８がゼロでなくなる。この状況下では、優先レベ
ルＬＶＬ１（７２）にあるチャネルのみが制御装置エン
ド信号を受信する（ステップ１４２）。
【００４４】次に、ステップ１４４が実行され、チャネ
ルブロック８０のアレイがゼロでないかどうかを判断す
る。もしゼロであれば、ステップ１４６が実行されて制
御装置ブロックマスク８２がゼロになるようにセットす
る。もしチャネルブロック８０のアレイがゼロで無けれ
ば、ステップ１４８が実行され制御装置ブロックマスク
８２がチャネルブロック８０のアレイの反転になるよう
にセットされる。その後この副プロセスから出る。
【００４５】各記憶装置へのアクセスの調停は、そのア
クセスによるコンテンションの解決が同じ手順に従うに
も関わらず、別々に与えられる。図６は、１つの記憶装
置へのアクセスの調停を処理するプロセスの論理流れ図
を示している。記憶制御装置１２の記憶パス処理装置の
いずれかが記憶装置への入出力開始信号を受信すると
（ステップ１５０）、ステップ１５２が実行され、入出
力開始信号を伝えているチャネルが、許可されたチャネ
ルであるかどうか（即ち、そのチャネルか呼出しリスト
９２にあるか）を判断する。要求チャネルが呼出しリス
トに無い場合（ステップ１５２のノーの枝）、そのチャ
ネルはバック・キュー９０にリストされる（ステップ１
５４）。チャネルが呼出しリスト９２にある場合、その
要求した記憶装置が使用可能のときその記憶装置へのア
クセスを許可される（ステップ１５６）。記憶装置が空
いていれば（ステップ１５６のイエスの枝）、その記憶
装置へのアクセスが許可される（ステップ１５８）。そ
の記憶装置が空いていなければ（ステップ１５６のイエ
スの枝）、要求チャネルは、その記憶装置についてのフ
ロント・キュー８８に入れられる（ステップ１６０）。
このプロセスを終了する前に、ステップ１５４もしくは
ステップ１６０の次に、要求チャネルに装置ビジー信号
が返される（ステップ１６１）。
【００４６】図７は、ステップ１６２において記憶装置
のアクセス終了信号を受信したことに対応する記憶装置
アクセス調停プロセスを示したものである。ステップ１
６４において、フロント・キューが空かどうかを判断す
る。フロント・キューにエントリがあれば（ノーの
枝）、ステップ１６６が実行されＩ／Ｏ動作を完了した
チャネル（及びそのチャネルと同じパス・グループに属
する全チャネル）を呼出しリスト９２から除く。もしフ
ロント・キューが空であれば（イエスの枝）、ステップ
１６８が実行されバック・キューの内容をフロント・キ
ューへ移す。次にステップ１７０において、バック・キ
ューを空にする（即ち、ゼロにセットする）。ステップ
１７２において、呼出しリスト９２が全てのチャネルを
含むようにセットされる。ステップ１７２またはステッ
プ１６６の後、最後のステップ１７３が実行されフロン
ト・キュー８８内の全てのチャネルに割込みをする。そ
の後この副プロセスから出る。
【００４７】図８は、記憶制御装置が選択開始したこと
に対応する記憶パス処理装置による処理を示した論理流
れ図である。ステップ１７８において記憶制御装置１２
は、ステップ１７３もしくはステップ１８１の割込みに
応答したチャネルに対してオードデバイスエンド（ＯＤ
Ｅ）信号を与える。その後、ステップ１８０においてＯ
ＤＥ信号を与えられたチャネルがフロント・キューから
除かれる。もしそのチャネルがパス・グループのメンバ
ーであれば、そのパス・グループの残りのチャネルもフ
ロント・キュー及びバック・キューから除かれる。
【００４８】図９は、アクセス調停プロセスにおけるフ
ェールセーフ保護を示した論理流れ図である。ホストコ
ンピュータがある装置のフロント・キューにリストされ
たチャネルを有していながらそのチャネルへの割込みに
応答することができないときは、デッドチャネルによっ
て、その装置についてのバック・キュー内のチャネルが
フロント・キューへ進むことが妨げられている可能性が
ある。従って、フロント・キューを重複させる方法が提
供される。ホストであるメインフレームコンピュータ
は、長時間リセット・アリージェンス（傾倒）命令を発
生し続けている。この命令を利用して、フェールセーフ
副プロセスが開始される（ステップ１８２）。ステップ
１８４において、その記憶装置への顕著なアリージェン
ス（傾倒）が存在するかどうかを判断する。もし存在す
れば、副プロセスから出てその命令の通常の処理を行
う。もしアリージェンスが存在しなければ、その状況は
この副プロセスが解決するべきものと解釈される。ステ
ップ１８４のノーの枝に沿って、フロント・キュー内の
全てのチャネルに対してデバイスエンド信号及びエラー
表示がセットされる（ステップ１８４）。次にステップ
１８８において、フロント・キューが、バック・キュー
と同じになるようにセットされバック・キューは空にな
る。次にステップ１９０において許可されたチャネルの
呼出しリストが、全てのチャネルを含むようにセットさ
れる。その後この副プロセスを出て通常の処理に戻る。
【００４９】
【発明の効果】本発明によって、データ処理システムに
おける複数のコンピュータから複数の直接アクセス記憶
装置へのアクセスを調停するシステム及び方法が提供さ
れる。
【図面の簡単な説明】
【図１】本発明による方法及びシステムを実施するため
に使用可能なデータ処理システムのハイレベルによるブ
ロック図である。
【図２】図１のデータ処理システムの記憶制御装置のハ
イレベルによるブロック図である。
【図３】本発明の実施例に使用されるメモリのデータ構
造の図である。
【図４】ホストコンピュータからの入出力開始信号に対
する記憶制御装置のプログラムされた応答を示した論理
流れ図である。
【図５】ホストコンピュータによる記憶制御装置の解放
に対する記憶制御装置のプログラムされた応答を示した
論理流れ図である。
【図６】ホストコンピュータから直接アクセス記憶装置
に関する入出力開始信号に対する記憶制御装置のプログ
ラムされた応答を示した論理流れ図である。
【図７】入出力動作の終了を受信した記憶制御装置のプ
ログラムされた応答を示した流れ図である。
【図８】記憶制御装置が選択開始したことに対応する記
憶制御装置におけるプログラムされた応答を示した論理
流れ図である。
【図９】エラー保護ルーチンを示した論理流れ図であ
る。
【符合の説明】
１０ データ処理システム １２ 記憶制御装置 １４、１６、１８、２０ ホストコンピュータ ２２、２４、２６、２８、３０、３２ 直接アクセス記
憶装置 ３４ チャネル ３６ 記憶クラスタ ３８ 記憶クラスタ ４０、４２、４４、４６ データ・パス ４８、５０、５２、５４ 記憶パス処理装置 ５８ キャッシュ・メモリ ６０ 不揮発性記憶装置 ６２ マルチパス記憶ディレクタ ６４、６６ 共用制御アレイ ６８ 各チャネルについての制御カウンタ（ＣＵＥＣＮ
ＴＲ） ７０ 顕著なアクセス要求 ７２ ＬＶＬ１ ７４ ＬＶＬ２ ７６ ＬＶＬ３ ７８ 制御装置エンドマスク（ＣＵＥＭＡＳＫ） ８０ チャネルブロック ８２ 制御装置ブロックマスク（ＣＵＢＭＡＳＫ） ８４ 制御装置ブロックカウンタ（ＣＵＢＭＣＴＲ） ８６ ＣＵＢＭＣＴＲの最大値 ８８ 各直接アクセス記憶装置についてのフロント・キ
ュー ９０ 各直接アクセス記憶装置についてのバック・キュ
ー ９２ 各直接アクセス記憶装置についての呼出しリスト ９４ パス・グループ・リスト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブレント・カメロン・ベアーズレイ アメリカ合衆国85730 アリゾナ州、タ ックソン、イースト・ステラ 9533 (72)発明者 マイケル・トーマス・ベンハーセ アメリカ合衆国85749 アリゾナ州、タ ックソン、ノース・プラシタ・リリロ 4801 (72)発明者 コートランド・デンバー・スターレット アメリカ合衆国85715 アリゾナ州、タ ックソン、イースト・ランド・プレース 9501 (72)発明者 ジョン・ラルフ・ウルフ アメリカ合衆国85737 アリゾナ州、タ ックソン、ノース・インゴット・ループ 11488 (56)参考文献 特開 平２−267653（ＪＰ，Ａ)

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】複数のホストコンピュータによる１台の記
    憶装置へのアクセスもしくは１台の記憶制御装置へのア
    クセスによって生じる該ホストコンピュータ間のコンテ
    ンション期間中に該ホストコンピュータと複数の該記憶
    装置との間の通信を調整し、該記憶制御装置を少なくと
    も１本のチャネルによって該ホストコンピュータのそれ
    ぞれに接続してデータ通信を行い、さらに該記憶制御装
    置を該記憶装置のそれぞれに接続して該記憶装置と該ホ
    ストコンピュータとの間の通信を選択的に設定する、デ
    ータ処理システムにおける方法であって、 該記憶制御装置のアクセス要求ブロックを初期化し、 各チャネルについての制御カウンタを初期化し、 該記憶制御装置がチャネルを解放したとき、該アクセス
    要求ブロック内にレコードを有する各チャネルについて
    の該制御カウンタにインデックスを付与し、 チャネルがアクセス要求を行った後にそのアクセスを拒
    絶されたとき、該アクセス要求のレコードを該アクセス
    要求ブロック内に入れ、 チャネルが記憶制御装置のアクセスを獲得したとき、そ
    のチャネルのついての該制御カウンタを再初期化し、 各チャネルについての該制御カウンタを複数の閾値と比
    較し、 該比較ステップから生じた結果によって、各チャネルに
    よる記憶制御装置への優先的アクセスに関して該データ
    処理システムの動作モードを設定するステップからなる
    上記データ処理システムにおける方法。
  2. 【請求項２】各記憶装置のデバイスエンド信号待ちをし
    ているチャネルをリストする、該各記憶装置についての
    フロント・キューとバック・キューを作り、 各記憶装置へのアクセスを許可されているチャネルをリ
    ストする呼出しリストを作り、 前記記憶制御装置が、チャネルを介して記憶装置への入
    出力開始信号を受信したとき、そのチャネルが呼出しリ
    スト上にあるかどうかを判断し、 該チャネルが呼出しリスト上になかった場合は、デバイ
    スビジー信号を与え、該チャネルを該記憶装置について
    の該バック・キューにリストし、 該チャネルが呼出しリスト上にあった場合は、さらに該
    記憶装置が使用可能であるかどうかを判断し、 該記憶装置が使用不可であった場合は、該チャネルを該
    記憶装置についての該フロント・キューにリストし、 該記憶装置が使用可能であった場合は、該チャネルにア
    クセスを許可するステップからなる請求項１記載の方
    法。
  3. 【請求項３】前記複数の閾値が、優先レベル、ブロック
    要求レベル、及び故障レベルの３個のインデックスレベ
    ルを含む請求項１記載の方法。
  4. 【請求項４】チャネルを介した入出力動作が完了したと
    き、前記フロント・キューをその内容を定めるために検
    査し、 該フロント・キューに他のチャネルがリストされていな
    い場合は、前記バック・キュー内にいずれかのチャネル
    がリストされていればそれを該フロント・キューにリス
    トし、該バック・キューをクリアし、前記呼出しリスト
    をリセットして全てのチャネルを許可状態にし、 該フロント・キューに他のチャネルがリストされている
    場合は、入出力動作を完了した上記チャネルを呼出しリ
    ストから除くステップからなる請求項２記載の方法。
  5. 【請求項５】複数のホストコンピュータによる１台の記
    憶装置へのアクセスもしくは１台の記憶制御装置へのア
    クセスによって生じる該ホストコンピュータ間のコンテ
    ンション期間中に該ホストコンピュータと複数の該記憶
    装置との間の通信を調整し、該記憶制御装置を少なくと
    も１本のチャネルによって該ホストコンピュータのそれ
    ぞれに接続してデータ通信を行い、さらに該記憶制御装
    置を該記憶装置のそれぞれに接続して該記憶装置と該ホ
    ストコンピュータとの間の通信を選択的に設定する、デ
    ータ処理システムにおける方法であって、 該各記憶装置のデバイスエンド信号待ちをしているチャ
    ネルをリストする、該各記憶装置についてのフロント・
    キューとバック・キューを作り、 該各記憶装置へのアクセスを許可されているチャネルを
    リストする呼出しリストを作り、 該記憶制御装置が、チャネルを介して記憶装置への入出
    力開始信号を受信したとき、そのチャネルが該呼出しリ
    スト上にあるかどうかを判断し、 該チャネルが呼出しリスト上になかった場合は、デバイ
    スビジー信号を与え、該チャネルを該記憶装置について
    の該バック・キューにリストし、 該チャネルが呼出しリスト上にあった場合は、さらに該
    記憶装置が使用可能であるかどうかを判断し、 該記憶装置が使用不可であった場合は、該チャネルを該
    記憶装置についての該フロント・キューにリストし、 該記憶装置が使用可能であった場合は、該チャネルにア
    クセスを許可するステップからなる上記のデータ処理シ
    ステムにおける方法。
  6. 【請求項６】前記記憶制御装置のアクセス要求ブロック
    を初期化し、 各チャネルについての制御カウンタを初期化し、 該記憶制御装置がチャネルを解放したとき、該アクセス
    要求ブロック内にレコードを有する各チャネルについて
    の該制御カウンタにインデックスを付与し、 チャネルがアクセス要求を行った後にそのアクセスを拒
    絶されたとき、該アクセス要求のレコードを該アクセス
    要求ブロック内に入れ、 チャネルが記憶制御装置のアクセスを獲得したとき、そ
    のチャネルのついての該制御カウンタを再初期化し、 各チャネルについての該制御カウンタを複数の閾値と比
    較し、 該比較ステップから生じた結果によって、各チャネルに
    よる記憶制御装置への優先的アクセスに関して該データ
    処理システムの動作モードを設定するステップからなる
    請求項５記載の方法。
  7. 【請求項７】チャネルを介した入出力動作が完了したと
    き、前記フロント・キューをその内容を定めるために調
    べ、 該フロント・キューに他のチャネルがリストされていな
    い場合は、前記バック・キュー内にいずれかのチャネル
    がリストされていればそれを該フロント・キューにリス
    トし、該バック・キューをクリアし、前記呼出しリスト
    をリセットして全てのチャネルを許可状態にし、 該フロント・キューに他のチャネルがリストされている
    場合は、入出力動作を完了した上記チャネルを呼出しリ
    ストから除くステップからなる請求項５記載の方法。
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