JP2595501B2 - Image quality improvement device - Google Patents

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。DETAILED DESCRIPTION OF THE INVENTION The present invention will be described in the following order.

Ａ産業上の利用分野 Ｂ発明の概要 Ｃ従来の技術（第13図） Ｄ発明が解決しようとする問題点（第13図） Ｅ問題点を解決するための手段（第１図） Ｆ作用（第１図） Ｇ実施例（第１図〜第12図） Ｈ発明の効果 Ａ産業上の利用分野 本発明は画質改善装置に関し、特にラスタ表示画像を
用いコンピユータグラフイツクス、放送用特殊効果装置
などに適用して好適なものである。A Industrial application field B Outline of the invention C Conventional technology (Fig. 13) D Problems to be solved by the invention (Fig. 13) E Means for solving the problems (Fig. 1) F function ( FIG. 1) G embodiment (FIGS. 1 to 12) Effects of the invention H A. Field of application in the industry The present invention relates to an image quality improvement device, and more particularly to a computer graphics, a special effect device for broadcasting using a raster display image. It is suitable to be applied to such as.

Ｂ発明の概要 本発明は、ラスタ表示画像を用いるコンピユータグラ
フイツクス、放送用特殊効果装置などにおいて、画像部
分の境界の傾きを求めて、この傾きに応じて境界付近の
各画素について内挿演算を行うことにより、境界線に沿
つて生じる階段形状のギザギザを軽減した画像を得るよ
うにしたものである。B. Summary of the Invention In the present invention, in computer graphics using a raster display image, a special effect device for broadcasting, and the like, the inclination of the boundary of an image portion is obtained, and interpolation is performed on each pixel near the boundary in accordance with the inclination. Is performed to obtain an image in which the step-shaped jaggedness generated along the boundary line is reduced.

Ｃ従来の技術 従来、コンピユータグラフイツクス、放送用特殊効果
装置などにおいては、デイジタル信号で表した画像情報
を演算処理して、例えば陰極線管（CRT）でなるラスタ
表示型の表示器の表示画面上に例えば回転、拡大又は縮
小された画像や、立体的な画像を表示するようになされ
ている。C Conventional Technology Conventionally, in computer graphics, special effect devices for broadcasting, and the like, image information represented by digital signals is subjected to arithmetic processing to display screens of, for example, a cathode ray tube (CRT) of a raster display type. For example, a rotated, enlarged or reduced image or a three-dimensional image is displayed thereon.

これらの表示画像は画素を単位として表示されるため
に、第13図で示すように、表示画像DISP上の各画像部分
１、２、３、４の境界５の輪郭線に、水平方向又は垂直
方向の傾きに応じた階段形状のギザギザが生じ、これが
実用上オペレータに見苦しさを感じさせる原因になつて
いる。Since these display images are displayed in units of pixels, as shown in FIG. 13, the outline of the boundary 5 of each image portion 1, 2, 3, 4 on the display image DISP is horizontally or vertically Stair-shaped jaggedness occurs in accordance with the inclination of the direction, which causes the operator to feel unsightly in practical use.

この現象を軽減する方法として従来、表示画像信号を
全体としてフイルタに通すことによつて階段形状のギザ
ギザをぼかす方法が採用されてきた。As a method of reducing this phenomenon, a method of blurring the step-shaped jaggedness by passing a display image signal as a whole through a filter has conventionally been adopted.

Ｄ発明が解決しようとする問題点 ところが、表示画像信号全体についてフイルタをかけ
た場合、境界部分のみならず、表示画像全体がほけてし
まうという問題点があつた。Problem to be Solved by Invention D However, when filtering is performed on the entire display image signal, there is a problem that not only the boundary portion but also the entire display image is unclear.

これを解決する手段として、例えば特願昭60−89176
号明細書に開示されている方法がある。この方法は、表
示画像の画像情報から境界部分を検出し、この検出結果
に基づいて、境界部分のみにフイルタをかけて、階段形
状のギザギザをぼかす方法もあるが、この場合、階段形
状のギザギザがない境界、例えば水平方向又は垂直方向
に対して傾きをもたない境界の画像も不必要にぼけてし
まう欠点があつた。As means for solving this, for example, Japanese Patent Application No. 60-89176
There is a method disclosed in the specification. In this method, a boundary portion is detected from image information of a display image, and based on the detection result, a filter is applied only to the boundary portion to blur a stair-shaped jagged portion.In this case, however, a stair-shaped jagged portion is used. There is a disadvantage that an image of a boundary having no image, for example, a boundary having no inclination with respect to the horizontal direction or the vertical direction, is unnecessarily blurred.

さらに境界部分の傾きを求めて、この傾きに応じてフ
イルタの量を変化させる方法も考えられるが、装置の構
成がきわめて複雑かつ大規模なものとなるため、実用化
することは困難であつた。Further, a method of obtaining the inclination of the boundary portion and changing the amount of the filter in accordance with the inclination is also conceivable. However, since the configuration of the apparatus becomes extremely complicated and large-scale, it has been difficult to put it to practical use. .

さらに表示画像を作成する演算処理過程において、境
界となる画像部分を考慮して、表示画像作成前に当該部
分をフイルタにかける方法も考えられるが、処理が複雑
なものとなるため、装置の構成が大型かつ複雑なものに
なる問題点があつた。In addition, in the calculation process of creating a display image, a method of filtering the portion before creating the display image may be considered in consideration of an image portion serving as a boundary. However, since the process is complicated, the configuration of the apparatus is complicated. However, there was a problem that it became large and complicated.

本発明は以上の点を考慮してなされたもので、表示画
像のうち、画像部分の境界に現れる階段形状のギザギザ
を軽減することにより、一段と画質を改善し得る画質改
善装置を提案しようとするものである。The present invention has been made in view of the above points, and aims to propose an image quality improvement device capable of further improving the image quality by reducing the step-shaped jaggedness appearing at the boundary of the image portion in the display image. Things.

Ｅ問題点を解決するための手段 かかる問題点を解決するために本発明においては、入
力画像（DIN）を画像変換し、変換後の画像を表示する
信号処理装置の画質改善装置（10）において、変換後の
画像の背景を示すフラグと変換後の画像の表裏を示すフ
ラグとに基づいて、変換後の画像の境界を検出する境界
検出回路（11）と、該境界検出回路（11）から出力され
る境界を示す境界検出データ（DS）に基づいて、水平又
は垂直方向に対する境界の傾きを示す傾き情報データ
（DSP）を出力する傾き検出回路（12）と、傾き情報デ
ータ（DSP）に基づいて、変換後の画像の境界に発生す
る階段形状のギザギザを補正する補正回路（13）とを設
けるようにする。Means for Solving E Problem In order to solve such a problem, according to the present invention, an image quality improvement device (10) of a signal processing device for converting an input image (DIN) and displaying the converted image is provided. A boundary detection circuit (11) for detecting a boundary of the converted image based on a flag indicating the background of the converted image and a flag indicating the front and back of the converted image; A slope detection circuit (12) for outputting slope information data (DSP) indicating the slope of the boundary with respect to the horizontal or vertical direction based on the boundary detection data (DS) indicating the output boundary; And a correction circuit (13) for correcting the step-shaped jaggedness generated at the boundary of the image after the conversion.

Ｆ作用 境界検出回路11は画像情報DINを画像変換した後、変
換後の画像の背景を示すフラグと表裏を示すフラグとに
基づいて画像部分の境界を検出し、当該検出結果より傾
き検出回路12において境界を構成する各境界点の画素に
ついて水平方向又は垂直方向に対する各々の傾き情報DS
Pを得る。F function The boundary detection circuit 11 converts the image information DIN into an image, detects the boundary of the image portion based on the flag indicating the background of the converted image and the flag indicating the front and back, and based on the detection result, the inclination detection circuit 12 In each of the pixels at each boundary point constituting the boundary, the respective slope information DS with respect to the horizontal or vertical direction
Get P.

補正回路12は、各境界点近傍の水平又は垂直方向の画
素の画素情報を傾き情報DSPに応じて、境界線に沿つた
階段形状のギザギザを補正する。The correction circuit 12 corrects the pixel information of the pixels in the horizontal or vertical direction near each boundary point in accordance with the inclination information DSP, so that the step-shaped jaggedness along the boundary line is corrected.

かくして傾きに応じて境界線に沿つた階段形状のギザ
ギザの部分のみ補正をかけることができるので、他の部
分の画質には変化を与えることのない画質改善装置を得
ることができる。In this way, it is possible to correct only the step-shaped jagged portions along the boundary line according to the inclination, so that it is possible to obtain an image quality improving device that does not change the image quality of other portions.

Ｇ実施例 以下図面について、放送用特殊効果装置において、ラ
スタ画像信号の水平方向の画質を改善する場合に本発明
を適用した一実施例について詳述する。G Example Hereinafter, an example in which the present invention is applied to improve the horizontal image quality of a raster image signal in a special effect device for broadcasting will be described in detail with reference to the drawings.

第１図において、10は全体として画質改善装置を示
し、ラスタ画像信号でなる入力画像情報DINが境界検出
回路11に入力される。In FIG. 1, reference numeral 10 denotes an image quality improvement device as a whole, and input image information DIN including a raster image signal is input to a boundary detection circuit 11.

境界検出回路11は背景フラグメモリ17、表裏フラグメ
モリ18、画像アドレスメモリ19を有する。各メモリ17〜
19は入力画像情報DINの各画素データの垂直及び水平方
向の画素数と同じ水平及び垂直方向の画素数を有するメ
モリエリアを有する。背景フラグメモリ17及び表裏フラ
ツグメモリ18は、例えば各画素について１ビツトで構成
されたプレーンメモリでなる。画像アドレスメモリ19は
例えば、各画素について８ビツトで構成されたプレーン
メモリでなる。The boundary detection circuit 11 has a background flag memory 17, a front and back flag memory 18, and an image address memory 19. Each memory 17 ~
Reference numeral 19 has a memory area having the same number of horizontal and vertical pixels as the number of vertical and horizontal pixels of each pixel data of the input image information DIN. The background flag memory 17 and the front and back flag memory 18 are, for example, plane memories each composed of one bit for each pixel. The image address memory 19 is, for example, a plane memory composed of 8 bits for each pixel.

ここで例えば第13図について上述したように、背景部
分の画像部分１及び原画像の表面からなる画像部分２及
び４と、原画像の裏面からなる画像部分３で構成された
変換画像の画像情報DINが入力されると、境界検出回路1
1は背景画像部分（以下単に背景部分と呼ぶ）１と、他
の画像部分２〜４とを入力画像情報DINの各画素データ
ごとに識別する。Here, as described above with reference to FIG. 13, for example, the image information of the converted image composed of the image part 1 of the background part, the image parts 2 and 4 composed of the front side of the original image, and the image part 3 composed of the back side of the original image When DIN is input, the boundary detection circuit 1
1 identifies a background image portion (hereinafter simply referred to as a background portion) 1 and other image portions 2 to 4 for each pixel data of the input image information DIN.

当該画素データが背景部分１を表す場合は、第２図に
示すように、背景フラグメモリ17の当該画素データに対
応するメモリエリアに論理「０」レベルの背景フラグデ
ータを格納し、他の画像部分２〜４を表す場合は、同様
に対応するメモリエリアに論理「１」レベルの背景フラ
グデータを格納する。When the pixel data represents the background portion 1, as shown in FIG. 2, the background flag data of the logical "0" level is stored in the memory area of the background flag memory 17 corresponding to the pixel data, and the other image data is stored. When the portions 2 to 4 are represented, the background flag data of the logic “1” level is stored in the corresponding memory area.

当該背景フラグデータは、入力画像情報DINに対応し
て読み出されて、微分回路20に出力される。The background flag data is read out corresponding to the input image information DIN, and output to the differentiating circuit 20.

微分回路20は順次読み出されて来る背景フラグデータ
の論理レベルが「０」から「１」、又は「１」から
「０」に変化したとき論理「１」レベルの検出出力送出
する。かくして第３図に示すように、入力画像情報DIN
の各走査ラインごとに、背景部分１と、他の画像部分２
〜４との水平方向の境界部分に対応するタイミングで論
理レベル「１」となる境界検出データDS1が得られる。The differentiating circuit 20 sends out a detection output of a logic "1" level when the logic level of the background flag data sequentially read changes from "0" to "1" or from "1" to "0". Thus, as shown in FIG.
For each scanning line, a background portion 1 and another image portion 2
The boundary detection data DS1 having the logical level "1" is obtained at the timing corresponding to the horizontal boundary with the data.

一方表裏フラグメモリ18には、入力画像情報DINを構
成する画像部分の曲面上の法線ベクトルが表示画像の表
面を向いているとき、当該画素に対応するメモリエリア
に論理レベル「１」の表裏フラグデータを格納し、逆に
裏面を向いているとき対応するメモリエリアに論理レベ
ル「０」の表裏フラグデータを格納する。かくして、第
４図に示すように、入力画像の表面の画像部分２及び４
と、裏面の画像部分３及び背景部分１を表す表裏フラツ
グデータが表裏フラグデータメモリ18に得られる。On the other hand, when the normal vector on the curved surface of the image part constituting the input image information DIN faces the surface of the display image, the front and back flag memory 18 stores the front and back of the logical level “1” in the memory area corresponding to the pixel. The flag data is stored. On the other hand, when facing the back, the front and back flag data of the logic level “0” is stored in the corresponding memory area. Thus, as shown in FIG. 4, image portions 2 and 4 on the surface of the input image
And front and back flag data representing the back image portion 3 and the background portion 1 are obtained in the front and back flag data memory 18.

微分回路21は、微分回路20と同じように動作して、表
部分の画像部分２及び４と、裏面の画像部分３及び背景
部分１との水平方向の境界部分に対応するタイミングで
論理「１」となる境界データDS2を送出する。The differentiating circuit 21 operates in the same manner as the differentiating circuit 20, and outputs a logic "1" at a timing corresponding to a horizontal boundary between the image portions 2 and 4 on the front portion and the image portion 3 and the background portion 1 on the back surface. Is transmitted.

一方画像アドレスメモリ19には、入力画像情報の各画
素ごとに、各画素が属するブロツクアドレスが順次格納
される。On the other hand, the image address memory 19 sequentially stores the block address to which each pixel belongs for each pixel of the input image information.

この実施例の場合、入力画像情報DINの画像変換前の
原画像は、第６図に示すように、所定数例えば、16×16
のブロツクに分割され、各ブロツクに一端部から他端部
に次第にインクリメントするようなアドレス番地がブロ
ツクアドレスとして割り当てられる。In the case of this embodiment, the original image before the image conversion of the input image information DIN has a predetermined number, for example, 16 × 16, as shown in FIG.
, And each block is assigned an address address which is gradually incremented from one end to the other end as a block address.

画像アドレスデータは、入力画像情報DINに対応して
読み出されて比較回路22に出力される。比較回路22は互
いに隣接する画素のうち、アドレスデータの内容が極端
に相違する画素位置を検出し、シルエツト部分であると
判断して、そのタイミングで論理「１」レベルとなる境
界データDS3を送出する。The image address data is read out corresponding to the input image information DIN and output to the comparison circuit 22. The comparison circuit 22 detects a pixel position in which the contents of the address data are extremely different among the adjacent pixels, determines that the pixel portion is a silent portion, and sends out the boundary data DS3 having the logic "1" level at that timing. I do.

かくして比較回路22は、第７図に示すように、画像部
分２、３及び４の水平方向の境界部分に対応して論理
「１」となる境界データDS3を得る。Thus, as shown in FIG. 7, the comparison circuit 22 obtains boundary data DS3 which becomes logical "1" corresponding to the horizontal boundary portions of the image portions 2, 3 and 4.

境界検出回路11は、オア回路24を介して境界データDS
1〜DS3の論理和を、画像部分１〜５の全ての境界を表す
境界情報DSとして、傾き検出回路12に出力する。The boundary detection circuit 11 outputs the boundary data DS via the OR circuit 24.
The logical sum of 1 to DS3 is output to the inclination detection circuit 12 as boundary information DS representing all boundaries of the image portions 1 to 5.

傾き検出回路12は、所定の垂直及び水平方向の複数の
画素、例えば垂直方向に３画素及び水平方向に３画素
（すなわち３×３画素）で構成されたマトリツクス構成
の複数のウインドW0−１〜W3−２（第９図）を有する例
えばリードオンリーメモリ構成のウインドマツチング回
路25を有し、このマツチング回路25に対して、例えば１
キロビツトのランダムアクセスメモリ構成の1H遅延回路
26及び27と、例えばレジスタ構成の１画素遅延回路28〜
33とでなる画像データ抽出部24から画素データDMを与え
る。The inclination detection circuit 12 includes a plurality of windows W0-1 having a matrix configuration composed of a plurality of pixels in predetermined vertical and horizontal directions, for example, three pixels in the vertical direction and three pixels in the horizontal direction (that is, 3 × 3 pixels). A window matching circuit 25 having, for example, a read-only memory configuration having W3-2 (FIG. 9) is provided.
1H delay circuit with kilobit random access memory configuration
26 and 27 and, for example, one-pixel delay circuits 28 to
The pixel data DM is given from the image data extraction unit 24 of 33.

境界情報DSは１画素ずつウインド部35の１画素遅延回
路28および29に順次与えられ、かくしてウインドマツチ
ング回路25に、第８図に示すように、現在到来した画素
データDM3−３を直接与え、また１サンプリング期間前
のデータDM3−２を１画素遅延回路28から与え、さらに
２サンプリング期間前の画素データDM3−１を１画素遅
延回路29から与える。The boundary information DS is sequentially supplied one pixel at a time to the one-pixel delay circuits 28 and 29 of the window section 35. Thus, as shown in FIG. 8, the currently arrived pixel data DM3-3 is directly supplied to the window matching circuit 25. The data DM3-2 one sampling period before is supplied from the one-pixel delay circuit 28, and the pixel data DM3-1 two sampling periods before is supplied from the one-pixel delay circuit 29.

またこれと同時に、1H遅延回路26の出力端に１水平走
査期間だけ前の画素データDM2−３が得られており、こ
れがウインドマツチング回路25に与えられると共に、こ
の画素データDM2−３よりそれぞれ１サンプリング期間
および２サンプリング期間だけ前の画素データDM2−２
およびDM2−１がそれぞれ１画素遅延回路30および31か
らウインドマツチング回路25に与えられる。At the same time, the pixel data DM2-3 one horizontal scanning period earlier is obtained at the output end of the 1H delay circuit 26, and this is supplied to the window matching circuit 25, and the pixel data DM2-3 is output from the pixel data DM2-3. Pixel data DM2-2 before one sampling period and two sampling periods before
And DM2-1 are applied to the window matching circuit 25 from the one-pixel delay circuits 30 and 31, respectively.

さらにこれと同時に、1H遅延回路27の出力端に２水平
走査期間だけ前の画素データDM1−３が得られており、
これがウインドマツチング回路25に与えられると共に、
この画素データDM1−３よりそれぞれ１サンプリング期
間及び２サンプリング期間だけ前の画素データDM1−２
及びDM1−１がそれぞれ１画素遅延回路32及び33からウ
インドマツチング回路25に与えられる。Further, at the same time, pixel data DM1-3 before two horizontal scanning periods are obtained at the output end of the 1H delay circuit 27,
This is given to the window matching circuit 25,
The pixel data DM1-2 before the pixel data DM1-3 by one sampling period and two sampling periods respectively.
And DM1-1 are supplied to the window matching circuit 25 from the one-pixel delay circuits 32 and 33, respectively.

かくして傾き検出回路には、順次到来する境界情報DS
の画素データを３×３画素ずつ画素データ抽出部24にお
いて抽出して画素データとして同時にウインドマツチン
グ回路25に供給するようになされている。Thus, the boundary information DS that sequentially arrives is provided to the inclination detection circuit.
The pixel data of 3 × 3 pixels are extracted by the pixel data extracting unit 24 and supplied to the window matching circuit 25 as pixel data at the same time.

ウインドマツチング回路25は順次入力さる画素データ
DM1−１〜DM3−３の内容を、画素データDM2−１（第８
図）を中心として、水平方向に対する境界の画素の傾き
を検定するウインドW0−１〜W3−２（第９図）と比較し
て、内容が一致したウインドW0−１〜W3−２に対応する
傾き情報DPSを得る。The window matching circuit 25 receives pixel data sequentially input.
The contents of DM1-1 to DM3-3 are converted to pixel data DM2-1 (eighth
FIG. 9), the windows W0-1 to W3-2 (FIG. 9) for examining the inclination of the boundary pixel with respect to the horizontal direction correspond to the windows W0-1 to W3-2 whose contents match. Obtain the tilt information DPS.

ウインドW0−１は、第９図（Ａ）に示すように、画素
データDM1−１〜DM3−３のうち画素データDM2−１が論
理「０」のとき（他の画素データは判断しない）、画素
データDM2−１と境界線の画素が一致しないと判断して
パターン「０」の傾き情報DSPを出力する。As shown in FIG. 9 (A), when the pixel data DM2-1 among the pixel data DM1-1 to DM3-3 is logic "0" (the other pixel data is not determined), the window W0-1 is, as shown in FIG. It judges that the pixel data DM2-1 and the pixel of the boundary line do not match, and outputs the slope information DSP of the pattern “0”.

また、ウインドW0−２は第９図（Ｂ）に示すように、
画像データDM1−１、DM2−１、及びDM3−１が論理
「１」のとき、画素データDM2−１を中心として境界線
が垂直になると判断してパターン「０」の傾き情報DSP
を出力する。The window W0-2 is, as shown in FIG.
When the image data DM1-1, DM2-1, and DM3-1 are logic "1", it is determined that the boundary is vertical with respect to the pixel data DM2-1, and the slope information DSP of the pattern "0" is determined.
Is output.

さらに、ウインドW1−１は、第９図（Ｃ）に示すよう
に、画素データDM1−１が論理「０」で、かつ画素デー
タDM1−２及びDM2−１が論理「１」のとき、画像データ
DM2−１を中心として境界線の画素が水平方向に対して
＋45゜の角度の方向に延長していると判断してパターン
「１」の傾き情報DSPを出力する。Further, as shown in FIG. 9 (C), when the pixel data DM1-1 is logic “0” and the pixel data DM1-2 and DM2-1 are logic “1”, the window W1-1 data
It is determined that the pixel of the boundary line extends in the direction of an angle of + 45 ° with respect to the horizontal direction around DM2-1, and the inclination information DSP of the pattern “1” is output.

さらに、ウインドW1−２は、第９図（Ｄ）に示すよう
に、画素データDM3−１が論理「０」で、かつ画素デー
タDM2−１及びDM3−２が論理「１」のとき、画素データ
DM2−１を中心として境界線の画素が水平方向に対して
−45゜の角度の方向に延長していると判断してパターン
「１」の傾き情報DSPを送出する。Further, as shown in FIG. 9 (D), when the pixel data DM3-1 is logic "0" and the pixel data DM2-1 and DM3-2 are logic "1", the window W1-2 is a pixel. data
It is determined that the pixel of the boundary line extends in the direction of an angle of −45 ° with respect to the horizontal direction with respect to DM2-1, and the inclination information DSP of the pattern “1” is transmitted.

さらに、ウインドW2−１は、第９図（Ｅ）に示すよう
に、画素データDM1−１及びDM1−２が論理「０」で、か
つ画素データDM1−３及びDM2−１が論理「１」のとき、
画素データDM2−１を中心として境界線の画素が水平方
向に対して第９図（Ｃ）の場合より緩やかに傾いている
と判断してパターン「２」の傾き情報DSPを出力する。Further, in the window W2-1, as shown in FIG. 9 (E), the pixel data DM1-1 and DM1-2 are logic "0", and the pixel data DM1-3 and DM2-1 are logic "1". When,
It is determined that the pixel of the boundary line with respect to the pixel data DM2-1 is inclined more gradually than the case of FIG. 9C with respect to the horizontal direction, and the inclination information DSP of the pattern "2" is output.

さらに、ウインドW2−２は、第９図（Ｆ）に示すよう
に、画素データDM3−１及びDM3−２が論理「０」で、か
つ画素データDM2−１及びDM3−３が論理「１」のとき、
境界線の画素が第９図（Ｄ）の場合より緩やかに傾いて
いると判定してパターン「２」の傾き情報DSPを出力す
る。Further, in the window W2-2, as shown in FIG. 9 (F), the pixel data DM3-1 and DM3-2 are logic "0" and the pixel data DM2-1 and DM3-3 are logic "1". When,
It is determined that the pixels of the boundary line are inclined more gradually than in the case of FIG. 9 (D), and the inclination information DSP of the pattern “2” is output.

さらに、ウインドW3−１は、第９図（Ｇ）に示すよう
に、画素データDM1−１〜DM1−３が論理「０」で、かつ
画素データDM2−１が論理「１」のとき、第９図（Ｅ）
の場合よりさらに傾きが緩やかであると判断してパター
ン「３」の傾き情報DSPを出力する。Further, as shown in FIG. 9 (G), when the pixel data DM1-1 to DM1-3 are at logic "0" and the pixel data DM2-1 is at logic "1", the window W3-1 is in the state shown in FIG. Fig. 9 (E)
Then, it is determined that the inclination is gentler than in the case of, and the inclination information DSP of the pattern “3” is output.

さらに、ウインドW3−２は、第９図（Ｈ）に示すよう
に、画素データDM3−１〜DM3−３が論理「０」で、かつ
画素データDM2−１が論理「１」のとき、第９図（Ｆ）
の場合よりさらに傾きが緩やかであると判断してパター
ン「３」の傾き情報DSPを出力する。Further, as shown in FIG. 9 (H), when the pixel data DM3-1 to DM3-3 are at logic "0" and the pixel data DM2-1 is at logic "1", the window W3-2 is at Fig. 9 (F)
Then, it is determined that the inclination is gentler than in the case of, and the inclination information DSP of the pattern “3” is output.

傾き情報DSPは、「０」から「３」の順に優先順位が
設けられていて、ウインドマツチング回路25は、例えば
ウインドW3−１によつてパターン「３」の傾き情報DSP
を出力し、かつウインドW2−２によつてパターン「２」
の傾き情報DSPを出力した場合は、傾き情報DSPとしてパ
ターン「２」を出力する。The inclination information DSP is given a priority order from “0” to “3”, and the window matching circuit 25 uses, for example, a window W3-1 to determine the inclination information DSP of the pattern “3”.
And outputs the pattern "2" by window W2-2.
When the slope information DSP is output, the pattern “2” is output as the slope information DSP.

例えば、第10図に示すような境界情報DSが傾き検出回
路12に順次入力されると、ウインドマツチング回路25に
入力される実線で示す範囲の画素データDM1−１〜DM3−
３が矢印ａの方向に順次移動しながら抽出されて行くよ
うになる。For example, when the boundary information DS as shown in FIG. 10 is sequentially input to the inclination detection circuit 12, the pixel data DM1-1 to DM3- in the range indicated by the solid line input to the window matching circuit 25
3 is extracted while sequentially moving in the direction of arrow a.

例えば、位置PAにおける画素データDM1−１〜DM3−３
は、いずれも論理「０」となり、ウインドマツチング回
路25のウインドW0−１と一致する。従つて傾き検出回路
12は傾き情報DSPとしてパターン「０」を出力する。For example, pixel data DM1-1 to DM3-3 at position PA
Are all logical "0" and coincide with the window W0-1 of the window matching circuit 25. Therefore, the inclination detection circuit
Numeral 12 outputs a pattern "0" as inclination information DSP.

さらに、位置PAから位置PBに至までの間、画素データ
DM2−１は論理「０」となりウインドW0−１が一致する
のでこの間傾き検出回路12は引き続きパターン「０」の
傾き情報DSPを出力する。Further, during the period from the position PA to the position PB, the pixel data is
Since DM2-1 becomes logic "0" and the windows W0-1 coincide with each other, the inclination detecting circuit 12 continuously outputs the inclination information DSP of the pattern "0" during this time.

やがて位置PBにおいて、画素データDM2−１が論理
「１」になり、かつ他の画素データDM1−１〜DM1〜３及
びDM2−２〜DM3−３が論理「０」となると、ウインドW3
−１及びW3−２と一致してウインドマツチング回路25は
パターン「３」の傾き情報DSPを送出する。Eventually, at the position PB, when the pixel data DM2-1 becomes logic "1" and the other pixel data DM1-1 to DM1-3 and DM2-2 to DM3-3 become logic "0", the window W3
In accordance with -1 and W3-2, the window matching circuit 25 sends out the slope information DSP of the pattern "3".

また、位置PBから位置PCまでの間においては、画像デ
ータDM2−１は、いずれも論理「０」となり、ウインド
マツチング回路25はパターン「０」の傾き情報DSPを出
力する。Further, from the position PB to the position PC, the image data DM2-1 becomes logic "0", and the window matching circuit 25 outputs the slope information DSP of the pattern "0".

さらに位置PCにおいては、位置PBと同様にしてパター
ン「３」の傾き情報DSPが出力され、さらにその後続い
て位置PCから位置PDまでの間において、パターン「０」
の傾き情報DSPが出力される。Further, at the position PC, the inclination information DSP of the pattern “3” is output in the same manner as at the position PB, and subsequently, the pattern “0” is subsequently outputted from the position PC to the position PD.
Is output.

やがて位置PDにおいて、画素データDM2−１及びDM3−
３が論理「１」で、かつ他の画素データDM1−１〜DM1−
３及びDM2−２〜DM3−２が論理「０」となると、ウイン
ドW3−１からパターン「３」の傾き情報DSPが出力さ
れ、またウインドW2−２からパターン「２」の傾き情報
DSPが出力される。このとき、傾き検出回路12は、優先
順位に基づいてパターン「２」の傾き情報DSPを出力す
る。Eventually, at the position PD, the pixel data DM2-1 and DM3-
3 is logic "1" and the other pixel data DM1-1 to DM1-
3 and DM2-2 to DM3-2 become logic "0", the slope information DSP of the pattern "3" is output from the window W3-1, and the slope information of the pattern "2" from the window W2-2.
DSP is output. At this time, the inclination detection circuit 12 outputs the inclination information DSP of the pattern “2” based on the priority.

続いて傾き検出回路12は、地位PDから位置PEまでパタ
ーン「０」の傾き情報DSPを出力し、その後、位置PEに
おいてパターン「２」の傾き情報を送出する。Subsequently, the inclination detection circuit 12 outputs the inclination information DSP of the pattern “0” from the position PD to the position PE, and thereafter transmits the inclination information of the pattern “2” at the position PE.

さらに、位置PEから位置PFまでパターン「０」の傾き
情報DSPを出力した後、位置PFにおいて、画素データDM2
−１及びDM3−２が論理「１」で、他の画素データDM1−
１〜DM1−３、DM2−２〜DM3−１及びDM3−３が論理
「０」になると、ウインドW1−２及びウインドW3−１と
一致する。このときウインドW1−２はパターン「１」の
傾き情報DSPを出力し、かつウインドW3−１はパターン
「３」の傾き情報DSPを出力する。このときウインドマ
ツチング回路12は優先順序に従つてパターン「１」の、
傾き情報DSPを出力する。Further, after outputting the inclination information DSP of the pattern “0” from the position PE to the position PF, at the position PF, the pixel data DM2
-1 and DM3-2 are logic "1" and other pixel data DM1-
When 1 to DM1-3, DM2-2 to DM3-1 and DM3-3 become logic "0", they match the windows W1-2 and W3-1. At this time, window W1-2 outputs inclination information DSP of pattern "1", and window W3-1 outputs inclination information DSP of pattern "3". At this time, the window matching circuit 12 outputs the pattern “1” according to the priority order.
Outputs slope information DSP.

かくして第11図に示すように、第10図に対応する入力
画像情報DINの各画素を中心として、水平方向にパター
ン「０」、「３」、「３」、「２」、「２」、「１」、
「１」、「１」の傾き情報DSPが順次補正回路13に送出
される。Thus, as shown in FIG. 11, the patterns “0”, “3”, “3”, “2”, “2”, "1",
The slope information DSP of “1” and “1” is sequentially sent to the correction circuit 13.

補正回路13は内挿係数発生回路41と、例えばランダム
アクセスメモリからなる遅延回路46と、内挿係数発生回
路31から送出さる制御信号S1に応じてラツチ動作を行う
ラツチ回路42と、内挿係数発生回路31から送出される重
み付けデータDA及びDBに応じてそれぞれ重み付け動作を
行う乗算回路43及び44と、乗算回路33及び34の出力を加
算する加算回路45から構成される。The correction circuit 13 includes an interpolation coefficient generation circuit 41, a delay circuit 46 including, for example, a random access memory, a latch circuit 42 that performs a latch operation in accordance with a control signal S1 sent from the interpolation coefficient generation circuit 31, and an interpolation coefficient The multiplication circuits 43 and 44 perform weighting operations according to the weighting data DA and DB sent from the generation circuit 31, respectively, and the addition circuit 45 adds the outputs of the multiplication circuits 33 and 34.

内挿係数発生回路41は例えばリードオンリーメモリで
構成され、順次入力さる入力画像情報DINの各画素を中
心とした傾き情報DSPに対応して制御信号S1及び入力画
像DINの各画像情報の重み付けデータDA及びDBに出力す
る。The interpolation coefficient generation circuit 41 is constituted by, for example, a read-only memory, and the control signal S1 and weighting data of each image information of the input image DIN corresponding to the inclination information DSP centered on each pixel of the input image information DIN sequentially input. Output to DA and DB.

遅延回路46は、乗算回路43及び44において入力画像情
報DINの各画素情報が、対応する画素の重み付けデータD
A及びDBと同期するように、所定時間の間入力画像情報D
INを遅延させる。The delay circuit 46 converts the pixel information of the input image information DIN into the weighting data D of the corresponding pixel in the multiplication circuits 43 and 44.
Input image information D for a predetermined time so as to synchronize with A and DB
Delay IN.

ラツチ回路42は、制御信号S1に基づいて、ラツチ動作
を行い、例えばパターン「０」の傾き情報DSPが内挿係
数発生回路41に入力されると、これに対応してラツチ動
作を停止する。The latch circuit 42 performs a latch operation based on the control signal S1. For example, when the slope information DSP of the pattern “0” is input to the interpolation coefficient generation circuit 41, the latch operation is stopped correspondingly.

この結果、遅延回路46を介して入力された入力画像情
報DINが乗算回路43には入力されず、乗算回路44にのみ
入力される状態に制御される。As a result, the input image information DIN input via the delay circuit 46 is controlled not to be input to the multiplication circuit 43 but to be input only to the multiplication circuit 44.

一方パターン「１」、「２」及び「３」の傾き情報DS
Pが内挿係数発生回路41に入力されるとこれに応動し
て、ラツチ回路42がラツチ動作を行う。On the other hand, the inclination information DS of the patterns “1”, “2” and “3”
When P is input to the interpolation coefficient generation circuit 41, the latch circuit 42 performs a latch operation in response to this.

パターン「１」のときラツチ回路42は、ラツチした画
素情報から１画素分遅れた画素情報が遅延回路46から出
力されるまで、ラッチ動作を保持し、この間ラツチした
画素情報を乗算回路43に出力し続ける。When the pattern is “1”, the latch circuit 42 holds the latch operation until the pixel information delayed by one pixel from the latched pixel information is output from the delay circuit 46, and outputs the latched pixel information to the multiplication circuit 43 during this time. Keep doing.

さらにパターン「２」及び「３」のときラツチ回路42
は、それぞれ２画素分及び３画素分遅れた画素情報が遅
延回路46から出力されるまで、ラツチ動作を保持し、こ
の間ラツチした画素情報を乗算回路43に出力し続ける。Further, when the patterns are "2" and "3", the latch circuit 42
Holds the latch operation until the pixel information delayed by two pixels and three pixels, respectively, is output from the delay circuit 46, and continues to output the pixel information latched to the multiplication circuit 43 during this time.

一方乗算回路44は遅延回路46を介して入力さた画素情
報DINに当該入力に同期して入力される重み付けデータD
Bの重み付け係数を乗算してその乗算出力を画素情報DN
として加算回路45に出力する。On the other hand, the multiplying circuit 44 adds weighting data D input to the pixel information DIN input through the delay circuit 46 in synchronization with the input.
B is multiplied by the weighting coefficient, and the output is multiplied by pixel information DN.
Is output to the addition circuit 45.

同様にして、乗算回路43はラツチ回路42を介して入力
された画素情報に、重み付けデータDAの重み付け係数を
乗算してその乗算出力を画素情報DMとして加算回路45に
出力する。Similarly, the multiplication circuit 43 multiplies the pixel information input via the latch circuit 42 by a weighting coefficient of the weighting data DA, and outputs the multiplied output to the addition circuit 45 as pixel information DM.

加算回路45は画素情報DM及びDNを加算して、画素情報
DOを出力する。The addition circuit 45 adds the pixel information DM and DN to obtain the pixel information
Output DO.

例えば、第11図に示すように、画素情報DIN1のタイミ
ングで傾き情報DSPとしてパターン「０」が入力される
と、内挿係数発生回路41は重み付けデータDBとして係数
「１」を出力すると同時に、制御信号S1によつてラツチ
回路42のラツチ動作を停止する。For example, as shown in FIG. 11, when the pattern “0” is input as the inclination information DSP at the timing of the pixel information DIN1, the interpolation coefficient generation circuit 41 outputs the coefficient “1” as the weighting data DB, and at the same time, The latch operation of the latch circuit 42 is stopped by the control signal S1.

その結果、遅延回路46を介して入力された画像情報DI
N1は乗算回路43には入力されず、乗算回路44にのみ入力
されることとなる。As a result, the image information DI input via the delay circuit 46
N1 is not input to the multiplication circuit 43, but is input only to the multiplication circuit 44.

乗算回路44は画素情報DIN1の次の画素のタイミングで
この画素情報DINに重み付けデータDBの係数「１」を乗
算し、その乗算出力を画素情報DNとして送出する。The multiplication circuit 44 multiplies the pixel information DIN by the coefficient “1” of the weighting data DB at the timing of the pixel next to the pixel information DIN1, and outputs the multiplied output as pixel information DN.

この動作は、傾き情報DSPとしてパターン「０」が入
力される状態が続けば各画素情報のタイミングで繰り返
される。その結果加算回路45は乗算回路44の画素情報DN
（＝DIN1）を画素情報DOとして出力し、かくして傾き情
報DSPとしてパターン「０」以外のパターンが得られる
までの間、入力画素情報DINの画素情報DIN1が何ら補正
を受けることなく順次出力されることとなる。This operation is repeated at the timing of each pixel information as long as the pattern “0” is input as the inclination information DSP. As a result, the addition circuit 45 outputs the pixel information DN of the multiplication circuit 44.
(= DIN1) is output as the pixel information DO, and the pixel information DIN1 of the input pixel information DIN is sequentially output without any correction until a pattern other than the pattern “0” is obtained as the inclination information DSP. It will be.

やがて画素情報DIN2のタイミングで、傾き情報DSPと
してパターン「３」が入力されると、ラツチ回路42が制
御信号S1によつて４つ画素DIN2、DIN3、DIN4、DIN5の間
ラツチ動作する。これと同時に内挿係数発生回路41は重
み付けデータDAとして例えば画素情報DIN2、DIN3、DIN
4、DIN5のタイミングで順次係数「０」、「3/4」、「2/
4」、「1/4」を送出すると共に、重み付けデータDBとし
て例えば同様にして画素情報DIN2〜DIN5と同期して係数
「１」、「1/4」、「2/4」、「3/4」を送出する。When the pattern "3" is input as the inclination information DSP at the timing of the pixel information DIN2, the latch circuit 42 performs the latch operation among the four pixels DIN2, DIN3, DIN4, and DIN5 by the control signal S1. At the same time, the interpolation coefficient generation circuit 41 outputs, for example, pixel information DIN2, DIN3, DIN
4, Coefficients “0”, “3/4”, “2 /
4 ”and“ 1/4 ”, and the coefficients“ 1 ”,“ 1/4 ”,“ 2/4 ”,“ 3 / 4 "is sent.

従つて画素情報DIN2、DIN3、DIN4、DIN5のタイミング
で、乗算回路44から係数「１」、「1/4」、「2/4」、
「3/4」が重み付けされた画素情報DIN2、DIN3、DIN4、D
IN5が画素情報DNとして出力されると同時に、乗算回路4
3からラツチ回路42にラツチされている画素情報DIN2に
係数「０」、た画素情報DMが得られ、これが加算回路45
において加算される。Therefore, at the timing of the pixel information DIN2, DIN3, DIN4, and DIN5, the coefficients “1”, “1/4”, “2/4”,
"3/4" is weighted pixel information DIN2, DIN3, DIN4, D
When IN5 is output as pixel information DN, the multiplication circuit 4
The pixel information DM obtained by adding a coefficient “0” to the pixel information DIN2 latched to the latch circuit 42 from 3 is obtained.
Are added.

その結果加算回路45から画素情報DO（＝DM＋DN）とし
て、次式 DO2＝DIN2 ……（１） で表される画素情報DO2〜DO5からなる画素情報DOを順次
出力する。As a result, as the pixel information DO (= DM + DN) from the adder circuit 45, the following expression DO2 = DIN2 (1) Are sequentially output as pixel information DO including pixel information DO2 to DO5 represented by.

ここで例えば第12図（Ａ）で示すように、画素情報DI
N2が黒色を表し、画素情報DIN3〜５が白色を表している
ときは、第12図（Ｂ）に示すように、画素情報DO2〜DO
5）の表示画像は黒から徐々に白くなつて行くようにな
り、境界線がほけたようになる。Here, for example, as shown in FIG.
When N2 represents black and pixel information DIN3 to DIN5 represents white, as shown in FIG.
The display image of 5) gradually becomes white from black, and the border line is blurred.

さらに、第11図に示すように、画素情報DIN6の傾き情
報DSPとしてパターン「２」が入力されると、ラツチ回
路42は３つの画素情報DIN6、DIN7、DIN8の間画素情報DI
N6をラツチする。これと同時に、画素情報DIN6、DIN7及
びDIN8のタイミングで内挿係数発生回路41が重み付けデ
ータDAとして順次係数「０」、「2/3」、「1/3」を送出
すると共に、重み付けデータDBとして順次係数「１」、
「1/3」及び「2/3」を送出する。Further, as shown in FIG. 11, when the pattern “2” is input as the inclination information DSP of the pixel information DIN6, the latch circuit 42 outputs the pixel information DI between the three pixel information DIN6, DIN7, and DIN8.
Latch N6. At the same time, at the timing of the pixel information DIN6, DIN7, and DIN8, the interpolation coefficient generation circuit 41 sequentially sends out the coefficients “0”, “2/3”, and “1/3” as the weighting data DA, and outputs the weighting data DB. As the coefficient “1”,
Send "1/3" and "2/3".

その結果加算回路45は画素情報DIN6〜DIN8に対応し
て、次式 DO6＝DIN6 ……（５） の画素情報DO6〜DO8からなる画素情報DOを順次出力す
る。As a result, the adder circuit 45 calculates the following equation DO6 = DIN6 corresponding to the pixel information DIN6 to DIN8 (5) Is sequentially output.

これは、例えば第12図（Ａ）に示すように、画素情報
DIN6が表示画像の黒色部分を表し、画素情報DIN7及びDI
N8表示画像の白色部分を表すときは、第12図（Ｃ）で示
すように、画素情報DO6〜DO8の表示画像は傾き情報DSP
が「３」の場合より急に、黒から白になつて行くように
なる。This is, for example, as shown in FIG.
DIN6 represents the black portion of the display image, and pixel information DIN7 and DI
To represent the white portion of the N8 display image, as shown in FIG. 12 (C), the display images of the pixel information DO6 to DO8 are tilt information DSP
Is more suddenly changed from black to white than when "3".

さらに第11図に示すように、画素情報DIN9の傾き情報
DSPとしてパターン「１」が入力されると、ラツチ回路4
2は２つの画素情報DIN9、DIN10の間画素情報DIN9をラツ
チする。これと同時に、画素情報DIN9、DIN10のタイミ
ングで、内挿係数発生回路41が、重み付けデータDAとし
て例えば「０」、「1/2」を順次送出すると共に、重み
付けデータDBとして例えば「１」及び「1/2」を順次送
出する。Further, as shown in FIG. 11, the inclination information of the pixel information DIN9
When a pattern "1" is input as a DSP, the latch circuit 4
2 latches the pixel information DIN9 between the two pieces of pixel information DIN9 and DIN10. At the same time, at the timing of the pixel information DIN9 and DIN10, the interpolation coefficient generation circuit 41 sequentially sends out, for example, “0” and “1/2” as the weighting data DA, and outputs “1” and “1” as the weighting data DB. "1/2" is sequentially transmitted.

従つて加算回路45は画素情報DIN9及びDIN10に対応し
て、次式 DO9＝DIN9 ……（８） の画素情報DO9及びDO10からなる画素情報DOを順次出力
する。Accordingly, the adder circuit 45 calculates the following equation according to the pixel information DIN9 and DIN10: DO9 = DIN9 (8) , And sequentially outputs pixel information DO including the pixel information DO9 and DO10.

これは、例えば第12図（Ａ）に示すように、画素情報
DIN9が表示画像の黒色部分を表わし、画素情報DIN10が
表示画像の白色部分を表すときは、第12図（Ｄ）に示す
ように、画素情報DO9及びDO10の表示画像は傾き情報DSP
が「２」の場合よりさらに急に、黒から白になつて行く
ようになる。This is, for example, as shown in FIG.
When DIN9 represents a black portion of the display image and pixel information DIN10 represents a white portion of the display image, the display images of the pixel information DO9 and DO10 are tilt information DSP as shown in FIG.
Goes from black to white more abruptly than when is "2".

以上の構成において、例えば第13図で示すような背景
部分の画像部分１及び原画像の表面からなる画像部分３
で構成された変換画像の画素情報DINが入力されると、
境界検出回路11において、第２図に示すような背景部分
を画像部分１と、他の画像部分２〜４とを識別する背景
フラグデータが背景フラグデータメモリ17に得られる。In the above configuration, for example, the image portion 1 of the background portion and the image portion 3 of the surface of the original image as shown in FIG.
When the pixel information DIN of the converted image composed of is input,
In the boundary detecting circuit 11, background flag data for identifying the background portion as shown in FIG. 2 as the image portion 1 and the other image portions 2 to 4 are obtained in the background flag data memory 17.

さらに表裏フラグデータメモリ18には、第４図に示す
ような表面の画像部分２及び４と、他の画像部分とを識
別する表裏フラグデータが得られる。画像アドレスメモ
リ19には、第７図に示すような各画素を構成するブロツ
クアドレスが得られる。Further, the front and back flag data memory 18 obtains front and back flag data for identifying the image portions 2 and 4 on the front surface and other image portions as shown in FIG. In the image address memory 19, a block address constituting each pixel as shown in FIG. 7 is obtained.

これらのメモリ17〜19の内容に基づいて、各画像部分
１〜５の境界点の画素を論理「１」とする水平方向に対
する境界情報DSがラスタ表示の順に傾き検出回路12に出
力される。Based on the contents of these memories 17 to 19, boundary information DS in the horizontal direction in which the pixel at the boundary point of each of the image parts 1 to 5 is set to logic "1" is output to the inclination detection circuit 12 in the order of raster display.

傾き検出回路12において境界情報DSは画素DM1−１〜D
M3−３に変換された後、第９図に示すウインドW0−１〜
W3−２によつて画素データDM2−１を中心とする水平方
向の傾きを表す情報DSPが求められる。In the inclination detection circuit 12, the boundary information DS is the pixels DM1-1 to DM1-1.
After conversion to M3-3, windows W0-1 to W0-1 shown in FIG.
The information DSP representing the horizontal inclination around the pixel data DM2-1 is obtained by W3-2.

傾き情報DSPは順次補正回路13に出力されて、補正回
路13より入力画像情報DINの各画素情報を当該傾き情報D
SPに基づいて、重み付けした新たな画素情報DOが出力さ
れる。The tilt information DSP is sequentially output to the correction circuit 13, and the correction circuit 13 converts each pixel information of the input image information DIN to the tilt information D.
New weighted pixel information DO is output based on the SP.

当該重み付けは例えば、第10図の位置PB及びPCの部分
は、傾き情報DSPがパターン「３」となり、第12図
（Ｂ）に示すようにゆるやかに画質を変化するようにな
る。In the weighting, for example, in the position PB and PC portions in FIG. 10, the inclination information DSP has the pattern “3”, and the image quality gradually changes as shown in FIG. 12 (B).

さらに、位置PDの部分は傾き情報DSPがパターン
「２」となり、第12図（Ｃ）で示すように、上述の場合
より急に画質が変化するように重み付けされる。また、
位置PE及びPFの部分は、傾き情報DSPがパターン「１」
となり、第12図（Ｄ）に示すように、上述の場合よりさ
らに一段と急に画質が変化するように重み付けされる。Further, the position PD portion is weighted such that the inclination information DSP has a pattern "2" and the image quality changes more rapidly than in the above case, as shown in FIG. 12 (C). Also,
In the position PE and PF parts, the inclination information DSP has the pattern "1".
As shown in FIG. 12 (D), weighting is performed so that the image quality changes more rapidly than in the above case.

かくして、例えば境界線が水平方向又は垂直方向にの
み連続している場合は、傾き情報DSPがパターン「０」
となるため、入力画像情報DINの画素情報は何ら重み付
けされることなく出力される。一方、境界線が水平方向
に対して傾きを有している場合、その傾き情報DSPの内
容に応じて入力画像DINの境界線近傍の画素にのみ重み
付けがなされて、境界線に沿つて生じる階段形状のギザ
ギザを緩やかな変化に補正できる。Thus, for example, when the boundary line is continuous only in the horizontal direction or the vertical direction, the inclination information DSP has the pattern “0”.
Therefore, the pixel information of the input image information DIN is output without any weighting. On the other hand, when the boundary has a slope with respect to the horizontal direction, only the pixels near the boundary of the input image DIN are weighted according to the content of the slope information DSP, and the stairs generated along the boundary are weighted. The jagged shape can be corrected to a gradual change.

以上の構成によれば、境界線の傾きに応じて補正をか
けることによつて、境界線に沿つて生じた階段形状のギ
ザギザ部分のみを補正できるので、他の画像部分の画質
に影響を与えずに画質を改善し得る簡易な構成の画質改
善装置を得ることができる。According to the above configuration, by performing the correction in accordance with the inclination of the boundary line, only the jagged portion of the staircase shape generated along the boundary line can be corrected, so that the image quality of other image portions is affected. Therefore, it is possible to obtain an image quality improving device having a simple configuration capable of improving the image quality without using the image quality improving device.

なお上述の実施例においては、水平方向について画質
改善を行つたが、これに代え、又はこれと同時に、垂直
方向についての画質改善にも適用することができる。こ
の場合、垂直方向の傾き情報を得てこれに基づいて垂直
方向の画素情報を補正する方法以外に、水平方向の傾き
情報に基づいて垂直方向の画素情報を補正するようにし
ても良い。Although the image quality is improved in the horizontal direction in the above-described embodiment, the present invention can be applied to the image quality improvement in the vertical direction instead or simultaneously. In this case, in addition to the method of obtaining the tilt information in the vertical direction and correcting the pixel information in the vertical direction based on the information, the pixel information in the vertical direction may be corrected based on the tilt information in the horizontal direction.

また上述の実施例においては、ウインドWO−１〜W3−
２として水平方向に３画素分及び垂直方向に３画素分の
大きさのものを用いたが、ウインドの大きさはこれに限
らず広くしても良い。In the above-described embodiment, the windows WO-1 to W3-
Although a pixel having a size of three pixels in the horizontal direction and three pixels in the vertical direction is used as 2, the size of the window is not limited to this and may be wide.

Ｈ発明の効果 以上のように本発明によれば、変換後の画像の背景を
示すフラグと表裏を示すフラグとに基づいて画像部分の
境界線の傾きを求め、この傾きに応じて境界線に沿つて
生じる段階形状のギザギザを滑らかな変化に補正するこ
とにより、他の部分の画質には変化を与えることのない
画質改善装置を容易に得ることができる。H Effects of the Invention As described above, according to the present invention, the gradient of the boundary of the image portion is obtained based on the flag indicating the background of the converted image and the flag indicating the front and back sides. By correcting the stepped jaggedness that occurs along the way to a smooth change, it is possible to easily obtain an image quality improving device that does not change the image quality of other portions.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明による画質改善装置の一実施例を示すブ
ロツク図、第２図及び第３図は背景フラグデータの説明
に供する略線図、第４図及び第５図は表裏フラグデータ
の説明に供する略線図、第６図及び第７図は画像アドレ
スデータの説明に供する略線図、第８図はマトリクスデ
ータの説明に供する略線図、第９図はウインドの説明に
供する略線図、第10図はウインドマツチング回路の動作
の説明に供する略線図、第11図及び第12図は補正回路の
動作の説明に供する略線図、第13図は境界線に沿つて生
じる階段形状のギザギザの説明に供する略線図である。 １、２、３、４……画像部分、５……境界線、11……境
界検出回路、12……傾き検出回路、13……補正回路、17
……背景フラグメモリ、18……表裏フラグメモリ、19…
…画像アドレスメモリ、20、21……微分回路、22……比
較回路、25……ウインドマツチング回路、26、27……1H
遅延回路、28〜33……１画素遅延回路、33、34……乗算
回路、35……加算回路。FIG. 1 is a block diagram showing an embodiment of an image quality improving apparatus according to the present invention, FIGS. 2 and 3 are schematic diagrams for explaining background flag data, and FIGS. 4 and 5 are front and back flag data. FIGS. 6 and 7 are schematic diagrams for explaining image address data, FIG. 8 is a schematic diagram for explaining matrix data, and FIG. 9 is a schematic diagram for explaining windows. FIG. 10 is a schematic diagram for explaining the operation of the window matching circuit, FIGS. 11 and 12 are schematic diagrams for explaining the operation of the correction circuit, and FIG. It is an approximate line figure used for description of the stepped jaggedness which arises. 1, 2, 3, 4... Image portion, 5... Boundary line, 11... Boundary detection circuit, 12.
…… Background flag memory, 18 …… Front / back flag memory, 19…
... image address memory, 20, 21 ... differentiation circuit, 22 ... comparison circuit, 25 ... window matching circuit, 26, 27 ... 1H
Delay circuits, 28 to 33 one-pixel delay circuits, 33, 34 multiplication circuits, 35 addition circuits.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】入力画像を画像変換し、変換後の画像を表
示する信号処理装置の画質改善装置において、 上記変換後の画像の背景を示すフラグと上記変換後の画
像の表裏を示すフラグとに基づいて、上記変換後の画像
の境界を検出する境界検出回路と、 該境界検出回路から出力される上記境界を示す境界検出
データに基づいて、水平又は垂直方向に対する上記境界
の傾きを示す傾き情報データを出力する傾き検出回路
と、 上記傾き情報データに基づいて、上記変換後の画像の上
記境界に発生する階段形状のギザギザを補正する補正回
路と を具えることを特徴とする画質改善装置。An image quality improving apparatus for a signal processing apparatus for converting an input image into an image and displaying the converted image, comprising: a flag indicating a background of the converted image; and a flag indicating front and back of the converted image. A boundary detection circuit for detecting a boundary of the image after the conversion based on the boundary detection data, and a gradient indicating a gradient of the boundary with respect to a horizontal or vertical direction based on boundary detection data indicating the boundary output from the boundary detection circuit. An image quality improvement device, comprising: a tilt detection circuit that outputs information data; and a correction circuit that corrects, based on the tilt information data, a stair-shaped jaggedness generated at the boundary of the converted image. .