JP2592321B2 - Digital signal waveform controller - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル信号発生器、特に高速及び超高
速ディジタルパルスの振幅及びオフセット電圧を制御す
るものに係り、出力するディジタル信号のパルスパター
ンのマーク率及び出力側の負荷条件が変っても、常に設
定された振幅及びオフセット電圧がそれぞれ保持される
ディジタル信号波形制御装置に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital signal generator, and more particularly to a digital signal generator for controlling the amplitude and offset voltage of high-speed and ultra-high-speed digital pulses. The present invention relates to a digital signal waveform control device in which a set amplitude and offset voltage are always held even when a mark ratio and a load condition on an output side change.
一般に、パルスパターン発生器は発生するディジタル
パルスの極性（マーク率の変化として捉えることができ
る）、振幅及び直流分、すなわちオフセット電圧が任意
にそれぞれ可変設定でき、顧客の色々な使用要求に応じ
ることができる回路構成となっている。Generally, the pulse pattern generator can arbitrarily set the polarity (which can be regarded as a change in the mark rate), the amplitude and the DC component, that is, the offset voltage of the generated digital pulse, and can respond to various usage requirements of customers. Circuit configuration.
従来の高速或いは超高速ディジタル信号の振幅及びオ
フセット電圧をそれぞれ個別に独立して任意に可変設定
できるディジタル信号波形制御装置として、第10図に示
す様に、パルスパターン発生器の最終出力段にFETトラ
ンジスタ１を用い、該FETトランジスタ１のソース電位V
Sを変えることで振幅（第11図のVA）を可変し、またFET
トランジスタ１のドレイン側にチョークコイル２を介し
て直流分を重畳することによりオフセット電圧（第11図
のVO）を任意に可変制御できる定電流制御回路が用いら
れていた。なお第10図において３は定電流源、４はコン
デンサである。As a conventional digital signal waveform control device that can independently and arbitrarily set the amplitude and offset voltage of high-speed or ultra-high-speed digital signals individually and independently, as shown in Fig. 10, an FET is connected to the final output stage of the pulse pattern generator. Using the transistor 1, the source potential V of the FET transistor 1
The amplitude (V A in Fig. 11) can be varied by changing S, and the FET
A constant current control circuit that can variably control the offset voltage (V O in FIG. 11) by superimposing a DC component on the drain side of the transistor 1 via the choke coil 2 has been used. In FIG. 10, 3 is a constant current source, and 4 is a capacitor.
しかしながら、第10図に示された様な最終段のFETト
ランジスタ１の電圧、電流を制御するディジタル信号波
形制御装置では、基本的には定電流制御であるため、使
用上要求される負荷インピーダンスの値またはその負荷
の終端電圧の違いに応じて、出力信号の振幅VA及びオフ
セット電圧VOが変ってしまう欠点があった。すなわち、
第12図は従来のパルスパターン発生器をモデル化した回
路構成であり、従来の様にチョークコイル２を介してデ
ィジタル信号源５からのパルス信号に直流分を重ねる回
路構成では、負荷８の種類に応じてその終端条件が異な
る場合、例えば第13図の如く負荷８がアース電位で終端
される場合と、第14図の如くECL集積回路の様な負荷８
で、一般に−2Vの電位で終端される場合とでは、第13
図、第14図の点Ａにおける直流電圧が一定でなくなっ
て、振幅可変回路６から出力されるパルス信号に重畳さ
れる直流分が変化してしまう欠点があった。なお第12図
ないし第14図において、７は定電流源、９はパルスパタ
ーン発生器を表わしている。However, in the digital signal waveform control device for controlling the voltage and current of the FET transistor 1 at the final stage as shown in FIG. 10, the load impedance required for use is basically controlled by the constant current control. value or according to a difference in terminal voltage of the load, the amplitude V a and the offset voltage V O of the output signal had get changed drawbacks. That is,
FIG. 12 shows a circuit configuration in which a conventional pulse pattern generator is modeled. In a conventional circuit configuration in which a DC component is superimposed on a pulse signal from a digital signal source 5 via a choke coil 2, the type of a load 8 is different. The termination condition differs depending on the load, for example, when the load 8 is terminated at the ground potential as shown in FIG. 13, and when the load 8 such as an ECL integrated circuit as shown in FIG.
In the case where the terminal is generally terminated at a potential of −2 V, the thirteenth
14 has a drawback that the DC voltage at point A in FIG. 14 is not constant and the DC component superimposed on the pulse signal output from the amplitude variable circuit 6 changes. 12 to 14, reference numeral 7 denotes a constant current source, and 9 denotes a pulse pattern generator.
また、チョークコイル２の直流抵抗分10も温度によっ
て変化し、温度変化によっても点Ａは定電圧とはなら
ず、パルスパターン発生器９から出力されるパルス信号
の直流分が変化する欠点があった。Further, the DC resistance 10 of the choke coil 2 also changes with temperature, and the point A does not become a constant voltage due to the temperature change, and the DC component of the pulse signal output from the pulse pattern generator 9 changes. Was.
従つて、このような従来のディジタル信号波形制御装
置では、負荷側の条件の変化又は温度変化等によってパ
ルス信号に重畳されたオフセット電圧が変化してしまっ
た場合には、定電流源７の設定を調整し直さなければな
らなかった。Therefore, in such a conventional digital signal waveform control device, when the offset voltage superimposed on the pulse signal changes due to a change in load conditions or a change in temperature, the setting of the constant current source 7 is performed. Had to be readjusted.
本発明は、上記の欠点を解決することを目的としてお
り、負荷側の条件にかかわらず、また温度変化にもかか
わらず、更にディジタル信号源から出力されるパルスパ
ターンのマーク率が変化しても、そして該パルスパター
ンの極性が逆に設定されても（結果的にはマーク率が変
化する）、常に設定された一定の振幅及びオフセット電
圧を伴ったパルス信号を発生させることが可能なディジ
タル信号波形制御装置を提供することを目的とする。An object of the present invention is to solve the above-described drawbacks, regardless of the load-side conditions and temperature changes, even if the mark ratio of the pulse pattern output from the digital signal source changes. And a digital signal capable of generating a pulse signal with a fixed amplitude and offset voltage that is always set, even if the polarity of the pulse pattern is set in the opposite direction (resulting in a change in mark rate). It is an object to provide a waveform control device.
上記目的を達成するために本発明のディジタル信号波
形制御装置は、負荷へ出力されるオフセット電圧付ディ
ジタル信号のオフセット電圧の変動を、第２のディジタ
ル信号に直流分を重畳するために必要な第２のディジタ
ル信号の高周波成分を阻止するための回路要素（例えば
チョークコイル）の直流抵抗分に起因して変動する電位
又は電位差として検出し、この検出した電圧に基づい
て、直流分重畳定電圧回路によって重畳される直流分を
発生させるための基準となる直流分重畳設定電圧を制御
して、上記直流分重畳定電圧回路の出力の直流平均電圧
が一定となるようにするとともに、上記直流分重畳設定
電圧を発生させるために、上記オフセット電圧付ディジ
タル信号のオフセット電圧値情報と振幅値情報の他に、
出力パターンのマーク率の変化を表すマーク率情報も直
流分重畳電圧発生回路に入力するようにして、これらの
情報に基づいて直流分重畳設定電圧を発生するようにし
た。In order to achieve the above object, a digital signal waveform control device according to the present invention provides a digital signal waveform control apparatus for controlling a change in offset voltage of a digital signal with an offset voltage to be output to a load which is necessary for superimposing a DC component on a second digital signal. 2 is detected as a potential or a potential difference fluctuating due to a DC resistance of a circuit element (for example, a choke coil) for blocking a high-frequency component of the digital signal, and based on the detected voltage, a DC component superimposed constant voltage circuit. The DC component superimposition setting voltage serving as a reference for generating the DC component superimposed by the DC component superimposition is controlled so that the DC average voltage of the output of the DC component superimposition constant voltage circuit becomes constant, and the DC component superposition is controlled. In order to generate the set voltage, in addition to the offset voltage value information and the amplitude value information of the digital signal with offset voltage,
Mark rate information indicating a change in the mark rate of the output pattern is also input to the DC component superimposed voltage generating circuit, and the DC component superimposed set voltage is generated based on such information.
このために、本発明のディジタル信号波形制御装置で
は、任意に可変設定される振幅値情報に応じて第１のデ
ィジタル信号の振幅を可変し、第２のディジタル信号と
して出力する振幅可変回路と、それぞれ任意に可変設定
されるオフセット電圧値情報、上記振幅値情報及び上記
第１のディジタル信号の出力パターンのマーク率情報と
を基に、上記第２のディジタル信号に重畳すべき直流分
重畳設定電圧を求め、この直流分重畳設定電圧を出力す
る直流分重畳電圧発生回路と、上記振幅可変回路の出力
とその出力側を共通に接続され、かつ、上記第２のディ
ジタル信号の高周波成分を阻止する回路要素及びこの回
路要素に含まれる抵抗に起因して変動する電位又は電位
差を検出する検出回路を含み、この検出回路の出力を上
記直流分重畳電圧発生回路から入力される直流分重畳設
定電圧に帰還して、その出力の直流平均電圧が一定とな
るように制御する直流分重畳定電圧回路とを備えるよう
にした。For this purpose, in the digital signal waveform control device of the present invention, an amplitude variable circuit that varies the amplitude of the first digital signal according to the amplitude value information that is arbitrarily variably set, and outputs the amplitude as a second digital signal; A DC component superimposition setting voltage to be superimposed on the second digital signal based on offset voltage value information arbitrarily variably set, the amplitude value information, and the mark ratio information of the output pattern of the first digital signal. And a DC superimposed voltage generating circuit for outputting the DC superimposed set voltage, an output of the variable amplitude circuit and its output side are commonly connected, and a high frequency component of the second digital signal is blocked. A detection circuit for detecting a potential or a potential difference fluctuating due to a circuit element and a resistance included in the circuit element; Fed back to the DC component superimposed setting voltage input from circuit, a DC average voltage of the output is to include a DC component superimposed constant voltage circuit is controlled to be constant.
以下図面を参照しながら本発明の一実施例を説明す
る。An embodiment of the present invention will be described below with reference to the drawings.
第１図は本発明に係るディジタル信号波形制御装置の
一実施例基本構成図、第２図は直流分重畳定電圧回路の
一実施例基本構成図、第３図はその具体的一実施例構
成、第４図は直流分重畳定電圧回路の他の実施例基本構
成図、第５図はその具体的一実施例構成、第６図は直流
分重畳電圧発生回路の一実施例構成、第７図は本発明に
係るディジタル信号波形制御装置の一実施例構成、第８
図（Ｉ）ないし（IV）は直流分重畳設定電圧の発生波形
説明図、第９図は本発明に係るディジタル信号波形制御
装置の他の実施例構成である。FIG. 1 is a basic configuration diagram of an embodiment of a digital signal waveform control device according to the present invention, FIG. 2 is a basic configuration diagram of an embodiment of a DC superimposed constant voltage circuit, and FIG. FIG. 4 is a diagram showing a basic configuration of another embodiment of a DC component superimposed constant voltage circuit, FIG. 5 is a configuration of a specific embodiment thereof, FIG. The figure shows an embodiment of the digital signal waveform control apparatus according to the present invention,
FIGS. (I) to (IV) are explanatory diagrams of a generated waveform of a DC component superimposed set voltage, and FIG. 9 is a diagram showing another embodiment of a digital signal waveform control device according to the present invention.
第１図の本発明に係るディジタル信号波形制御装置の
一実施例基本構成図において、５、６、８は第12図のも
のに対応し、11は直流分重畳電圧発生回路、12は直流分
重畳定電圧回路、13は出力端である。In the basic configuration diagram of an embodiment of a digital signal waveform control apparatus according to the present invention shown in FIG. 1, reference numerals 5, 6, and 8 correspond to those in FIG. 12, 11 is a DC component superimposed voltage generating circuit, and 12 is a DC component The superimposed constant voltage circuit 13 is an output terminal.
直流分重畳電圧発生回路11は、外部から設定される所
望のオフセット電圧値情報及び所望の振幅値情報と、デ
ィジタル信号源５から出力されるパルスパターンのマー
ク率情報とを受け、出力端13に出力されるべきべディジ
タル信号のパルスパターンにおいて、前記設定された所
望のオフセット電圧及び振幅を備えたオフセット電圧付
ディジタル信号となるべき理論上の直流分重畳設定電圧
を発生する回路部である。ここで前記オフセット電圧と
は第11図図示のVOを指し、振幅はVAを指す。またマーク
率は振幅VAを有するパルス（第11図の斜線を施した部
分）のパルス信号列に対する百分率を言う。なお前記オ
フセット電圧は第11図においてＶ′Oを指すこともでき
るが、本発明では該パルス信号のＨレベルのVOを指すこ
とにして以下説明する。The DC component superimposed voltage generation circuit 11 receives desired offset voltage value information and desired amplitude value information set from the outside, and the mark ratio information of the pulse pattern output from the digital signal source 5, and outputs to the output terminal 13. A circuit section for generating a theoretical DC superimposed set voltage to be a digital signal with an offset voltage having the set desired offset voltage and amplitude in a pulse pattern of an all digital signal to be output. Here, the offset voltage indicates V O shown in FIG. 11, and the amplitude indicates VA . The mark ratio refers to the percentage of the pulse having the amplitude VA (the hatched portion in FIG. 11) with respect to the pulse signal train. Note the offset voltage can also refer to V 'O in FIG. 11, but in the present invention is described below with to refer to V O of H level of the pulse signal.
これらのオフセット電圧VO、振幅VAは前述の通り外部
のパネル面から任意に設定できるようになっており（図
示せず）、その設定された各値がオフセット電圧値情報
及び振幅値情報として該直流分重畳電圧発生回路11に入
力されるようになっている。As described above, the offset voltage V O and the amplitude VA can be arbitrarily set from an external panel surface (not shown), and the set values are used as offset voltage value information and amplitude value information. The DC component superimposed voltage generation circuit 11 is inputted.
直流分重畳定電圧発生回路12は、振幅可変回路６から
のパルス信号に、前記直流分重畳電圧発生回路11からの
オフセット電圧値情報、振幅値情報及びマーク率情報に
基づいて出力される理論上の前記直流分重畳設定電圧を
受け該直流分重畳定電圧回路12で作成される直流分を重
畳して、設定されたオフセット電圧と振幅とを有するオ
フセット電圧付ディジタル信号を出力端13から出力させ
るようにすると共に、負荷８の種類及びその終端条件が
変っても、またディジタル信号源５から出力されるパル
スパターンのマーク率が変わっても、出力端13に出力さ
れるパルスパターン、すなわちオフセット電圧付ディジ
タル信号のオフセット電圧及び振幅が常に設定された値
を保持させるようになっている。The DC superimposed constant voltage generating circuit 12 is theoretically output to the pulse signal from the amplitude variable circuit 6 based on the offset voltage value information, the amplitude value information and the mark ratio information from the DC superimposed voltage generating circuit 11. Receiving the DC component superimposing set voltage, superimposing the DC component created by the DC component superimposing constant voltage circuit 12, and outputting a digital signal with an offset voltage having the set offset voltage and amplitude from the output terminal 13. Even if the type of the load 8 and the termination condition thereof change, or the mark ratio of the pulse pattern output from the digital signal source 5 changes, the pulse pattern output to the output terminal 13, that is, the offset voltage The offset voltage and the amplitude of the attached digital signal always keep the set values.
次にその直流分重畳定電圧回路12の実施例について説
明する。Next, an embodiment of the DC component superimposed constant voltage circuit 12 will be described.
第２図は直流分重畳定電圧回路の一実施例基本構成図
を示しており5,6,8は第12図のものに対応し、12,13は第
１図のものに対応している。14は高周波遮断回路、15は
出力電圧検出回路、16は比較増幅器である。FIG. 2 shows a basic configuration diagram of an embodiment of a DC superimposed constant voltage circuit, wherein 5, 6, and 8 correspond to those in FIG. 12, and 12, 13 correspond to those in FIG. . 14 is a high-frequency cutoff circuit, 15 is an output voltage detection circuit, and 16 is a comparison amplifier.
パルス信号に直流分（オフセット電圧）を重畳するた
めの高周波遮断回路14、及び出力電圧検出回路15は、デ
ィジタル信号源５系のラインに接続されているため、該
ディジタル信号源５系から発生する超高速又は高速パル
ス信号の波形に大きな影響を及ぼしやすく、そのためそ
の影響を及ぼす度合いの少ない高インピーダンス素子、
例えばチョークコイル、高周波用抵抗等が用いられる。Since the high-frequency cutoff circuit 14 for superimposing a DC component (offset voltage) on the pulse signal and the output voltage detection circuit 15 are connected to the line of the digital signal source 5 system, they are generated from the digital signal source 5 system. High-impedance elements that tend to have a large effect on the waveform of ultra-high-speed or high-speed pulse signals, and therefore have a small degree of influence,
For example, a choke coil, a high-frequency resistor, or the like is used.
ディジタル信号源５から発生したパルス信号は、外部
から設定された振幅値VAとなるように振幅可変回路６で
増幅または減衰される。該振幅可変回路６は、ディジタ
ル信号源５から発生したパルス信号のＬレベルを又はＨ
レベルを基準にして設定された振幅値VAが得られる直流
増幅器等が用いられる。この振幅可変回路６で所定の振
幅値VAを有するに到ったパルス信号は、高周波遮断回路
14から供給される直流分が重畳され、外部から設定され
たオフセット電圧VOのオフセット電圧付パルス信号とな
って出力端13に出力されて、所望のオフセット電圧付パ
ルス信号が負荷８へ印加される。The pulse signal generated from the digital signal source 5 is amplified or attenuated by the amplitude variable circuit 6 so as to have an amplitude value VA set from the outside. The amplitude variable circuit 6 changes the L level of the pulse signal generated from the digital signal
A DC amplifier or the like that can obtain an amplitude value VA set based on the level is used. A pulse signal having a predetermined amplitude value VA in the amplitude variable circuit 6 is supplied to a high-frequency cutoff circuit.
The DC component supplied from 14 is superimposed and output as a pulse signal with an offset voltage of an offset voltage V O set from the outside as an output terminal 13, and a pulse signal with a desired offset voltage is applied to the load 8. You.
なお、上記の振幅可変回路６へ入力されるパルス信号
及び振幅可変回路６から出力されるパルス信号は、それ
ぞれ、特許請求の範囲の第１のディジタル信号及び第２
のディジタル信号に対応している。The pulse signal input to the variable amplitude circuit 6 and the pulse signal output from the variable amplitude circuit 6 are respectively a first digital signal and a second digital signal as defined in the claims.
Digital signal.
出力電圧検出回路15は、点Ａで上記オフセット電圧付
パルス信号の直流平均値を検出し、その検出電圧を比較
増幅器16へフィードバックさせている。該検出電圧と、
出力端13から出力されるオフセット電圧付パルス信号の
直流分を定める直流分重畳設定電圧、すなわち第１図の
直流分重畳電圧発生回路11から直流分重畳定電圧回路12
へ向けて出力される直流分重畳設定電圧とが比較増幅器
16で比較され、両者間の電圧が零となるように該比較増
幅器16から直流電圧が高周波遮断回路14へ供給され、該
高周波遮断回路14を介して振幅可変回路６からのパルス
信号に直流分が点Ａで重畳される。従つて比較増幅器16
の利得を充分にとることにより、出力電圧検出回路15か
らの帰還量が増え、点Ａから高周波遮断回路14及び出力
電圧検出回路15側を見たとき、定電圧源と見なされ、か
つ点Ａの電圧はほゞ直流分重畳設定電圧となる。The output voltage detection circuit 15 detects the DC average value of the pulse signal with the offset voltage at the point A, and feeds back the detected voltage to the comparison amplifier 16. The detection voltage;
The DC component superimposition setting voltage that determines the DC component of the pulse signal with the offset voltage output from the output terminal 13, that is, the DC component superposition voltage generating circuit 11 shown in FIG.
The comparison amplifier is the DC superimposed set voltage output toward
The DC voltage is supplied from the comparison amplifier 16 to the high-frequency cutoff circuit 14 so that the voltage between the two becomes zero. Are superimposed at point A. Therefore, the comparison amplifier 16
Is sufficient, the feedback amount from the output voltage detection circuit 15 is increased, and when the high-frequency cutoff circuit 14 and the output voltage detection circuit 15 are viewed from the point A, it is regarded as a constant voltage source and the point A Is approximately the DC superimposed setting voltage.
従って負荷８及びその終端条件が変化しても、出力さ
れるオフセット電圧付パルス信号のオフセット電圧V
Oは、外部から設定されたオフセット電圧通り一定電圧
に保持される。Therefore, even if the load 8 and its termination condition change, the offset voltage V
O is maintained at a constant voltage according to an offset voltage set from the outside.
また上記説明から明らかな様に、比較増幅器16に入力
される前記直流分重畳設定電圧の変化に応じ、出力端13
から出力されるオフセット電圧付パルス信号の直流分が
変化することは言うまでもない。従ってディジタル信号
源５系から発生するパルスパターンの極性を切換えても
（換言すればマーク率が変化しても）、該直流分重畳定
電圧回路12内でマーク率情報の変化に対応して変化する
直流分重畳設定電圧に基づいてフィードバックが掛るた
めに、出力端13から出力されるオフセット電圧付パルス
信号のオフセット電圧は、外部から設定された設定電圧
となり、しかも負荷８及びその終端条件が変化してもそ
の設定電圧が常に保持される。Further, as is apparent from the above description, the output terminal 13 is changed according to the change of the DC component superimposition set voltage input to the comparison amplifier 16.
Needless to say, the DC component of the pulse signal with the offset voltage output from the controller changes. Therefore, even if the polarity of the pulse pattern generated from the digital signal source 5 system is switched (in other words, the mark rate changes), the pulse pattern changes in the direct current superimposed constant voltage circuit 12 in accordance with the change of the mark rate information. Since the feedback is applied based on the DC component superimposed set voltage, the offset voltage of the pulse signal with the offset voltage output from the output terminal 13 becomes the set voltage set from the outside, and the load 8 and its termination condition change. Even so, the set voltage is always held.
第３図は第２図の具体的一実施例構成を示しており、
第２図の高周波遮断回路14及び出力電圧検出回路15を同
一のチョークコイル17,18で構成したものである。FIG. 3 shows a specific embodiment of FIG.
The high-frequency cutoff circuit 14 and the output voltage detection circuit 15 of FIG. 2 are constituted by the same choke coils 17 and 18.
該チョークコイル17,18は高周波に対し高いインピー
ダンスとなり、またそのような高いインピーダンスとな
る巻数のチョークコイル17,18を使用している。従って
ディジタル信号源５系からのパルス信号を該チョークコ
イル17,18は高周波的に阻止し、該パルス信号のエネル
ギーの全てが点Ａで示される接続点を介して負荷８へ印
加されることになる。これらのチョークコイル17,18に
換え、高周波的にパルス信号を阻止できる、例えば高周
波抵抗を用いることも可能である。The choke coils 17 and 18 have a high impedance with respect to a high frequency, and use the choke coils 17 and 18 having such a high impedance. Accordingly, the choke coils 17 and 18 block the pulse signal from the digital signal source 5 system at a high frequency, and all the energy of the pulse signal is applied to the load 8 via the connection point indicated by the point A. Become. Instead of the choke coils 17 and 18, it is also possible to use, for example, a high-frequency resistor capable of blocking a pulse signal at a high frequency.
またチョークコイル18のインピーダンスは負荷８のイ
ンピーダンスに比べ充分に高く、比較増幅器16の入力イ
ンピーダンスに比べ低いものが選ばれていることは言う
までもない。Needless to say, the impedance of the choke coil 18 is selected to be sufficiently higher than the impedance of the load 8 and lower than the input impedance of the comparison amplifier 16.
なおチョークコイル17の直流抵抗分が温度変化等で変
化しても、負帰還が掛けられているので、点Ａでの直流
分は定電圧に保持される。Even if the DC resistance of the choke coil 17 changes due to a temperature change or the like, the DC component at the point A is maintained at a constant voltage because negative feedback is applied.
第３図の動作は第２図のものと同様であるので、その
説明は省略する。Since the operation in FIG. 3 is the same as that in FIG. 2, the description is omitted.
第４図は直流分重畳定電圧回路の他の実施例基本構成
図を示しており、5,6,8は第12図のもに対応し、12,13は
第１図のものに対応し、14は第２図のものに対応してい
る。FIG. 4 shows a basic configuration diagram of another embodiment of a DC superimposed constant voltage circuit, wherein 5, 6, and 8 correspond to those in FIG. 12, and 12, 13 correspond to those in FIG. , 14 correspond to those of FIG.
高周波遮断回路14は第２図のものと同様に、ディジタ
ル信号源５系から発生する超高速又は高速パルス信号に
対応しインピーダンスの高い素子が用いられる。第４図
の構成では、該ディジタル信号源５系のパルス信号ライ
ンに、パルス信号に直流分を重畳するための高周波遮断
回路14だけが接続されており、該パルス信号ラインに更
に出力電圧検出回路15が接続されている第２図の構成に
比べ、パルス信号への影響が少ない構成となっている。As in the case of FIG. 2, the high-frequency cutoff circuit 14 uses an element having a high impedance corresponding to an ultra-high-speed or high-speed pulse signal generated from the digital signal source 5 system. In the configuration of FIG. 4, only a high-frequency cutoff circuit 14 for superimposing a DC component on a pulse signal is connected to the pulse signal line of the digital signal source 5, and an output voltage detection circuit is further connected to the pulse signal line. 15 has a smaller effect on the pulse signal than the configuration shown in FIG.
ダミー回路19は高周波遮断回路14と直列接続されて比
較増幅器21に接続される構成となっており、該ダミー回
路19に流れる直流電流が高周波遮断回路14に流れ込む。
従って負荷８の種類に応じてその終端条件が変ってもダ
ミー回路19に流れる直流電流と高周波遮断回路14に流れ
る直流電流とは同じである。The dummy circuit 19 is configured to be connected in series with the high-frequency cutoff circuit 14 and connected to the comparison amplifier 21, and direct current flowing in the dummy circuit 19 flows into the high-frequency cutoff circuit 14.
Therefore, the DC current flowing through the dummy circuit 19 and the DC current flowing through the high-frequency cutoff circuit 14 are the same even if the termination condition changes according to the type of the load 8.
今、直流的に見て、高周波遮断回路14の直流抵抗値Z1
とダミー回路19の直流抵抗値Z2とを同じに選んでおく
と、すなわち同じ素子を用いると、点Ａ−Ｂ間と点Ｂ−
Ｃ間との電圧降下は同じとなり、温度、電流による変化
も同じとなる。つまり高周波遮断回路14の電圧降下がダ
ミー回路19に投影される。電位差検出回路20で該ダミー
回路19の電圧降下を検出し、その検出電圧を加算回路22
で前述の直流分重畳設定電圧と加算し、該加算電圧とダ
ミー回路19の出力電圧、すなわち点Ｂの電圧との差が零
となるように比較増幅器21で比較増幅され、その比較増
幅された電圧がダミー回路19に印加されている。従って
点Ｂの電圧は、負荷８の種類に応じてその終端条件が変
っても、また温度変化が生じても、高周波遮断回路14に
よる電圧降下分だけ常に高くなっており、出力端13から
出力されるオフセット電圧付パルス信号のオフセット電
圧VOは一定に保持される。Now, looking at DC, the DC resistance value Z 1 of the high-frequency cutoff circuit 14
The idea to choose the DC resistance Z 2 of the dummy circuit 19 in the same, that is, using the same elements, and between the points A-B points B-
The voltage drop between C becomes the same, and the change by temperature and current becomes the same. That is, the voltage drop of the high-frequency cutoff circuit 14 is projected on the dummy circuit 19. A voltage drop of the dummy circuit 19 is detected by a potential difference detection circuit 20, and the detected voltage is added to an addition circuit 22.
Is added to the above-described DC component superimposition setting voltage, and the result is compared and amplified by the comparison amplifier 21 so that the difference between the added voltage and the output voltage of the dummy circuit 19, that is, the voltage at the point B becomes zero. The voltage is applied to the dummy circuit 19. Therefore, the voltage at the point B is always higher by the voltage drop by the high frequency cutoff circuit 14 even if the termination condition changes according to the type of the load 8 or the temperature changes. The offset voltage V O of the applied pulse signal with offset voltage is kept constant.
一方、高周波遮断回路14の直流抵抗値Z1とダミー回路
19の直流抵抗値Z2とが異ったものが用いられる場合、点
Ａ−Ｂ間と点Ｂ−Ｃ間との電圧降下が電流や温度の環境
が変化しても常に同じになるように、電位差検出回路20
の検出電圧を補償して点Ｅに正帰還を掛けるようにし
て、点Ｂの電圧が高周波遮断回路14による電圧降下分だ
け常に高くなるよう制御される。On the other hand, DC resistance Z 1 and the dummy circuit of the high-frequency cutoff circuit 14
If 19 and DC resistance Z 2 of what was Tsu different are used, so that the voltage drop between the between between points A-B and the point B-C is the current and temperature of the environment becomes always the same also vary , Potential difference detection circuit 20
Is controlled so that the voltage at the point B is always increased by the voltage drop by the high frequency cutoff circuit 14.
第４図において、比較増幅器21は点Ｂから帰還を掛け
るようにしているが、点線で表わされている様に点Ｃか
ら帰還を掛ける構成とすることもできる。In FIG. 4, the comparison amplifier 21 applies feedback from the point B, but it may be configured to apply feedback from the point C as shown by a dotted line.
この場合点Ｃが定電圧源となり、点Ｂが定電圧源とな
る上記の場合に比べ、高周波遮断回路14とダミー回路19
とで２倍の電圧降下が生じ、生じ電位差検出回路20の検
出電圧を２倍にして正帰還を掛ける必要がある。この帰
還量を２倍にすることの他は上記説明と同じであり、点
Ｃの電圧は高周波遮断回路14による電圧降下分とダミー
回路19による電圧降下分との和の電圧分だけ点Ａより高
くなるように制御される。In this case, the high-frequency cutoff circuit 14 and the dummy circuit 19 are different from those in the case where the point C is a constant voltage source and the point B is a constant voltage source.
Thus, a double voltage drop occurs, and it is necessary to double the detection voltage of the potential difference detection circuit 20 and apply a positive feedback. Except for doubling this feedback amount, the voltage is the same as that described above. The voltage at point C is higher than the voltage at point A by the sum of the voltage drop by the high-frequency cutoff circuit 14 and the voltage drop by the dummy circuit 19. It is controlled to be higher.
第５図は第４図の具体的一実施例構成を示しており、
高周波遮断回路14及びダミー回路19にチョークコイルを
用いた例が描かれている。FIG. 5 shows a specific embodiment of FIG.
An example in which a choke coil is used for the high-frequency cutoff circuit 14 and the dummy circuit 19 is illustrated.
高周波遮断回路14のチョークコイルの直流抵抗値Z1と
ダミー回路19のチョークコイルの直流抵抗値Z2とが等し
く、電流、温度など環境の変化に対してもその抵抗値が
Z1＝Z2である場合、つまり同じチョークコイルを用いる
場合は電位差検出回路20で検出される検出電圧を利得が
１で加算回路22の点Ｅへ正帰還するようにしている。DC resistance of the choke coil of the high-frequency cutoff circuit 14 Z 1 and DC resistance of the choke coil of the dummy circuit 19 Z 2 are equal, current, temperature its resistance against environmental change such as
When Z 1 = Z 2, that is, when the same choke coil is used, the detection voltage detected by the potential difference detection circuit 20 has a gain of 1 and is positively fed back to the point E of the addition circuit 22.
そして他の実施態様として、次のものがある。 And as another embodiment, there is the following.
すなわち、高周波遮断回路14のチョークコイルとダミ
ー回路19のチョークコイルの直流抵抗値Z1,Z2が同じZ1
＝Z2で、その温度変化が異なるときには、電位差検出回
路20の利得が１で温度変化が等しくなる素子で該電位差
検出回路20を構成するようにする。That is, the DC resistances Z 1 and Z 2 of the choke coil of the high-frequency cutoff circuit 14 and the choke coil of the dummy circuit 19 are the same Z 1.
= In Z 2, that when the temperature changes are different, gains of the potential difference detecting circuit 20 so as to constitute the potential difference detection circuit 20 at a device temperature change are equal in 1.
高周波遮断回路14とダミー回路19の各チョークコイル
の直流抵抗値Z1,Z2が異なり（Z1≠Z2）、その温度変化
が等しい場合は、電位差検出回路20の利得を変え、高周
波遮断回路14の電圧降下と同じ電圧を正帰還させるよう
にする。If the DC resistances Z 1 and Z 2 of the choke coils of the high-frequency cutoff circuit 14 and the dummy circuit 19 are different (Z 1 ≠ Z 2 ) and their temperature changes are equal, the gain of the potential difference detection circuit 20 is changed to The same voltage as the voltage drop of the circuit 14 is fed back.
高周波遮断回路14とダミー回路19の各チョークコイル
の直流抵抗値Z1,Z2が異なり（Z1≠Z2）、温度変化も異
なる場合は、温度変化が等しくなる素子で電位差検出回
路20を構成し、高周波遮断回路14の電圧降下と同じ電圧
が帰還されるように電位差検出回路20の利得を決める。If the DC resistances Z 1 and Z 2 of the choke coils of the high-frequency cutoff circuit 14 and the dummy circuit 19 are different (Z 1 ≠ Z 2 ) and the temperature change is different, the potential difference detection circuit 20 is replaced by an element having the same temperature change. The gain of the potential difference detection circuit 20 is determined so that the same voltage as the voltage drop of the high frequency cutoff circuit 14 is fed back.
なお、第４図の点線で表わされている様に、比較増幅
器21の帰還位置を点Ｃからとるときには、上述したよう
に上記の実施態様において、電位差検出回路20で検出さ
れる検出電圧を２倍にして帰還させることを要すること
は言うまでもない。As shown by the dotted line in FIG. 4, when the feedback position of the comparison amplifier 21 is taken from the point C, the detection voltage detected by the potential difference detection circuit 20 in the above-described embodiment is changed as described above. Needless to say, it is necessary to double the feedback.
そして、高周波遮断回路14及びダミー回路19の例とし
て、チョークコイルとしているが、それぞれ高周波用抵
抗に置き換えることも可能である。Although the choke coil is used as an example of the high-frequency cutoff circuit 14 and the dummy circuit 19, each of them can be replaced with a high-frequency resistor.
以上説明した様な動作を直流分重畳定電圧回路12が行
うので、ディジタル信号原５から発生するパルスパター
ンのマーク率が予め判っている場合又は該パルスパター
ンのマーク率を検出して該マーク率情報を得た場合等何
んらかの手段で該マーク率情報が既知の場合、直流分重
畳電圧発生回路11から前述の直流分重畳定電圧回路12へ
の直流分重畳設定電圧を発生させることができ、マーク
率が変化しても、すなわちディジタル信号源５から出力
されるパルスパターンに変化が生じても、また負荷８の
種類に応じてその終端条件が変っても、出力端13に出力
されるオフセット電圧付ディジタル信号の第11図に示さ
れるオフセットVO及びその振幅VAを外部のパネル面から
設定された各値に常に一定に保持することができるので
ある。Since the DC component superimposed constant voltage circuit 12 performs the operation as described above, the mark rate of the pulse pattern generated from the digital signal source 5 is known in advance, or the mark rate of the pulse pattern is detected to detect the mark rate. When the mark ratio information is known by some means such as when information is obtained, a DC component superimposition set voltage is generated from the DC component superimposed voltage generation circuit 11 to the DC component superimposition constant voltage circuit 12 described above. Even if the mark ratio changes, that is, if the pulse pattern output from the digital signal source 5 changes, or if the termination condition changes according to the type of the load 8, the output to the output terminal 13 is changed. The offset VO and its amplitude VA of the digital signal with offset voltage shown in FIG. 11 can always be kept constant at respective values set from the external panel surface.
外部のパネル面から任意に設定されるオフセット電圧
値情報、振幅値情報、及び上記何んらかの手段によって
得られたマーク率情報を入力し、これら３つの情報に基
づき直流分重畳定電圧回路12へ向けて出力される上述の
直流分重畳設定電圧の発生のさせ方として、計算による
方法、これら３つの情報に基づき予めメモリに格納され
ている直流分重畳設定電圧を読出する方法等が用いられ
る。Offset voltage value information, amplitude value information, and mark rate information obtained by any of the above means are arbitrarily set from an external panel surface, and based on these three information, a DC superimposed constant voltage circuit is input. As a method of generating the above-described DC superimposed set voltage output toward 12, a method by calculation, a method of reading out the DC superimposed set voltage previously stored in the memory based on these three pieces of information, and the like are used. Can be
第６図は直流分重畳電圧発生回路の一実施例構成を示
しており、メモリから直流分重畳設定電圧を発生させる
方法のものである。FIG. 6 shows a configuration of an embodiment of a DC component superimposed voltage generating circuit, which is a method of generating a DC component superimposed set voltage from a memory.
11は第１図のものに対応し、25ないし27はアナログ−
ディジタル変換器、28はアドレス発生回路、29はメモ
リ、30はディジタル−アナログ変換器を表わしている。11 corresponds to that of FIG. 1, 25 to 27 are analog-
A digital converter, 28 is an address generation circuit, 29 is a memory, and 30 is a digital-analog converter.
アナログ−ディジタル変換器25ないし27には外部パネ
ルから設定されるオフセット電圧値情報及び振幅値情報
と、上述の如く何んらかの手段によって得られたマーク
率情報とが入力され、それぞれの情報がディジタル化さ
れる。これら３つの情報のうち既にディジタル化されて
いるときには、対応して設けられているアナログ−ディ
ジタル変換器25ないし27は必要としない。The analog-to-digital converters 25 to 27 receive offset voltage value information and amplitude value information set from an external panel, and mark ratio information obtained by any means as described above. Are digitized. When the three pieces of information are already digitized, the corresponding analog-to-digital converters 25 to 27 are not required.
アナログ−ディジタル変換器25ないし27でディジタル
化された上記３つの各情報はアドレス発生回路28に入力
し、該アドレス発生回路28でメモリ29をアクセスするた
めのアドレスに変換される。The above three pieces of information digitized by the analog-digital converters 25 to 27 are input to an address generation circuit 28, which converts the information into addresses for accessing the memory 29.
該メモリ29には上記３つの情報値の種々の組合せ、す
なわちオフセット電圧値情報、振幅値情報及びマーク率
情報をパラメータとする各値に対する直流分重畳設定電
圧の情報データが前もって所定のアドレス上に格納され
ている。このメモリ29に前もって格納される上記直流分
重畳設定電圧の情報データは実験によって得ても、また
計算によって求めてもよい。In the memory 29, various combinations of the above three information values, that is, information data of the DC component superimposition setting voltage for each value having the offset voltage value information, the amplitude value information and the mark ratio information as parameters are previously stored on a predetermined address. Is stored. The information data of the DC component superimposed set voltage previously stored in the memory 29 may be obtained by an experiment or may be obtained by calculation.
アドレス発生回路28から発生されたアドレスでメモリ
29をアクセスすることにより、該メモリ29から、直流分
重畳電圧発生回路11へ入力されたオフセット電圧値情
報、振幅値情報及びマーク率情報に対応する直流分重畳
設定電圧の情報データが読み出される。このメモリ29か
ら読出された直流分重畳設定電圧の情報データは、ディ
ジタル−アナログ変換器30でアナログ化され、直流分重
畳設定電圧となって直流分重畳電圧発生回路11から出力
される。Memory generated by the address generated by the address generation circuit 28
By accessing the DC 29, the information data of the DC component superimposition set voltage corresponding to the offset voltage value information, the amplitude value information and the mark ratio information input to the DC component superimposed voltage generation circuit 11 is read. The information data of the DC component superimposition setting voltage read from the memory 29 is converted into an analog signal by the digital-analog converter 30 and becomes a DC component superposition setting voltage, which is output from the DC component superposition voltage generation circuit 11.
第７図は本発明に係るディジタル信号波形制御装置の
一実施例構成を示しており、。5,6,8は第12図のものに
対応し、11ないし13は第１図のものに対応している。31
はマーク率検出回路、32,33はディジタル−アナログ変
換器、34はアナログ乗算器、35は加算器を表わしてい
る。FIG. 7 shows an embodiment of a digital signal waveform control device according to the present invention. 5, 6, and 8 correspond to those in FIG. 12, and 11 to 13 correspond to those in FIG. 31
Represents a mark ratio detection circuit, 32 and 33 represent digital-analog converters, 34 represents an analog multiplier, and 35 represents an adder.
マーク率検出回路31はディジタル信号源５から発生す
るパルスパターンのマーク率を検出し、第１図図示の直
流分重畳電圧発生回路11へ入力されているマーク率情報
を得ている。このマーク率情報は、例えばダイオードと
コンデンサとからなる整流回路や高周波用抵抗を用いた
マーク率検出回路31によって得られる。The mark rate detection circuit 31 detects the mark rate of the pulse pattern generated from the digital signal source 5, and obtains the mark rate information input to the DC component superimposed voltage generation circuit 11 shown in FIG. This mark ratio information is obtained by, for example, a rectifier circuit including a diode and a capacitor or a mark ratio detection circuit 31 using a high-frequency resistor.
ディジタル信号源５から発生するパルスパターンが、
例えば第８図（Ｉ）図示の斜線が施されたパルス信号列
であるとき、マーク率検出回路31の出力は該パルス信号
列の直流平均値VDCS＝−（VAS−VAS×MS）＝VAS（MS−
１）となる。VASはディジタル信号源５から発生するパ
ルス信号の振幅、MSはマーク率（０≦MS≦１）である。The pulse pattern generated from the digital signal source 5 is
For example, when the pulse signal train shown in FIG. 8 (I) is shaded, the output of the mark ratio detection circuit 31 is the average DC value of the pulse signal train V DCS = − (V AS −V AS × M S ) = V AS (M S −
1). V AS is the amplitude of the pulse signal generated from the digital signal source 5, M S is the mark ratio (0 ≦ M S ≦ 1) .
マーク率検出回路31から得られたマーク率情報を含む
アナログ信号は、ディジタル−アナログ変換器33を介し
てアナログ化された振幅値情報のアナログ信号とアナロ
グ乗算器34で乗算される。ディジタル−アナログ変換器
33を介してアナログ化された振幅値情報のアナログ信号
をVAとすると、アナログ乗算器34の出力SAはSA＝Ｋ×VA
ＸVDCS＝Ｋ×VA×VAS（MS−１）となる。Ｋはアナログ
乗算器34の利得であり、Ｋ＝1/VASを選べばSA＝VA（MS
−１）となる。第８図（II）にこの様子が示されてい
る。An analog signal including mark ratio information obtained from the mark ratio detection circuit 31 is multiplied by an analog multiplier 34 with an analog signal of amplitude value information converted to analog via a digital-analog converter 33. Digital to analog converter
Assuming that an analog signal of amplitude value information analogized via 33 is VA , the output S A of the analog multiplier 34 is S A = K × V A
XV DCS = K × V A × V AS (M S -1). K is the gain of the analog multiplier 34. If K = 1 / V AS is selected, S A = V A (M S
-1). This is shown in FIG. 8 (II).
該アナログ乗算器34の出力SAとディジタル−アナログ
変換器32でアナログ化されたオフセット電圧値信号S
O（第８図（III）に図示）とが、加算器35で加算され
る。The output S A of the analog multiplier 34 and the offset voltage value signal S analogized by the digital-analog converter 32
O (shown in FIG. 8 (III)) is added by the adder 35.
該加算器35のSSは、SS＝SO＋SA＝SO＋VA（MS−１）と
なる。すなわち第８図（IV）に示された直流分重畳設定
電圧が得られる。S S of the adder 35 is S S = S O + S A = S O + V A (M S −1). That is, the DC component superimposed set voltage shown in FIG. 8 (IV) is obtained.
該加算器35の出力SSは直流分重畳定電圧回路12に入力
される。The output S S of the adder 35 is inputted to the DC component superimposed constant voltage circuit 12.
直流分重畳電圧発生回路11からの出力端13に出力され
るべき直流平均値の理論値、すなわち上記直流分重畳定
電圧が、ディジタル信号源５からの発生するパルスパタ
ーンの変化に応じて、すなわちマーク率情報の値の変化
に応じて変化し、該直流分重畳設定電圧を基に直流分重
畳定電圧回路12は、出力端13へ出力されるオフセット電
圧付ディジタル信号を常に一定に保持するように動作す
る。この直流分重畳定電圧回路12は、第２図にないし第
５図で説明した回路構成のものが用いられているので、
その動作の仕方の説明は省略するが、ディジタル信号源
５から発生するパルスパターンのマーク率が変化して
も、従来の外部から設定されたオフセット電圧VO及び振
幅VAが設定された通り保持される。The theoretical value of the DC average value to be output to the output terminal 13 from the DC component superimposed voltage generation circuit 11, that is, the DC component superimposed constant voltage is changed according to a change in the pulse pattern generated from the digital signal source 5, The DC voltage superimposed constant voltage circuit 12 changes according to the change of the value of the mark ratio information, and based on the DC superimposed set voltage, the digital signal with the offset voltage output to the output terminal 13 is always kept constant. Works. Since the DC component superimposed constant voltage circuit 12 has the circuit configuration described with reference to FIGS. 2 to 5,
Although the description of the operation method is omitted, even if the mark rate of the pulse pattern generated from the digital signal source 5 changes, the conventional offset voltage V O and amplitude VA set from outside are maintained as set. Is done.
なお、振幅値情報は振幅可変回路６にも入力されるよ
うになっており、振幅値情報の変化に応じて該振幅可変
回路６によりパルスの振幅が連動して変化するようにな
っている。例えば該振幅可変回路６として直流増幅器が
用いられた場合、振幅値情報の変化に応じてそのゲイン
が変化し、所望の振幅値VAを発生させている。また該振
幅可変回路６は、前述した如くディジタル信号源５から
発生したパルス信号のＬレベル（又はＨレベル）を基準
にして設定された振幅値VAが得られるものが用いられる
ことは言うまでもない。Note that the amplitude value information is also input to the amplitude variable circuit 6, and the amplitude of the pulse is changed by the amplitude variable circuit 6 in conjunction with the change in the amplitude value information. For example, when a DC amplifier is used as the amplitude variable circuit 6, the gain changes according to the change in amplitude value information, and a desired amplitude value VA is generated. Further, it is needless to say that the amplitude variable circuit 6 can use an amplitude value VA which is set based on the L level (or H level) of the pulse signal generated from the digital signal source 5 as described above. .
第９図は本発明に係るディジタル信号波形制御装置の
他の実施例構成を示しており、5,6,8は第12図のものに
対応し、11ないし13は第１図のものに対応し、32ないし
35は第７図のものに対応している。36はCPU、37はディ
ジタル−アナログ変換器を表わしている。FIG. 9 shows another embodiment of the digital signal waveform control device according to the present invention, wherein 5, 6, and 8 correspond to those in FIG. 12, and 11 to 13 correspond to those in FIG. Then 32 or
35 corresponds to that of FIG. 36 denotes a CPU and 37 denotes a digital-analog converter.
第９図においては第１図で示されているマーク率情報
がCPU36から入力されるようになっており、そして該CPU
36がディジタル信号源５からのパルスパターンの発生を
制御するようになっている。つまり、ディジタル信号源
５から発生されるパルスパターンがCPU36の指示に基づ
くようになっており、従って該CPU36ではディジタル信
号源５から発生するパルスパターンのマーク率が既知で
ある。この既知のマーク率情報はCPU36から直流分重畳
電圧発生回路11へ送られ、ディジタル−アナログ変換器
37でアナログ信号に変換される。以下第７図とその動作
が同じなのでその動作の説明は省略する。In FIG. 9, the mark ratio information shown in FIG. 1 is input from the CPU 36, and
36 controls the generation of a pulse pattern from the digital signal source 5. That is, the pulse pattern generated from the digital signal source 5 is based on the instruction of the CPU 36, and therefore, the mark rate of the pulse pattern generated from the digital signal source 5 is known in the CPU 36. This known mark ratio information is sent from the CPU 36 to the DC component superimposed voltage generation circuit 11,
At 37, it is converted to an analog signal. Hereinafter, since the operation is the same as that of FIG. 7, the description of the operation will be omitted.
なお第７図、第９図では、直流分重畳電圧発生回路11
内でアナログ信号による直流分重畳設定電圧を発生させ
ているが、第６図に示されている様にディジタル信号で
処理し最後の出力の際、ディジタル−アナログ変換器で
アナログ化し直流分重畳設定電圧を発生させるようにし
てもよい。このときアナログ乗算器34、加算器35はディ
ジタル式のものを使用する。7 and 9, the DC component superimposed voltage generation circuit 11
The DC component superimposition setting voltage is generated by an analog signal in the internal circuit, but as shown in FIG. 6, it is processed by a digital signal, and at the last output, it is converted into an analog signal by a digital-analog converter to set the DC component superposition. A voltage may be generated. At this time, digital multipliers and adders 35 are used.
第７図及び第９図の各直流分重畳電圧発生回路11に替
え、第６図図示の直流分重畳電圧発生回路11を用いても
よいことは言うまでもない。It goes without saying that the DC component superimposed voltage generation circuit 11 shown in FIG. 6 may be used in place of each DC component superimposed voltage generation circuit 11 shown in FIGS. 7 and 9.
以上の説明ではオフセット電圧VOは第11図図示の如く
パルス信号のＨレベルを指しているが、該パルス信号の
Ｌレベルを指しても全く同様に動作させることができ
る。In the above description, the offset voltage V O indicates the H level of the pulse signal as shown in FIG. 11, but the operation can be performed in exactly the same manner when the L level of the pulse signal is indicated.
〔発明の効果〕 以上説明した如く、本発明によれば、定電圧制御を利
用しているので、負荷の種類すなわち負荷のインピーダ
ンスが変わっても、またその終端条件が変っても設定さ
れたオフセット電圧が保持され、常に正しいオフセット
電圧付ディジタル信号を負荷に印加することができる。[Effects of the Invention] As described above, according to the present invention, since the constant voltage control is used, even if the type of the load, that is, the impedance of the load changes, or the termination condition changes, the offset that is set is changed. The voltage is maintained, and the digital signal with the correct offset voltage can always be applied to the load.
また、オフセット電圧値情報及び振幅値情報の他にマ
ーク率情報も直流分重畳電圧発生回路に入力させ、該直
流分重畳電圧発生回路から出力される直流分重畳設定電
圧に基づいてオフセット電圧付ディジタル信号の制御を
行うようにしているので、ディジタル信号源から発生す
るパルスパターンのマーク率が変化（上記直流分重畳設
定電圧もこれに応じて変化する）しても、設定されたオ
フセット電圧及び振幅が保持されるオフセット電圧付デ
ィジタル信号を常に発生でき、設定し直さなければなら
なかった不便さが無くなる。Also, in addition to the offset voltage value information and the amplitude value information, the mark ratio information is also input to the DC component superimposed voltage generation circuit, and based on the DC component superimposition set voltage output from the DC component superimposed voltage generation circuit, the digital signal with the offset voltage is output. Since the signal is controlled, even if the mark rate of the pulse pattern generated from the digital signal source changes (the DC superimposition setting voltage also changes accordingly), the set offset voltage and amplitude are set. , The digital signal with offset voltage can be always generated, and the inconvenience of having to reset the setting is eliminated.
そしてパルス信号の極性を反転しても、直流分重畳電
圧発生回路からそれに応じた直流分重畳設定電圧が発生
するので、設定された通りのオフセット電圧及び振幅を
有するオフセット電圧付ディジタル信号が得られ、正逆
反転を必要とする場合は極めて便利となる。Then, even if the polarity of the pulse signal is inverted, the DC superimposed voltage setting circuit generates a DC superimposed setting voltage corresponding thereto, so that a digital signal with an offset voltage and an offset voltage as set is obtained. This is extremely convenient when forward / reverse inversion is required.
第１図は本発明に係るディジタル信号波形制御装置の一
実施例基本構成図、第２図は直流分重畳定電圧回路の一
実施例基本構成図、第３図はその具体的一実施例構成、
第４図は直流分重畳定電圧回路の他の実施例基本構成
図、第５図はその具体的一実施例構成、第６図は直流分
重畳電圧発生回路の一実施例構成、第７図は本発明に係
るディジタル信号波形制御装置の一実施例構成、第８図
（Ｉ）ないし（IV）は直流分重畳設定電圧の発生波形説
明図、第９図は本発明に係るディジタル信号波形制御装
置の他の実施例構成、第10図は従来のディジタル信号波
形制御装置の最終段構成図、第11図はオフセット電圧付
ディジタル信号の信号説明図、第12図は従来のパルスパ
ターン発生器のモデル回路図、第13図，第14図はパルス
パターン発生器に接続される負荷の終端説明図である。 図中、１はFETトランジスタ、２はチョークコイル、３
は定電流源、４はコンデンサ、５はディジタル信号源、
６は振幅可変回路、７は定電流源、８は負荷、９はパル
スパターン発生器、11は直流分重畳電圧発生回路、12は
直流分重畳定電圧回路、13は出力端、14は高周波遮断回
路、15は出力電圧検出回路、16は比較増幅器、17,18は
チョークコイル、19はダミー回路、20は電位差検出回
路、21は比較増幅器、22は加算回路、25,26,27はアナロ
グ−ディジタル変換器、28はアドレス発生回路、29はメ
モリ、30はディジタル−アナログ変換器、31はマーク率
検出回路、32,33はディジタル−アナログ変換器、34は
アナログ乗算器、35は加算器、36はCPU、37はディジタ
ル−アナログ変換器である。FIG. 1 is a basic configuration diagram of an embodiment of a digital signal waveform control device according to the present invention, FIG. 2 is a basic configuration diagram of an embodiment of a DC superimposed constant voltage circuit, and FIG. ,
FIG. 4 is a diagram showing the basic configuration of another embodiment of a DC superimposed constant voltage circuit, FIG. 5 is a specific embodiment thereof, FIG. 6 is an embodiment of a DC superimposed voltage generating circuit, FIG. FIG. 8 (I) to FIG. 8 (IV) are explanatory diagrams of a generation waveform of a DC superposition setting voltage, and FIG. 9 is a digital signal waveform control according to the present invention. FIG. 10 is a diagram of the last stage of a conventional digital signal waveform control device, FIG. 11 is a signal explanatory diagram of a digital signal with an offset voltage, and FIG. 12 is a diagram of a conventional pulse pattern generator. FIG. 13 and FIG. 14 are explanatory diagrams of the termination of the load connected to the pulse pattern generator. In the figure, 1 is an FET transistor, 2 is a choke coil, 3
Is a constant current source, 4 is a capacitor, 5 is a digital signal source,
6 is a variable amplitude circuit, 7 is a constant current source, 8 is a load, 9 is a pulse pattern generator, 11 is a DC superimposed voltage generating circuit, 12 is a DC superimposed constant voltage circuit, 13 is an output terminal, and 14 is high frequency cutoff. Circuit, 15 is an output voltage detection circuit, 16 is a comparison amplifier, 17 and 18 are choke coils, 19 is a dummy circuit, 20 is a potential difference detection circuit, 21 is a comparison amplifier, 22 is an addition circuit, and 25, 26, and 27 are analog circuits. Digital converter, 28 is an address generation circuit, 29 is a memory, 30 is a digital-analog converter, 31 is a mark rate detection circuit, 32 and 33 are digital-analog converters, 34 is an analog multiplier, 35 is an adder, 36 is a CPU and 37 is a digital-analog converter.
Claims (1)
ィジタル信号に直流分が重畳されたオフセット電圧付デ
ィジタル信号を発生させるディジタル信号波形制御装置
において、 任意に可変設定される振幅値情報に応じて前記第１のデ
ィジタル信号の振幅を可変し、第２のディジタル信号と
して出力する振幅可変回路（６）と、 それぞれ任意に可変設定されるオフセット電圧値情報、
前記振幅値情報及び前記第１のディジタル信号の出力パ
ターンのマーク率情報とを基に、前記第２のディジタル
信号に重畳すべき直流分重畳設定電圧を求め、該直流分
重畳設定電圧を出力する直流分重畳電圧発生回路（11）
と、 前記振幅可変回路の出力とその出力側を共通に接続さ
れ、かつ、前記第２のディジタル信号の高周波成分を阻
止する回路要素及び該回路要素に含まれる抵抗に起因し
て変動する電位又は電位差を検出する検出回路を含み、
該検出回路の出力を前記直流分重畳電圧発生回路から入
力される前記直流分重畳設定電圧に帰還して、その出力
の直流平均電圧が一定となるように制御する直流分重畳
定電圧回路（12）とを備えたことを特徴とするディジタ
ル信号波形制御装置。1. A digital signal waveform control device for receiving a first digital signal and generating a digital signal with an offset voltage in which a DC component is superimposed on the first digital signal, the amplitude value information being arbitrarily variably set. An amplitude variable circuit (6) for varying the amplitude of the first digital signal in accordance with the following, and outputting the amplitude as a second digital signal;
A DC superposition setting voltage to be superimposed on the second digital signal is obtained based on the amplitude value information and the mark ratio information of the output pattern of the first digital signal, and the DC superposition setting voltage is output. DC component superimposed voltage generation circuit (11)
And an output of the variable amplitude circuit and the output side thereof are connected in common, and a potential or a potential which fluctuates due to a circuit element that blocks a high frequency component of the second digital signal and a resistance included in the circuit element Including a detection circuit for detecting the potential difference,
A direct current superimposed constant voltage circuit (12) that feeds back the output of the detection circuit to the direct current superimposed set voltage input from the direct current superimposed voltage generation circuit and controls the output so that the average DC voltage is constant. A digital signal waveform control device characterized by comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP854589A JP2592321B2 (en) | 1989-01-19 | 1989-01-19 | Digital signal waveform controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP854589A JP2592321B2 (en) | 1989-01-19 | 1989-01-19 | Digital signal waveform controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02190020A JPH02190020A (en) | 1990-07-26 |
| JP2592321B2 true JP2592321B2 (en) | 1997-03-19 |
Family
ID=11696111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP854589A Expired - Lifetime JP2592321B2 (en) | 1989-01-19 | 1989-01-19 | Digital signal waveform controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2592321B2 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1989
- 1989-01-19 JP JP854589A patent/JP2592321B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02190020A (en) | 1990-07-26 |
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