JP2591191B2 - Piggyback tip - Google Patents
Piggyback tipInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、シングルチップマイクロコンピュータに関
し、特にROM内蔵シングルチップマイクロコンピュータ
のプログラム開発時に使用するピギーバック・チップに
関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a single-chip microcomputer, and more particularly to a piggyback chip used when developing a program for a single-chip microcomputer with a built-in ROM.
従来、この種のピギーバック・チップは、パッケージ
上面に汎用PROMを使用するための汎用PROM接続用端子を
持ち、パッケージの側面または下面には本チップと同一
の機能端子を持つ構成になっており、プログラムを汎用
PROMに書き込んだ後、ピギーバック・チップの上面に挿
入すれば、本チップと全く同じ動作をするようになって
いた。Conventionally, this type of piggyback chip has a general-purpose PROM connection terminal on the top of the package for using a general-purpose PROM, and has the same functional terminals as this chip on the side or bottom of the package. General purpose program
After writing to the PROM and inserting it into the upper surface of the piggyback chip, it behaved exactly like this chip.
上述した従来のピギーバック・チップは汎用PROMを挿
入して使用する事を目的としているため、汎用PROM用の
端子しか持っていなかった。この汎用PROM用の端子の先
に、ROMエミュレータと称するエミュレータを接続する
ことにより、簡易的なエミュレータを構成することがで
きる。ROMエミュレータとは、本来ROMを挿入すべきとこ
ろに、エミュレータ内の代替RAMを接続し、そのRAMに対
して任意のプログラムやデータを設定する機能を持つ簡
易エミュレータである。したがって、プログラムの評価
をする場合には、そのプログラムを代替RAMに展開す
る。また、ピギーバック・チップ内のI/Oや内蔵RAMの内
容を参照する場合は、参照するためのプログラム（一般
にはモニタ・プログラムと言う）を展開する。Since the above-mentioned conventional piggyback chip is intended to insert and use a general-purpose PROM, it has only a terminal for the general-purpose PROM. A simple emulator can be configured by connecting an emulator called a ROM emulator to the end of this general-purpose PROM terminal. The ROM emulator is a simple emulator having a function of connecting an alternative RAM in the emulator to a place where a ROM should be inserted, and setting an arbitrary program and data in the RAM. Therefore, when evaluating a program, the program is expanded in the alternative RAM. When referring to the contents of the I / O and the internal RAM in the piggyback chip, a program for referencing (generally called a monitor program) is developed.
ところで、ROMエミュレータが代替RAMの内容変更をす
る場合には、変更しようとしているメモリから、ピギー
バック・チップが命令をフェッチしている可能性があ
る。このため、ROMエミュレータのアクセスと、ピギー
バック・チップのフェッチの競合を調停しなければなら
ない。しかるに、上述した従来のピギーバック・チップ
は汎用PROM用の端子しか持っていないため、何ら調停の
手段を持たないという欠点がある。By the way, when the ROM emulator changes the contents of the alternative RAM, the piggyback chip may have fetched an instruction from the memory to be changed. For this reason, contention between ROM emulator access and piggyback chip fetch must be arbitrated. However, the above-described conventional piggyback chip has only a terminal for a general-purpose PROM, and thus has a drawback that it does not have any arbitration means.
本発明のピギーバック・チップは、パッケージ上面に
汎用PROM用端子に加えて、有効レベルの信号を加えるこ
とで、プログラムの実行を一時中断することができる端
子と、プログラムの実行が一時中断したことを示すステ
ータス端子を有し、前記中断要求端子に対する要求信号
により、プログラムの実行を一時中断するとともに、前
記ステータス端子に有効レベルの信号を出力する回路
と、この中断要求端子が開放状態になった場合、誤って
プログラムの実行を中断しないようにする保護回路を有
している。The piggyback chip of the present invention has a terminal capable of temporarily suspending the execution of a program by applying a valid level signal in addition to a terminal for a general-purpose PROM to the top surface of the package, and having a program execution temporarily suspended. And a circuit for temporarily suspending the execution of a program by a request signal to the interruption request terminal and outputting a signal of a valid level to the status terminal, and the interruption request terminal is opened. In this case, a protection circuit is provided to prevent the execution of the program from being interrupted by mistake.
このように、本発明はプログラムの実行を一時中断す
ることができる端子と、プログラムの実行を一時中断し
たことを示すステータス端子を有することにより、エミ
ュレータ側より強制的にプログラムの実行を中断させる
ことができ、代替RAMへのエミュレータ側からのアクセ
スと、ピギーバック・チップ側からのフェッチの競合を
調停することができる。As described above, the present invention has the terminal capable of temporarily suspending the execution of the program and the status terminal indicating that the execution of the program has been suspended, thereby forcibly suspending the execution of the program from the emulator side. It is possible to arbitrate contention between access from the emulator to the alternative RAM and fetch from the piggyback chip.
〔実施例〕 次に、本発明について図面を参照して説明する。第１
図は本発明の実施例のブロック図である。ピギーバック
・チップ１はパッケージ上面に汎用PROM用アドレスバス
12と、汎用PROM用データバス13とHOLD要求端子３とHOLD
ステータス端子４を持ち、パッケージ側面あるいは下面
にデバッグ対象としている本チップと同等な機能端子15
を持っている。上面の端子はROMエミュレータ２と、下
面の端子はターゲットシステム11とそれぞれ接続され
る。HOLD要求端子３は、HOLD回路５に入力され、この回
路で同期をとった後、HOLD信号7,HOLDステータス端子４
が有効になる。Next, the present invention will be described with reference to the drawings. First
The figure is a block diagram of an embodiment of the present invention. The piggyback chip 1 has an address bus for general-purpose PROM on the top of the package.
12, data bus 13 for general-purpose PROM, HOLD request terminal 3 and HOLD
It has a status terminal 4 and a functional terminal 15 on the side or bottom of the package that is equivalent to the chip to be debugged.
have. The terminals on the upper surface are connected to the ROM emulator 2, and the terminals on the lower surface are connected to the target system 11, respectively. The HOLD request terminal 3 is input to the HOLD circuit 5, and after synchronizing with this circuit, the HOLD signal 7, the HOLD status terminal 4
Becomes effective.
特許請求の範囲のHOLD要求端子,HOLDステータス端
子，保護回路は、それぞれHOLD要求端子3,HOLDステータ
ス端子4,プルダウン抵抗６に対応する。The HOLD request terminal, the HOLD status terminal, and the protection circuit in the claims correspond to the HOLD request terminal 3, the HOLD status terminal 4, and the pull-down resistor 6, respectively.
今、ROMエミュレータ２がHOLD要求端子３に有効“1"
信号を入力すると、HOLD回路５は、これをサンプルし、
実行中の命令を終了後、HOLD信号7,HOLDステータス端子
４を有効レベル“1"とする。このため、CPU8はHOLDし,R
OMエミュレータ２からの命令フェッチを停止する。一
方、ROMエミュレータ２は、HOLDステータス端子４が有
効レベル“1"であることをサンプルし、汎用PROM用アド
レスバス12及び汎用PORM用データバス13に接続されてい
るメモリ上にモニタプログラムを展開する。この後、HO
LD要求端子３を無効レベル“0"にする。すると、HOLD回
路５は、これをサンプルし、同期をとった後、HOLD信号
7,HOLDステータス端子４を無効レベル“0"にする。この
ため、CPU8は動作を再開し、ROMエミュレータ２からの
命令フェッチを再開する。この結果、モニタが起動す
る。なお、モニタ起動のためには、HOLD解除直後の命令
フェッチ時にはROMエミュレータ２からは必らず固定デ
ータ（モニタへの分岐命令）を出力するようにする。こ
うすることで、どのような番地でHOLDしていたとして
も、一意的にモニタが起動する。Now, ROM emulator 2 is enabled "1" for HOLD request pin 3.
When a signal is input, the HOLD circuit 5 samples this,
After completing the instruction being executed, the HOLD signal 7 and the HOLD status terminal 4 are set to the valid level "1". For this reason, CPU 8 holds and R
The instruction fetch from the OM emulator 2 is stopped. On the other hand, the ROM emulator 2 samples that the HOLD status terminal 4 is at the valid level "1", and develops the monitor program on the memory connected to the general-purpose PROM address bus 12 and the general-purpose PORM data bus 13. . After this, HO
The LD request terminal 3 is set to the invalid level “0”. Then, the HOLD circuit 5 samples this, synchronizes, and then holds the HOLD signal.
7, Set HOLD status terminal 4 to invalid level "0". Therefore, the CPU 8 resumes the operation and resumes the instruction fetch from the ROM emulator 2. As a result, the monitor is activated. In order to activate the monitor, fixed data (branch instruction to monitor) is always output from the ROM emulator 2 at the time of instruction fetch immediately after the release of HOLD. In this way, the monitor is uniquely activated no matter what address is being held.
一方、ピギーバック・チップ１に汎用PROMを接続して
使用する場合は、HOLD要求端子３がオープン状態になる
が、プルダウン抵抗６により無効レベル“0"に固定され
るため、通常のピギーバック・チップとしての動作が可
能となる。On the other hand, when a general-purpose PROM is connected to the piggyback chip 1 and used, the HOLD request terminal 3 is in an open state, but is fixed to the invalid level “0” by the pull-down resistor 6, so that the normal piggyback chip is used. Operation as a chip becomes possible.
第２図は本発明の実施例２のブロック図である。ピギ
ーバック・チップ１′は、パッケージ上面に汎用PROM用
アドレスバス12と汎用PROM用データバス13と割込み要求
端子17と割込みステータス端子18を持ち、パッケージ側
面あるいは下面に本チップと同様な機能端子15を持って
いる。上面の単位はROMエミュレータ２と、機能端子15
はターゲットシステム11とそれぞれ接続される。FIG. 2 is a block diagram of Embodiment 2 of the present invention. The piggyback chip 1 'has a general-purpose PROM address bus 12, a general-purpose PROM data bus 13, an interrupt request terminal 17 and an interrupt status terminal 18 on the upper surface of the package, and functional terminals 15 similar to those of the present chip on the side or lower surface of the package. have. The unit on the top is the ROM emulator 2 and the function terminal 15
Are connected to the target system 11, respectively.
特許請求の範囲の割込み要求端子，割込むステータス
端子，保護回路はそれぞれ割込み要求端子17,割込みス
テータス端子18,プルダウン抵抗６に対応する。The interrupt request terminal, interrupt status terminal, and protection circuit in the claims correspond to the interrupt request terminal 17, the interrupt status terminal 18, and the pull-down resistor 6, respectively.
割込み要求端子17はCPU8′及び周辺I/O10に接続さ
れ、CPU8′に割込みをかけるとともに、周辺I/O10から
その端子レベルを参照することができる。The interrupt request terminal 17 is connected to the CPU 8 'and the peripheral I / O 10 to interrupt the CPU 8' and to refer to the terminal level from the peripheral I / O 10.
また、割込み要求端子17により起動される割込みサー
ビスルーチンでは、割込み要求端子17の端子レベルをポ
ーリングし、無効レベルになったら特定の番地、すなわ
ちモニタのエントリーに分岐するという処理を行なう。
なお、本サービスルーチンはユーザーのプログラム中に
あらかじめ埋め込んで置く。Further, in the interrupt service routine started by the interrupt request terminal 17, the terminal level of the interrupt request terminal 17 is polled, and when it becomes invalid, the process branches to a specific address, that is, an entry of the monitor.
This service routine is embedded in the user's program in advance.
今、ROMエミュレータ２が割込み要求端子17に有効
“1"信号を入力すると、CPU8′はこれをサンプルし、実
行中の命令を終了後、割込みステータス端子18を有効レ
ベル“1"とする。この後、CPU8′は前述した割込みサー
ビスを行ない、割込み要求端子17が有効レベルである限
り、無限ループを繰り返している。Now, when the ROM emulator 2 inputs a valid "1" signal to the interrupt request terminal 17, the CPU 8 'samples this, and after completing the instruction being executed, sets the interrupt status terminal 18 to the valid level "1". Thereafter, the CPU 8 'performs the above-described interrupt service, and repeats an infinite loop as long as the interrupt request terminal 17 is at a valid level.
一方、ROMエミュレータ２は割込みステータス端子が
有効レベル“1"であることをサンプルし、汎用PROM用ア
ドレスバス12及び汎用PROM用データバス13に接続されて
いるメモリのうち、CPU8′が実行している割込みサービ
スルーチンが存在している番地を避けて、モニタ・プロ
グラムを展開する。この後、割込み要求端子17を無効レ
ベル“0"にする。すると、CPU8′は無効レベルを確認し
てモニタのエントリーに分岐する。この結果、モニタが
起動する。On the other hand, the ROM emulator 2 samples that the interrupt status terminal is at the effective level "1", and executes the execution by the CPU 8 'among the memories connected to the general-purpose PROM address bus 12 and the general-purpose PROM data bus 13. Expand the monitor program avoiding the address where the interrupt service routine exists. Thereafter, the interrupt request terminal 17 is set to the invalid level “0”. Then, the CPU 8 'confirms the invalid level and branches to the entry of the monitor. As a result, the monitor is activated.
一方、ピギーバック・チップ１に汎用PROMを接続して
使用する場合は、割込み要求端子17が開放状態になる
が、プルダウン抵抗６により無効レベル“０に固定され
るため、通常のピギーバック・チップとしての動作が可
能となる。On the other hand, when a general-purpose PROM is connected to the piggyback chip 1 and used, the interrupt request terminal 17 is opened, but since the invalid level is fixed to “0” by the pull-down resistor 6, the normal piggyback chip Operation becomes possible.
以上説明したように本発明は、有効レベルの信号を加
えることで、プログラムの実行を一時中断することがで
きる端子と、プログラムの実行が一時中断したことを示
すステータス端子を有することにより、エミュレータ側
より強制的にプログラムの実行を中断させることがで
き、代替RAMへのエミュレータ側からのアクセスと、ピ
ギーバック・チップ側からのフェッチの競合を調停する
ことができる効果がある。As described above, the present invention has a terminal capable of temporarily suspending the execution of a program by adding a signal of a valid level, and a status terminal indicating that the execution of the program is temporarily suspended. The execution of the program can be more forcibly interrupted, and the contention between the access from the emulator to the alternative RAM and the fetch from the piggyback chip can be arbitrated.
第１図は本発明の実施例１のブロック図、第２図は本発
明の実施例２のブロック図である。 1,1′……ピギーバック・チップ、２……ROMエミュレー
タ、３……HOLD要求端子、４……HOLDステータス端子、
５……HOLD回路、６……プルダウン抵抗、７……HOLD信
号、8,8′……CPU、９……外部インタフェース、10……
周辺I/O、11……ターゲット・システム、12……汎用PRO
M用アドレスバス、13……汎用PROM用データバス、14…
…内部バス、15……機能端子、16……命令実行終了信
号、17……割込み要求端子、18……割込みステータス端
子。FIG. 1 is a block diagram of Embodiment 1 of the present invention, and FIG. 2 is a block diagram of Embodiment 2 of the present invention. 1, 1 '... piggyback chip, 2 ... ROM emulator, 3 ... HOLD request terminal, 4 ... HOLD status terminal,
5 HOLD circuit, 6 pull-down resistor, 7 HOLD signal, 8, 8 'CPU, 9 external interface, 10
Peripheral I / O, 11: Target system, 12: General-purpose PRO
Address bus for M, 13 ... Data bus for general-purpose PROM, 14 ...
... internal bus, 15 ... functional terminal, 16 ... instruction execution end signal, 17 ... interrupt request terminal, 18 ... interrupt status terminal.
Claims (3)
端子と、汎用PROMを接続するための汎用PROM接続端子と
を備え、前記汎用PROM接続端子を介して読み出された命
令を評価するピギーバック・チップであって、前記汎用
PROM接続端子に接続され、代替RAMを含んで構成される
前記汎用PROM接続端子に接続されるROMエミュレータか
らの有効信号が入力される要求端子と、前記有効信号が
無効レベルにあるときに前記代替RAM内の命令をフェッ
チして実行し、前記有効信号が有効レベルにある時に前
記代替RAM内の命令のフェッチを中止しする回路とを備
えることを特徴とするピギーバック・チップ。A general purpose PROM connection terminal for connecting a general purpose PROM with a function terminal for connecting a target system, and a piggyback for evaluating an instruction read through the general purpose PROM connection terminal. A chip, wherein said general purpose
A request terminal connected to a PROM connection terminal and receiving a valid signal from a ROM emulator connected to the general-purpose PROM connection terminal configured to include a substitute RAM; and a substitute terminal when the valid signal is at an invalid level. A circuit for fetching and executing instructions in the RAM, and for stopping the fetch of instructions in the alternative RAM when the valid signal is at a valid level.
要求端子に有効レベルを出力したときに、前記ROMエミ
ュレータからの命令のフェッチを中止し、実行中の命令
の終了に応答して前記ROMエミュレータに対して命令の
フェッチを中止したことを示すステータス信号をステー
タス端子を介して出力し、前記ROMエミュレータ内の前
記RAMの評価されるべき命令の書き換えを前記ステータ
ス信号によって許可することを特徴とする特許請求の範
囲（１）記載のピギーバック・チップ。2. The circuit according to claim 1, wherein when the ROM emulator outputs a valid level to the request terminal, the circuit stops fetching an instruction from the ROM emulator and responds to the end of the instruction being executed. A status signal indicating that instruction fetch has been stopped is output via a status terminal, and rewriting of an instruction to be evaluated in the RAM in the ROM emulator is permitted by the status signal. A piggyback chip according to claim (1).
端子を無効レベルにする保護回路を有することを特徴と
する特許請求の範囲（１）または（２）記載のピギーバ
ック・チップ。3. The piggyback chip according to claim 1, further comprising a protection circuit for setting said request terminal to an invalid level when said request terminal is open.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1272886A JP2591191B2 (en) | 1988-12-02 | 1989-10-20 | Piggyback tip |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-306382 | 1988-12-02 | ||
| JP30638288 | 1988-12-02 | ||
| JP1272886A JP2591191B2 (en) | 1988-12-02 | 1989-10-20 | Piggyback tip |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02255920A JPH02255920A (en) | 1990-10-16 |
| JP2591191B2 true JP2591191B2 (en) | 1997-03-19 |
Family
ID=26550428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1272886A Expired - Fee Related JP2591191B2 (en) | 1988-12-02 | 1989-10-20 | Piggyback tip |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2591191B2 (en) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6135375A (en) * | 1984-07-27 | 1986-02-19 | Yokogawa Hokushin Electric Corp | Interruption control circuit of digital circuit inspecting device |
| JPS61169941A (en) * | 1985-01-22 | 1986-07-31 | Sony Corp | Memory device |
| JPS62172438A (en) * | 1986-01-24 | 1987-07-29 | Seiko Instr & Electronics Ltd | Integrated circuit mounting method |
-
1989
- 1989-10-20 JP JP1272886A patent/JP2591191B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02255920A (en) | 1990-10-16 |
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