JP2590135B2 - Charge input circuit - Google Patents
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Description
【発明の詳細な説明】 〔概要〕 光起電力型赤外検知素子と信号処理回路とを結合して
素子内部で信号多重化を行なう赤外検知素子の電荷入力
回路に関し、 S/N比を改善することを目的とし、 光起電力型赤外検知素子を電界効果トランジスタのソ
ースに接続し、該ソースの電位を負帰還増幅器を介して
該電界効果トランジスタのゲートに印加すると共に、該
電界効果トランジスタのドレインより信号処理回路へ電
荷を入力する電荷入力回路において、該電界効果トラン
ジスタのソースからゲートへの負帰還系路中に、低減フ
ィルタを設けるよう構成する。DETAILED DESCRIPTION OF THE INVENTION [Summary] The present invention relates to a charge input circuit of an infrared detecting element that combines a photovoltaic infrared detecting element and a signal processing circuit and performs signal multiplexing inside the element. For the purpose of improvement, a photovoltaic infrared detecting element is connected to the source of a field effect transistor, the potential of the source is applied to the gate of the field effect transistor via a negative feedback amplifier, In a charge input circuit for inputting a charge from a drain of a transistor to a signal processing circuit, a reduction filter is provided in a negative feedback path from a source to a gate of the field effect transistor.
本発明は電荷入力回路に関し、特に光起電力型赤外検
知素子（以下、PV素子という）と信号処理回路とを結合
して素子内部で信号多重化を行なう赤外検知素子の電荷
入力回路に関する。The present invention relates to a charge input circuit, and more particularly to a charge input circuit of an infrared detection element that combines a photovoltaic infrared detection element (hereinafter, referred to as a PV element) and a signal processing circuit to perform signal multiplexing inside the element. .
PV素子と電荷結合素子（Charge Coupled Device:CC
D）等の信号処理回路とを結合して素子内部で信号多重
化を行なう赤外検知素子は、次世代の赤外センサとして
注目され、研究開発が進められている。PV device and Charge Coupled Device (CC)
An infrared detecting element that performs signal multiplexing inside the element by combining with a signal processing circuit such as D) has attracted attention as a next-generation infrared sensor, and research and development have been promoted.
この赤外検知素子において、PV素子により光電変換し
て得られた電荷（光電流）は信号処理回路に注入される
から、その注入効率が重要となる。In this infrared detection element, the charge (photocurrent) obtained by photoelectric conversion by the PV element is injected into the signal processing circuit, so that the injection efficiency is important.
従来の電荷入力回路において最も一般的なものは、第
６図（Ａ）に示す回路構成の電荷入力回路である。この
電荷入力回路はPV素子１のカソードをMOS型電界効果ト
ランジスタ（FET）２のソース拡散層に直接接続するの
で、「直接注入型」と呼ばれている。The most common type of the conventional charge input circuit is a charge input circuit having a circuit configuration shown in FIG. This charge input circuit is called “direct injection type” because the cathode of the PV element 1 is directly connected to the source diffusion layer of the MOS field effect transistor (FET) 2.
MOS型FET2のゲートは入力端子３を介してゲート電圧V
gが印加され、またそのドレインはCCD等の電荷を入力す
べき信号処理回路に接続されている。The gate of the MOS type FET2 is connected to the gate voltage V via the input terminal 3.
g is applied, and its drain is connected to a signal processing circuit to which a charge such as a CCD is to be input.
第６図（Ｂ）は上記の直接注入型電荷入力回路の交流
等価回路を示す。同図（Ｂ）において、４はPV素子１に
よる電流源で、赤外光をPV素子１が受光することによ
り、電流源４より発生出力される光電流I0は、PV素子１
の内部抵抗R0とMOS型FET2の相互コンダクタンスgmの逆
数であるインピーダンス1/gmに夫々分割される。FIG. 6 (B) shows an AC equivalent circuit of the above direct injection type charge input circuit. In FIG. 2B, reference numeral 4 denotes a current source of the PV element 1, and when the infrared light is received by the PV element 1, the photocurrent I 0 generated and output from the current source 4 is
They are respectively divided into an impedance 1 / g m is the inverse of the transconductance g m of the internal resistance R 0 and the MOS type FET2 of.
入力インピーダンス1/gmに流れる電流I2が信号処理回
路に注入される（電荷が入力される）。ここで、この電
流I2は内部抵抗R0に流れる電流をI1とすると、次式で示
される。Current I 2 flowing through the input impedance 1 / g m is injected into the signal processing circuit (charge is input). Here, the current I 2 is when the current flowing through the internal resistance R 0 and I 1, represented by the following formula.
上記の内部抵抗R0はPV素子１のバンドギャップが狭い
ので、10KΩ〜1GΩオーダーと比較的小さく、しかもそ
の値は受光する赤外光が長波長になり、また周囲温度が
高温になるほど著しく低下することが知られている。 The above internal resistance R 0 is relatively small in the order of 10 KΩ to 1 GΩ due to the narrow band gap of the PV element 1, and the value decreases significantly as the infrared light received becomes longer wavelength and the ambient temperature becomes higher. It is known to
一方、入力インピーダンス1/gmはMOS型FET2の形状比
に通常左右されるが、通常の動作条件ではMOS型FET2の
動作領域は弱反転領域にあり、このような小レベルの電
流に対しては形状比は殆ど依存しない。On the other hand, the input impedance 1 / g m usually depends on the shape ratio of the MOSFET 2, but under normal operating conditions, the operating region of the MOSFET 2 is in the weak inversion region. Has almost no dependence on the shape ratio.
このため、前記した式よりわかるように、信号処理回
路に注入される電流I2はかなり小であり、この従来の電
荷入力回路は注入効率が悪く、感度が悪いという問題点
があった。Thus, as can be seen from the above-mentioned formula, is rather small current I 2 is injected into the signal processing circuit, the conventional charge input circuit poor injection efficiency, sensitivity is disadvantageously poor.
そこで、従来第７図に示す如く、MOS型FET2のソース
電位を負帰還増幅器５を介してMOS型FET2のゲートに印
加する構成とすることにより、注入効率を改善した電荷
入力回路が開示されている（例えば、Optical Engineer
ing,VOL.26,No.3,p.241−248（1987））。Therefore, as shown in FIG. 7, a charge input circuit has been disclosed in which the source potential of the MOS FET 2 is applied to the gate of the MOS FET 2 via the negative feedback amplifier 5 to improve the injection efficiency as shown in FIG. (For example, Optical Engineer
ing, VOL. 26, No. 3, p. 241-248 (1987)).
しかるに、第７図に示す従来の電荷入力回路では、注
入効率の改善により感度が改善され、外部雑音に対して
はS/N比が改善されるが、理想的なPV素子１の支配的雑
音である白色雑音に対しても効率良く注入されるため、
PV素子１に起因するS/N比の改善には寄与しない。However, in the conventional charge input circuit shown in FIG. 7, the sensitivity is improved by the improvement of the injection efficiency, and the S / N ratio is improved with respect to the external noise. Is efficiently injected for white noise that is
It does not contribute to the improvement of the S / N ratio caused by the PV element 1.
すなわち、PV素子１はアレイ状に多数個配列され、そ
れらから取り出された光電流は前記したように信号処理
回路（例えばCCD）に注入されるが、このCCDが並列に入
力された電荷を直列に時系列的に多重化して転送するこ
とは、高周波数のサンプリング周波数でサンプリングし
て読み出すことであるから、上記の白色雑音が多重化の
際に信号帯域内に折り返されて加算されてしまい、出力
映像信号のS/N比を著しく劣化させるという問題点があ
った。That is, a large number of PV elements 1 are arranged in an array, and the photocurrent extracted therefrom is injected into a signal processing circuit (for example, a CCD) as described above. Multiplexing and transferring in time series means sampling and reading out at a high frequency sampling frequency, so that the white noise is folded back into the signal band during multiplexing and added, There is a problem that the S / N ratio of the output video signal is significantly deteriorated.
本発明は上記の点に鑑みて創作されたものであり、S/
N比を改善することができる電荷入力回路を提供するこ
とを目的とする。The present invention has been created in view of the above points, S /
It is an object of the present invention to provide a charge input circuit capable of improving an N ratio.
第１図は本発明の原理構成図を示す。同図中、第７図
と同一構成部分には同一符号を付してある。第１図にお
いて、電界効果トランジスタ（FET）2aのソース電位VS
は負帰還増幅器５を介してMOS型FET2のゲートに負帰還
されるが、電界効果トランジスタ2aのゲートと負帰還増
幅器５の出力との間に低減フィルタ６が設けられてい
る。FIG. 1 shows a principle configuration diagram of the present invention. 7, the same components as those in FIG. 7 are denoted by the same reference numerals. In FIG. 1, a source potential V S of a field effect transistor (FET) 2a is shown.
Is negatively fed back to the gate of the MOS FET 2 via the negative feedback amplifier 5, and a reduction filter 6 is provided between the gate of the field effect transistor 2 a and the output of the negative feedback amplifier 5.
低減フィルタ６が無い場合において、FET2aのドレイ
ン・ソース間に流れる電流をI2,PV素子１に流れる光電
流をI0,負帰還増幅器５の利得をＡ、PV素子１の内部抵
抗をR0、FET2aの相互コンダクタンスをgmとすると、電
流I2は次式で表わされること が知られている。When the reduction filter 6 is not provided, the current flowing between the drain and the source of the FET 2a is I 2 , the photocurrent flowing through the PV element 1 is I 0 , the gain of the negative feedback amplifier 5 is A, and the internal resistance of the PV element 1 is R 0. When the mutual conductance of FET2a and g m, the current I 2 is known to be expressed by the following equation.
（２）式中のI0の係数が注入効率ηを表わす。 The coefficient of I 0 in the equation (2) represents the injection efficiency η.
第７図に示した従来の電荷入力回路では、（２）式で
示す電流I2が全周波数領域に亘って、次段の信号処理回
路へ注入されるが、本発明では第１図に示すように低減
フィルタ６により高周波数領域におけるソース電位VSを
阻止するようにしているから、この高周波数領域では負
帰還増幅器５の利得Ａが実質的に略ゼロであるというこ
とと等価となる。In the conventional charge input circuit shown in FIG. 7, (2) current I 2 indicated by the equation over the entire frequency range, but is injected into the next stage of the signal processing circuit, the present invention is shown in Figure 1 As described above, the source potential V S in the high frequency region is blocked by the reduction filter 6, which is equivalent to the fact that the gain A of the negative feedback amplifier 5 is substantially zero in this high frequency region.
一方、PV素子１が長波長の赤外光を受光するPV素子で
ある場合、また高温動作中の場合には、その内部抵抗R0
は極めて低下するので、gm・R0１となり得る。そこ
で、前記利得Ａを10とすると、gm・R0＝１として場合、
前記注入効率ηは低減フィルタ６の通過周波数領域にお
いては、92％となり、第６図（Ａ）に示した従来の電荷
入力回路よりも大なる注入効率が得られる。On the other hand, when the PV element 1 is a PV element that receives infrared light of a long wavelength, or when operating at high temperatures, its internal resistance R 0
Is extremely reduced, and may be g m · R 0 1. Therefore, if the gain A is 10, if g m · R 0 = 1,
The injection efficiency η is 92% in the pass frequency region of the reduction filter 6, and an injection efficiency higher than that of the conventional charge input circuit shown in FIG. 6A can be obtained.
これに対し、低減フィルタ６により阻止される高周波
数領域においては、前記したように利得Ａは略ゼロと見
做せるので、注入効率ηは50％となる。On the other hand, in the high frequency region blocked by the reduction filter 6, since the gain A can be regarded as substantially zero as described above, the injection efficiency η becomes 50%.
このため、低減フィルタ６のカットオフ周波数（コー
ナー周波数）を、入力信号成分が通過し得る程度の値に
選定することにより、入力信号成分より高い周波数領域
の高周波白色雑音を約1/2に抑圧することができる。以
上のように、低減フィルタ６を電界効果トランジスタ2a
のゲートと負帰還増幅器５の出力との間に設けることに
より、低減フィルタを効率的に動作させることができ
る。Therefore, by selecting the cutoff frequency (corner frequency) of the reduction filter 6 to a value that allows the input signal component to pass, high-frequency white noise in a frequency region higher than the input signal component is suppressed to about 1/2. can do. As described above, the reduction filter 6 is connected to the field effect transistor 2a.
And the output of the negative feedback amplifier 5, the reduction filter can be operated efficiently.
第２図は本発明の第１実施例の回路図を示す。同図
中、第１図と同一構成部分には同一符号を付し、その説
明を省略する。第２図において、８は前記負帰還増幅器
５を構成するMOS型FETで、そのゲートはPV素子１と前記
FET2aに相当するMOS型FET2のソースとの接続点に接続さ
れている。FIG. 2 shows a circuit diagram of the first embodiment of the present invention. In the figure, the same components as those of FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted. In FIG. 2, reference numeral 8 denotes a MOS type FET constituting the negative feedback amplifier 5, the gate of which is connected to the PV element 1 by the gate.
It is connected to the connection point with the source of the MOS FET2 corresponding to the FET2a.
また、９はMOS型FET8の負荷となるMOS型FETで、その
ソースはMOS型FET8のドレインとMOS型FTE2のゲートに夫
々接続され、更にそのゲート・ドレイン間が接続されて
いる。Reference numeral 9 denotes a MOS type FET serving as a load of the MOS type FET 8, whose source is connected to the drain of the MOS type FET 8 and the gate of the MOS type FTE2, respectively, and between the gate and the drain.
更に10は前記低減フィルタ６の一部を構成するコンデ
ンサで、その一端が接地され、その他端がMOS型FET2の
ゲートとMOS型FET8のドレインに夫々接続されている。
コンデンサ10はMOS型FET8及び９の両インピーダンスと
共に低減フィルタ６を構成しており、MOS型FET8のドレ
インより反転増幅されて取り出されたMOS型FET2のソー
ス電位に対して第４図に示す如き周波数特性を付与して
MOS型FET2のゲートへ印加する。Further, reference numeral 10 denotes a capacitor constituting a part of the reduction filter 6, one end of which is grounded, and the other end is connected to the gate of the MOS FET 2 and the drain of the MOS FET 8, respectively.
The capacitor 10 constitutes a reduction filter 6 together with the impedances of the MOS FETs 8 and 9, and has a frequency as shown in FIG. 4 with respect to the source potential of the MOS FET 2 which is inverted and amplified from the drain of the MOS FET 8 and taken out. By adding properties
Applied to the gate of MOS FET2.
この本発明の第１実施例の構造断面図を第３図に示
す。同図中、InSb（インジウムアンチモン）,HgCdTe
（テルル化水銀カドミウム）などからなるｐ型基板12と
n+拡散層13及びそれらの上に形成されたシリコン酸化膜
（SiO2），硫化亜鉛（ZnS）などよりなる薄膜14とは前
記PV素子１を構成している。FIG. 3 is a sectional view showing the structure of the first embodiment of the present invention. In the figure, InSb (indium antimony), HgCdTe
(Mercury cadmium telluride) and other p-type substrate 12
The n + diffusion layers 13 and the thin film 14 formed on them, such as a silicon oxide film (SiO 2 ) and zinc sulfide (ZnS), constitute the PV element 1.
一方、ｎ形のシリコン（Si）基板15上には２つのＰウ
ェル16及び17が形成され、更にＰウェル16内にはn+拡散
層18,19及び20が形成されている。また、もう一つのＰ
ウェル17内にはn+拡散層21が形成されており、このn+拡
散層21は前記MOS型FET2のコース領域を構成し、またＰ
ウェル17と共に入力ダイオードも構成している。On the other hand, two P wells 16 and 17 are formed on an n-type silicon (Si) substrate 15, and n + diffusion layers 18, 19 and 20 are formed in the P well 16. Another P
An n + diffusion layer 21 is formed in the well 17, and this n + diffusion layer 21 constitutes a course region of the MOS type FET 2, and
An input diode is formed together with the well 17.
以上の各領域が形成されたｎ形Si基板15上には、公知
の手段によりSiO2よりなる酸化膜22が被覆形成され、更
にその上に多結晶シリコン等のゲート電極23,24,入力ゲ
ート電極25,蓄積ゲート26,CCDの一部を構成する電極27
が形成され、更に素子分離用フィールド酸化膜22a上に
は多結晶シリコン膜28,SiO2からなる酸化膜29及び多結
晶シリコン膜30が順次に積層されている。An oxide film 22 made of SiO 2 is formed on the n-type Si substrate 15 on which the above-described regions are formed by known means, and further, gate electrodes 23 and 24 of polycrystalline silicon and the like, and an input gate Electrode 25, storage gate 26, electrode 27 forming part of CCD
Are formed, and a polycrystalline silicon film 28, an oxide film 29 made of SiO 2 and a polycrystalline silicon film 30 are sequentially laminated on the element isolation field oxide film 22a.
多結晶シリコン膜28,酸化膜29及び多結晶シリコン膜3
0は前記コンデンサ10を構成しており、多結晶シリコン
膜30がn+拡散層19及び入力ゲート電極25に夫々電気的に
接続されている。Polycrystalline silicon film 28, oxide film 29 and polycrystalline silicon film 3
Numeral 0 constitutes the capacitor 10, and the polycrystalline silicon film 30 is electrically connected to the n + diffusion layer 19 and the input gate electrode 25, respectively.
前記したMOS型FET2のドレインは、蓄積ゲート26直下
のＰウェル17の領域に相当し、ゲートは入力ゲート電極
25に相当する。また、MOS型FET8のソースに相当するの
がn+拡散層18であり、またMOS型FET8のドレイン及びMOS
型FET9のソースは常に同電位であるので、いずれもn+拡
散層19で共用する構成とされている。更にMOS型FET9の
ドレインに相当するのがn+拡散層20である。The drain of the above-mentioned MOS type FET2 corresponds to the region of the P well 17 immediately below the storage gate 26, and the gate is the input gate electrode.
Equivalent to 25. The n + diffusion layer 18 corresponds to the source of the MOS FET 8, and the drain and the MOS
Since the sources of the type FETs 9 are always at the same potential, all are configured to be shared by the n + diffusion layers 19. Further, the n + diffusion layer 20 corresponds to the drain of the MOS FET 9.
かかる構成において、PV素子１により受光された赤外
光により生じた光電流はn+拡散層13よりn+拡散層21に供
給され、更に入力ゲート電極25直下のＰウェル17の領域
を通して蓄積ゲート26直下のＰウェル17の領域のポテン
シャルの井戸に信号電荷として蓄積される。この信号電
荷はその後CCDへ転送される。In such a configuration, the photocurrent generated by the infrared light received by the PV element 1 is supplied from the n + diffusion layer 13 to the n + diffusion layer 21, and is further stored through the region of the P well 17 immediately below the input gate electrode 25. Signal charges are accumulated in the potential well in the region of the P well 17 immediately below 26. This signal charge is then transferred to the CCD.
一方、n+拡散層21におけるソース電位はゲート電極23
に印加され、n+拡散層19より反転増幅されて取り出さ
れ、前記したコンデンサ10により低減フィルタ特性を付
与されてn+拡散層21に負帰還入力される。On the other hand, the source potential in the n + diffusion layer 21 is
, Is inverted and amplified by the n + diffusion layer 19, is taken out, is given a reduced filter characteristic by the capacitor 10, and is negatively input to the n + diffusion layer 21.
これにより、PV素子１の支配的雑音である白色雑音の
高周波成分の注入効率を低下することができ、これによ
りS/N比を改善することができる。As a result, the injection efficiency of the high-frequency component of white noise, which is the dominant noise of the PV element 1, can be reduced, and the S / N ratio can be improved.
第５図は本発明の第２実施例の回路図を示す。同図
中、第２図と同一構成部分には同一符号を付し、その説
明を省略する。第５図中、32は抵抗で、コンデンサ10と
共に低減フィルタ６を構成しており、低減フィルタ６の
周波数特性を規定する。低減フィルタ特性は第２図のよ
うに抵抗32を設けなくても実現できるが、抵抗32を設け
た方がコンデンサ10の端子電圧が安定になる。FIG. 5 shows a circuit diagram of a second embodiment of the present invention. 2, the same components as those of FIG. 2 are denoted by the same reference numerals, and the description thereof will be omitted. In FIG. 5, reference numeral 32 denotes a resistor, which constitutes the reduction filter 6 together with the capacitor 10, and defines the frequency characteristic of the reduction filter 6. Although the reduction filter characteristic can be realized without providing the resistor 32 as shown in FIG. 2, the terminal voltage of the capacitor 10 becomes more stable when the resistor 32 is provided.
本実施例によれば、第１実施例と同様にS/N比を改善
することができる。According to this embodiment, the S / N ratio can be improved as in the first embodiment.
なお、本実施例ではMOS型FETを用いて説明したが、も
ちろん接合型FETでも同様の効果がある。また低減フィ
ルタ６としては回路設計時の各種定数の決定によって高
域での周波数特性を低下させてもよく、更には演算増幅
器に低減フィルタ特性をもたせることにより、負帰還増
幅器５と低減フィルタ６とをまとめた構成とすることも
できる。Although the present embodiment has been described using a MOS FET, the same effect can be obtained with a junction FET. Further, as the reduction filter 6, the frequency characteristics in the high frequency band may be lowered by determining various constants at the time of circuit design. Further, by providing the operational amplifier with the reduction filter characteristics, the negative feedback amplifier 5 and the reduction filter 6 can be used. May be combined.
上述の如く、本発明によれば、電界効果トランジスタ
のゲートと前記負帰還増幅器の出力との間に低減フィル
タを設けることにより、低減フィルタを効率よく動作さ
せ、PV素子の支配的雑音である白色雑音の高周波成分の
注入効率を低下するようにしたので、PV素子に寄因する
S/N比を高周波領域において改善することができ、特にM
OS型FETを介して入力された電荷を水平転送するCCDにお
ける多重化に際して折返し効果により加算される白色雑
音が著しく低下するので、多重化時の折返し雑音の低減
に著しい効果がある等の特長を有するものである。As described above, according to the present invention, by providing a reduction filter between the gate of the field effect transistor and the output of the negative feedback amplifier, the reduction filter operates efficiently, and the white noise, which is the dominant noise of the PV element, is provided. Reduced injection efficiency of high frequency components of noise.
The S / N ratio can be improved in the high frequency range,
White noise added due to the aliasing effect is significantly reduced due to the aliasing effect in multiplexing in CCDs that horizontally transfer charges input via OS-type FETs, which has a significant effect in reducing aliasing noise during multiplexing. Have
第１図は本発明の原理構成図、 第２図は本発明の第１実施例の回路図、 第３図は本発明の第１実施例の構造断面図、 第４図はフィルタ特性の一例を示す図、 第５図は本発明の第２実施例の回路図、 第６図は従来の電荷入力回路の一例の回路図、 第７図は従来の電荷入力回路の他の例の回路図である。 図において、 １は光起電力型赤外検知素子（PV素子）、 2,8,9はMOS型電界効果トランジスタ（FET）、 2aは電界効果トランジスタ（FET）、 ５は負帰還増幅器、 ６は低減フィルタ、 10はコンデンサ、 32は抵抗 を示す。 FIG. 1 is a diagram showing the principle of the present invention, FIG. 2 is a circuit diagram of a first embodiment of the present invention, FIG. 3 is a structural sectional view of the first embodiment of the present invention, and FIG. FIG. 5 is a circuit diagram of a second embodiment of the present invention, FIG. 6 is a circuit diagram of an example of a conventional charge input circuit, and FIG. 7 is a circuit diagram of another example of a conventional charge input circuit. It is. In the figure, 1 is a photovoltaic infrared detecting element (PV element), 2, 8, and 9 are MOS field effect transistors (FETs), 2a is a field effect transistor (FET), 5 is a negative feedback amplifier, and 6 is a negative feedback amplifier. A reduction filter, 10 is a capacitor, and 32 is a resistor.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 梶原 信之 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭59−21059（ＪＰ，Ａ) 特開 昭58−139298（ＪＰ，Ａ) ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Nobuyuki Kajiwara 1015 Uedanaka, Nakahara-ku, Kawasaki-shi, Kanagawa Fujitsu Co., Ltd. (56) References JP-A-59-21059 (JP, A) JP-A-58-139298 (JP, A)
Claims (1)
トランジスタ（2a）のソースに接続し、該ソースの電位
を負帰還増幅器（５）を介して該電界効果トランジスタ
（2a）のゲートに印加すると共に、該電界効果トランジ
スタ（2a）のドレインより信号処理回路へ電荷を入力す
る電荷入力回路において、 前記電界効果トランジスタ（2a）のゲートと前記負帰還
増幅器（５）の出力との間に低減フィルタ（６）を設け
たことを特徴とする電荷入力回路。1. A photovoltaic infrared detector (1) is connected to the source of a field effect transistor (2a), and the potential of the source is connected via a negative feedback amplifier (5) to the field effect transistor (2a). A charge input circuit for applying a charge to a signal processing circuit from a drain of the field effect transistor (2a) while applying a voltage to a gate of the field effect transistor (2a) and an output of the negative feedback amplifier (5). A charge input circuit characterized in that a reduction filter (6) is provided between them.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62230253A JP2590135B2 (en) | 1987-09-14 | 1987-09-14 | Charge input circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62230253A JP2590135B2 (en) | 1987-09-14 | 1987-09-14 | Charge input circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6473666A JPS6473666A (en) | 1989-03-17 |
| JP2590135B2 true JP2590135B2 (en) | 1997-03-12 |
Family
ID=16904912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62230253A Expired - Lifetime JP2590135B2 (en) | 1987-09-14 | 1987-09-14 | Charge input circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2590135B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100426529B1 (en) * | 2002-03-12 | 2004-04-14 | 주식회사 케이이씨 | Signal Processing Circuit for Detecting heat image |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58139298A (en) * | 1982-02-13 | 1983-08-18 | オプテックス株式会社 | Pulse modulation type infrared ray burglar alarm |
| JPS5921059A (en) * | 1982-07-28 | 1984-02-02 | Hitachi Ltd | Charge transfer circuit |
-
1987
- 1987-09-14 JP JP62230253A patent/JP2590135B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6473666A (en) | 1989-03-17 |
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