JP2589405B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2589405B2 JP2589405B2 JP2252574A JP25257490A JP2589405B2 JP 2589405 B2 JP2589405 B2 JP 2589405B2 JP 2252574 A JP2252574 A JP 2252574A JP 25257490 A JP25257490 A JP 25257490A JP 2589405 B2 JP2589405 B2 JP 2589405B2
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- Japan
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- drain
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、出力が高レベル及び低レベル及び高イン
ピーダンス状態の３つの状態を持つ出力回路に関するも
のである。
ピーダンス状態の３つの状態を持つ出力回路に関するも
のである。
第５図は、従来における３つの状態を持つ出力回路の
構成を示す図である。VCCは電源電位、VSSは接地電位、
（１）は出力端子、Q1,Q2は、それぞれ出力回路の最終
段を構成する電界効果（MOS）トランジスタ、（２），
（３）はそれぞれ前記最終段トランジスタの前段のドラ
イバー、N1,N2は前記（２），（３）の出力ノードであ
る。
構成を示す図である。VCCは電源電位、VSSは接地電位、
（１）は出力端子、Q1,Q2は、それぞれ出力回路の最終
段を構成する電界効果（MOS）トランジスタ、（２），
（３）はそれぞれ前記最終段トランジスタの前段のドラ
イバー、N1,N2は前記（２），（３）の出力ノードであ
る。
次に動作について説明する。N1のノードが低レベル、
N2のノードが高レベルの時、Q1の電界効果型（MOS）ト
ランジスタのゲートは閉じ、Q2の電界効果型（MOS）ト
ランジスタのゲートは開くので、接地電位VSSから出力
端子（１）へ低レベルが出力される。またN1のノードが
高レベル、N2の低レベルの時、Q1の電界効果型（MOS）
トランジスタのゲートが開き、、Q2の電界効果型（MO
S）トランジスタのゲートが閉じるので電源電位から、
出力端子（１）へ高レベルが出力される。そして、N1の
ノードが低レベル、N2のノードも低レベルの時、出力端
子は高インピーダンス状態（フローテイングレベル）と
なる。
N2のノードが高レベルの時、Q1の電界効果型（MOS）ト
ランジスタのゲートは閉じ、Q2の電界効果型（MOS）ト
ランジスタのゲートは開くので、接地電位VSSから出力
端子（１）へ低レベルが出力される。またN1のノードが
高レベル、N2の低レベルの時、Q1の電界効果型（MOS）
トランジスタのゲートが開き、、Q2の電界効果型（MO
S）トランジスタのゲートが閉じるので電源電位から、
出力端子（１）へ高レベルが出力される。そして、N1の
ノードが低レベル、N2のノードも低レベルの時、出力端
子は高インピーダンス状態（フローテイングレベル）と
なる。
従来の出力が高レベル、低レベル、高インピーダンス
状態の３つの状態を持つ出力回路は、最終段の高レベル
をドライブするトランジスタQ1のドレイン電位が１通り
なので、出力端子（１）に出力される高レベルも１通り
であつた。それにより、高速化か又は低ノイズ化かのど
ちらかに限られ、容易にどちらかを選択するということ
が不可能であつた。
状態の３つの状態を持つ出力回路は、最終段の高レベル
をドライブするトランジスタQ1のドレイン電位が１通り
なので、出力端子（１）に出力される高レベルも１通り
であつた。それにより、高速化か又は低ノイズ化かのど
ちらかに限られ、容易にどちらかを選択するということ
が不可能であつた。
この発明は上記のような問題点を解決するためになさ
れたもので、使用に応じ容易に、高レベルの出力を選択
し得ることを目的とする。
れたもので、使用に応じ容易に、高レベルの出力を選択
し得ることを目的とする。
この発明に係る半導体集積回路は、出力端子に高レベ
ル、低レベルおよび高インピーダンス状態の３つの状態
のいずれかを出力する出力ドライバーを備える半導体集
積回路であって、前記出力ドライバーは、前記出力端子
に接続されたドレイン、第１の電位が与えられるソース
および第１の信号が与えられるゲートを持つ第１の電界
効果型トランジスタと、ドレイン、前記出力端子に接続
されたソースおよび第２の信号が与えられるゲートを持
つ第２の電界効果型トランジスタと、前記第１の電位と
異なる第２の電位、前記第１の電位を基準として前記第
２の電位側にあって前記第１の電位と前記第２の電位と
の電位差より前記第１の電位との電位差が大きくなる第
３の電位、および前記第１の電位を基準として前記第２
の電位側にあって前記第１の電位と前記第２の電位との
電位差よりも前記第１の電位との電位差が小さくなる第
４の電位が与えられ、前記第２、第３または第４の電位
のいずれかを選択的に前記第２の電界効果型トランジス
タの前記ドレインに出力する切換スイッチとを備える。
ル、低レベルおよび高インピーダンス状態の３つの状態
のいずれかを出力する出力ドライバーを備える半導体集
積回路であって、前記出力ドライバーは、前記出力端子
に接続されたドレイン、第１の電位が与えられるソース
および第１の信号が与えられるゲートを持つ第１の電界
効果型トランジスタと、ドレイン、前記出力端子に接続
されたソースおよび第２の信号が与えられるゲートを持
つ第２の電界効果型トランジスタと、前記第１の電位と
異なる第２の電位、前記第１の電位を基準として前記第
２の電位側にあって前記第１の電位と前記第２の電位と
の電位差より前記第１の電位との電位差が大きくなる第
３の電位、および前記第１の電位を基準として前記第２
の電位側にあって前記第１の電位と前記第２の電位との
電位差よりも前記第１の電位との電位差が小さくなる第
４の電位が与えられ、前記第２、第３または第４の電位
のいずれかを選択的に前記第２の電界効果型トランジス
タの前記ドレインに出力する切換スイッチとを備える。
この発明における出力ドライバーは、第１の信号およ
び第２の信号によって第１および第２の電界効果型トラ
ンジスタをオンオフすることができ、第１の電界効果型
トランジスタをオンし、第２の電界効果型トランジスタ
をオフすることで出力端子を第１の電位レベルにするこ
とができ、第１の電界効果型トランジスタをオフし、第
２の電界効果型トランジスタをオンすることによって、
出力端子を第２、第３または第４の電位レベルにするこ
とができ、第１および第２の電界効果型トランジスタの
両方をオフすることによって出力端子を高インピーダン
ス状態にすることができる。つまり、出力ドライバー
は、第１および第２の信号によって３つの状態のいずれ
かを出力することができる。
び第２の信号によって第１および第２の電界効果型トラ
ンジスタをオンオフすることができ、第１の電界効果型
トランジスタをオンし、第２の電界効果型トランジスタ
をオフすることで出力端子を第１の電位レベルにするこ
とができ、第１の電界効果型トランジスタをオフし、第
２の電界効果型トランジスタをオンすることによって、
出力端子を第２、第３または第４の電位レベルにするこ
とができ、第１および第２の電界効果型トランジスタの
両方をオフすることによって出力端子を高インピーダン
ス状態にすることができる。つまり、出力ドライバー
は、第１および第２の信号によって３つの状態のいずれ
かを出力することができる。
このように、第２の電界効果型トランジスタは、第２
の電界効果型トランジスタのドレイン側に切換スイッチ
が設けられており、切換スイッチにより選択される第
２、第３または第４の電位のうちのいずれかの電位をド
レイン電位として最終段の出力を駆動することができ
る。
の電界効果型トランジスタのドレイン側に切換スイッチ
が設けられており、切換スイッチにより選択される第
２、第３または第４の電位のうちのいずれかの電位をド
レイン電位として最終段の出力を駆動することができ
る。
以下、この発明の一実施例を図について説明する。
第１図において（１），（２），（３）及びQ1,Q2は
従来における出力回路と同等のものである。（４）は1/
2VCC発生回路、（５）はVCC＋αを得るべき昇圧回路で
ある。最終段の高レベルをドライブするトランジスタQ1
のドレイン側にはスイツチが設けられ、電源電位VCC,1/
2 VCC,及びVCC＋αかスイツチの切換えによりドレイン
に供給される。第３図の回路による出力の高レベル時の
波形を示したものでt1,t2,t3はそれぞれQ1のドレインに
スイツチ切換えでVCC,1/2 VCC,VCC＋αの電位が供給さ
れ、高レベルが出力されるまでの遷移時間であり、VCC
＋α−VTH,VCC−VTH,1/2 VCC−VTHはそれぞれの高レベ
ルの電位である。
従来における出力回路と同等のものである。（４）は1/
2VCC発生回路、（５）はVCC＋αを得るべき昇圧回路で
ある。最終段の高レベルをドライブするトランジスタQ1
のドレイン側にはスイツチが設けられ、電源電位VCC,1/
2 VCC,及びVCC＋αかスイツチの切換えによりドレイン
に供給される。第３図の回路による出力の高レベル時の
波形を示したものでt1,t2,t3はそれぞれQ1のドレインに
スイツチ切換えでVCC,1/2 VCC,VCC＋αの電位が供給さ
れ、高レベルが出力されるまでの遷移時間であり、VCC
＋α−VTH,VCC−VTH,1/2 VCC−VTHはそれぞれの高レベ
ルの電位である。
次に動作について説明する。電界効果型トランジスタ
Q1のドレインに電源電位VCCがスイツチ切換により印加
された場合は従来例と同等の動作をするが、Q1のドレイ
ンに1/2 VCC発生回路（４）により1/2 VCCが印加された
場合、N1のノードが高レベル及びN2のノードが低レベル
の時t2後に出力部子（１）には高レベル1/2 VCC−VTHが
出力される。また切換スイツチによりトランジスタQ1の
ドレインにVCC＋αが印加された場合、N1のノードが高
レベル及びN2のノードが低レベルの時遷移時間t1後、出
力端子（１）に高レベルVCC＋α−VTHが出力される。
Q1のドレインに電源電位VCCがスイツチ切換により印加
された場合は従来例と同等の動作をするが、Q1のドレイ
ンに1/2 VCC発生回路（４）により1/2 VCCが印加された
場合、N1のノードが高レベル及びN2のノードが低レベル
の時t2後に出力部子（１）には高レベル1/2 VCC−VTHが
出力される。また切換スイツチによりトランジスタQ1の
ドレインにVCC＋αが印加された場合、N1のノードが高
レベル及びN2のノードが低レベルの時遷移時間t1後、出
力端子（１）に高レベルVCC＋α−VTHが出力される。
又、第３図は1/2 VCC発生回路の一実施例であり、Q1,
Q4,Q5,Q8は高抵抗のデプレツシヨン型のトランジスタ
Q2,Q8,Q9はｎチヤネルのMOSトランジスタ、Ｐチヤネル
のMOSトランジスタでC1,C2はコンデンサである。
Q4,Q5,Q8は高抵抗のデプレツシヨン型のトランジスタ
Q2,Q8,Q9はｎチヤネルのMOSトランジスタ、Ｐチヤネル
のMOSトランジスタでC1,C2はコンデンサである。
又、第４図はVCC＋αを発生させる昇圧回路の一実施
例であり、（１）はリングオシレータ、C1はチヤージポ
ンプキヤパシタ、Q1,Q2はＮチヤネルMOSトランジスタ、
C2は電位蓄積用キヤパシターである。
例であり、（１）はリングオシレータ、C1はチヤージポ
ンプキヤパシタ、Q1,Q2はＮチヤネルMOSトランジスタ、
C2は電位蓄積用キヤパシターである。
また、上記実施例では電界効果（MOS）トランジスタQ
1のドレインに３個の切換スイツチを設けることでVCC,1
/2 VCC,VCC＋αを３通り選択できたが、数個の切換スイ
ツチで、複数のドレイン電位を選択できる回路であつて
もよく、上記実施例と同様の効果を奏する。
1のドレインに３個の切換スイツチを設けることでVCC,1
/2 VCC,VCC＋αを３通り選択できたが、数個の切換スイ
ツチで、複数のドレイン電位を選択できる回路であつて
もよく、上記実施例と同様の効果を奏する。
以上のようにこの発明の半導体集積回路によれば、第
２の電界効果型トランジスタのドレインに、第２、第３
または第４の電位のいずれかを選択的に出力する切換ス
イッチを設けたので、第２、第３または第４の電位のう
ちのいずれかをドレイン電位として第２の電界効果型ト
ランジスタが出力をドライブするので、例えば、通常は
第２の電位を選択するが、高速化の場合には第３の電位
を選択し、出力ノイズの低減を図る場合には第４の電位
を選択するなど、ドレイン電位を切り換え、容易に第２
の電界効果型トランジスタを用途に応じて適切に駆動す
ることができるという効果がある。
２の電界効果型トランジスタのドレインに、第２、第３
または第４の電位のいずれかを選択的に出力する切換ス
イッチを設けたので、第２、第３または第４の電位のう
ちのいずれかをドレイン電位として第２の電界効果型ト
ランジスタが出力をドライブするので、例えば、通常は
第２の電位を選択するが、高速化の場合には第３の電位
を選択し、出力ノイズの低減を図る場合には第４の電位
を選択するなど、ドレイン電位を切り換え、容易に第２
の電界効果型トランジスタを用途に応じて適切に駆動す
ることができるという効果がある。
第１図はこの発明の一実施例による半導体集積回路を示
すブロツク図、第２図は第１図の波形図、第３図は1/2
VCC発生回路を示すブロツク図、第４図はVCC＋αを発生
させる昇圧回路のブロツク図、第５図は従来の半導体集
積回路を示すブロツク図である。 図において、（４）は1/2 VCC発生回路、（５）は昇圧
回路を示す。 なお、図中、同一符号は同一、または相当部分を示す。
すブロツク図、第２図は第１図の波形図、第３図は1/2
VCC発生回路を示すブロツク図、第４図はVCC＋αを発生
させる昇圧回路のブロツク図、第５図は従来の半導体集
積回路を示すブロツク図である。 図において、（４）は1/2 VCC発生回路、（５）は昇圧
回路を示す。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 【請求項１】出力端子に高レベル、低レベルおよび高イ
ンピーダンス状態の３つの状態のいずれかを出力する出
力ドライバーを備える半導体集積回路において、 前記出力ドライバーは、 前記出力端子に接続されたドレイン、第１の電位が与え
られるソースおよび第１の信号が与えられるゲートを持
つ第１の電界効果型トランジスタと、 ドレイン、前記出力端子に接続されたソースおよび第２
の信号が与えられるゲートを持つ第２の電界効果型トラ
ンジスタと、 前記第１の電位と異なる第２の電位、前記第１の電位を
基準として前記第２の電位側にあって前記第１の電位と
前記第２の電位との電位差より前記第１の電位との電位
差が大きくなる第３の電位、および前記第１の電位を基
準として前記第２の電位側にあって前記第１の電位と前
記第２の電位との電位差よりも前記第１の電位との電位
差が小さくなる第４の電位が与えられ、前記第２、第３
または第４の電位のいずれかを選択的に前記第２の電界
効果型トランジスタの前記ドレインに出力する切換スイ
ッチと を備える、半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2252574A JP2589405B2 (ja) | 1990-09-20 | 1990-09-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2252574A JP2589405B2 (ja) | 1990-09-20 | 1990-09-20 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04129417A JPH04129417A (ja) | 1992-04-30 |
| JP2589405B2 true JP2589405B2 (ja) | 1997-03-12 |
Family
ID=17239272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2252574A Expired - Lifetime JP2589405B2 (ja) | 1990-09-20 | 1990-09-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2589405B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08274612A (ja) * | 1995-03-31 | 1996-10-18 | Nec Corp | 半導体装置 |
| TW362277B (en) * | 1996-07-29 | 1999-06-21 | Hynix Semiconductor Inc | Charge pump for a semiconductor substrate |
| US6677744B1 (en) * | 2000-04-13 | 2004-01-13 | Formfactor, Inc. | System for measuring signal path resistance for an integrated circuit tester interconnect structure |
| CN102484556B (zh) | 2009-09-02 | 2015-02-11 | 日本电气株式会社 | 无线通信设备和无线通信方法 |
-
1990
- 1990-09-20 JP JP2252574A patent/JP2589405B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04129417A (ja) | 1992-04-30 |
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