JP2588968B2 - Mute pulse generation circuit - Google Patents
Mute pulse generation circuitInfo
- Publication number
- JP2588968B2 JP2588968B2 JP13528089A JP13528089A JP2588968B2 JP 2588968 B2 JP2588968 B2 JP 2588968B2 JP 13528089 A JP13528089 A JP 13528089A JP 13528089 A JP13528089 A JP 13528089A JP 2588968 B2 JP2588968 B2 JP 2588968B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- frequency
- input
- mute
- mute pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は水平同期周波数が広範囲にわたる映像信号が
入力されるテレビジョン受像機において用いることがで
きるミュートパルス発生回路に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a mute pulse generation circuit that can be used in a television receiver to which a video signal having a wide horizontal synchronization frequency is input.
一般に、広範囲の水平同期周波数に対応するテレビジ
ョン受信機の水平同期回路においては、第２図に示すよ
うに端子ａから入力された水平同期信号は位相比較器
（AFC）１に入力されるとともに、周波数電圧変換器（F
/V）４に入力される。ここでF/V4の出力は水平同期周波
数に比例した電圧efを得て、電圧制御発振器（H.VCO）
２を制御する。このようにしてF/V4の出力でH.VCO2の発
振周波数を入力される水平同期信号の周波数に近づける
とともにAFC1で位相の比較制御を行い、水平偏向周波数
は水平同期信号に同期する。次に入力信号の切換等によ
り水平同期信号周波数が大きく変動すると水平同期が安
定するまでの間、水平同期の乱れによる画面乱れが生じ
る。この見苦しさを解決するため画面ミュートをかける
必要があった。この画面ミュートをかけるための水平周
波数変化を検出してミュートパルスを発生する方法は複
数（ｎヶ）のボルテージコンパレータ5,6,7,…に予め定
められた周波数に対する基準電圧e1,…,enを与えてお
き、上記ボルテージコンパレータの他端にF/V4の電圧を
入力することにより、予め設定した所定の周波数が入力
されたとき周波数変化を検出できるようにすることがで
き、この信号により、モノマルチバイブレータ８で一定
期間のミュートパルスを発生することができる。Generally, in a horizontal synchronizing circuit of a television receiver corresponding to a wide range of horizontal synchronizing frequencies, a horizontal synchronizing signal input from a terminal a is input to a phase comparator (AFC) 1 as shown in FIG. , Frequency-voltage converter (F
/ V) 4. Wherein the output of the F / V4 is obtained a voltage e f which is proportional to the horizontal synchronizing frequency, voltage controlled oscillator (H.VCO)
2 is controlled. In this way, the oscillation frequency of H.VCO2 is made closer to the frequency of the input horizontal synchronization signal at the output of the F / V4, and the phase comparison control is performed by the AFC1, and the horizontal deflection frequency is synchronized with the horizontal synchronization signal. Next, if the frequency of the horizontal synchronizing signal greatly fluctuates due to switching of an input signal or the like, a screen disturbance occurs due to disturbance of the horizontal synchronization until the horizontal synchronization is stabilized. It was necessary to mute the screen to solve this unsightlyness. A method of detecting a horizontal frequency change for applying the screen mute and generating a mute pulse is performed by a plurality (n) of voltage comparators 5, 6, 7,... With respect to a reference voltage e 1 ,. By providing e n and inputting the voltage of F / V4 to the other end of the voltage comparator, it is possible to detect a frequency change when a predetermined frequency set in advance is input. Accordingly, the mono-multivibrator 8 can generate a mute pulse for a certain period.
従来のミュートパルス発生回路は以上のように構成さ
れているので、水平同期信号が切り換わっても、予め設
定した水平同期周波数に切り換わらないと、多少の周波
数変化だけでは画面ミュートパルスは発生しないため、
入力切換時の画面が乱れて見えるなどの問題点があっ
た。Since the conventional mute pulse generation circuit is configured as described above, even if the horizontal synchronization signal is switched, the screen mute pulse will not be generated by only a slight frequency change unless the horizontal synchronization frequency is switched to a preset horizontal synchronization frequency. For,
There has been a problem that the screen at the time of input switching appears disturbed.
本発明はこのような問題点を解消するためになされた
もので、入力切換によるわずかな周波数切換や周波数変
化に対しても、画面ミュートをかけることができるミュ
ートパルス発生回路を提供することを目的としている。The present invention has been made in order to solve such a problem, and an object of the present invention is to provide a mute pulse generation circuit that can apply a screen mute to a slight frequency change or frequency change due to input change. And
この発明に係るミュートパルス発生回路は、１個のボ
ルテージコンパレータの入力端子に、電圧変動に対する
積分時定数がそれぞれ逆向きの遅延回路をそれぞれ接続
して、水平同期信号から周波数電圧変換器で変換された
電圧を、これらに加えるようにしたものである。In the mute pulse generation circuit according to the present invention, a delay circuit in which integration time constants for voltage fluctuations are opposite to each other is connected to an input terminal of one voltage comparator, and the horizontal synchronization signal is converted by a frequency-voltage converter. The applied voltage is applied to these.
この発明においては、１個のボルテージコンパレータ
を用いてそれぞれの入力端子に電圧変動に対する積分時
定数が逆向きの遅延回路を接続した、双方向の電圧変動
に対する遅延形電圧コンパレータを構成しており、F/V
の電圧変化に対してはほぼ無段階に水平周波数変化を検
出し、ミュートパルスを発生することができる。According to the present invention, a delay type voltage comparator for bidirectional voltage fluctuation, in which a delay circuit whose integration time constant for voltage fluctuation is opposite to that of voltage fluctuation is connected to each input terminal using one voltage comparator, F / V
, The horizontal frequency change can be detected almost steplessly, and a mute pulse can be generated.
以下、この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第１図は本発明の一実施例によるミュートパルス発生
回路の構成を示す図であり、図において、水平同期回路
10は従来技術の構成と同じくH.VCO2とF/V4とAFC1で構成
される水平同期回路であり、端子ａより入力された水平
同期信号はF/V4によって電圧efに変換される。このef電
圧は正方向電圧変化に対して順方向の第１のダイオード
D1と第１の抵抗器R1の並列接続と第１のコンデンサC1で
構成される積分器11を通り、ボルテージコンパレータ５
の＋端子ｃに入力する。FIG. 1 is a diagram showing a configuration of a mute pulse generating circuit according to one embodiment of the present invention.
10 is a horizontal synchronizing circuit constituted in the prior art structure as well as H.VCO2 and F / V4 AFC1, horizontal synchronizing signal inputted from the terminal a is converted into a voltage e f by F / V4. First diode in the forward direction with respect to this e f voltage positive voltage change
D 1 and through an integrator 11 comprised of a first resistor connected in parallel with the first capacitor C 1 of R 1, the voltage comparator 5
To the + terminal c.
一方、ボルテージコンパレータ５の−端子ｄに負方向
電圧に対して順方向の第２のダイオードD2と第２の抵抗
器R2の並列接続と第２のコンデンサC2で構成される積分
器を通り、電圧信号efを入力する。ここでボルテージコ
ンパレータ５の−端子ｄ点の電圧は通常状態ではｄ＝ef
となっている。On the other hand, of the voltage comparator 5 - the terminal d with respect to negative voltage and the second diode D 2 in the forward direction and the second resistor integrator constituted by a parallel connection and a second capacitor C 2 of R 2 as inputs the voltage signal e f. Wherein the voltage comparator 5 - is the voltage a normal state of the terminal point d d = e f
It has become.
また、ボルテージコンパレータ５の＋端子ｃは第３の
抵抗器９で接地しているため、通常状態では＋端子ｃ点
の方がわずかながら、即ちef×R3/（R1＋R3）だけ低く
設定される。Further, since the + terminal c of the voltage comparator 5 is grounded by the third resistor 9, the point of the + terminal c is slightly smaller in the normal state, that is, only e f × R 3 / (R 1 + R 3 ). Set lower.
従って、通常状態においてボルテージコンパレータ５
の入力バイアスはef−ef×R3/（R1＋R3）となってい
る。即ち、ボルテージコンパレータの出力ｅは“L"レベ
ルで安定している。ここで、入力水平同期信号の周波数
が変わり、F/V4出力電圧efが上昇し、ボルテージコンパ
レータ５の入力にバイアス電圧を越える電圧が加わる
と、ｃ点はD1が導通し、直ちにｃ＝ef×R3/（R1＋R3）
の電位になるが、一方ｄ点の電圧はD2が導通しないた
め、R2,C2の時定数で決まる時間をもってｄ点は上昇す
る。即ち、ｄ点の電圧は遅れて追従するためｄ＝ｃの電
圧に追従するまでの間、ボルテージコンパレータの入力
は正のバイアスとなり、出力には“H"の出力パルスが得
られる。Therefore, in the normal state, the voltage comparator 5
Has an input bias of e f −e f × R 3 / (R 1 + R 3 ). That is, the output e of the voltage comparator is stable at the “L” level. Here, changes the frequency of the input horizontal synchronizing signal, increases the F / V4 output voltage e f, the applied voltage exceeds the bias voltage to the input of the voltage comparator 5, c point becomes conductive D 1, immediately c = e f × R 3 / (R 1 + R 3 )
On the other hand, the voltage at point d rises with the time determined by the time constant of R 2 and C 2 because D 2 does not conduct. That is, since the voltage at the point d follows with a delay, the input of the voltage comparator becomes a positive bias until the voltage follows the voltage of d = c, and an output pulse of “H” is obtained at the output.
また、一方efが下降した場合は上記とは逆にｄ点の電
圧は、直ちにｄ＝efとなるが、ｃ点の電圧はR1,C1の時
定数で追従が遅れ、その間正バイアス状態となり、出力
には“H"の出力パルスが得られる。ここでボルテージコ
ンパレータの入力バイアスef−ef×R3/（R1＋R3）の電
圧は定常時ボルテージコンパレータの動作を安定化する
とともにF/Vの出力電圧に対する分解能を決めており、R
3の値を調整すれば水平周波数変化に対する検出レベル
を変えることができる。Further, while the voltage of the point d to the contrary to the above if it descends e f, immediately becomes a d = e f, the voltage of point c delayed follow a time constant of R 1, C 1, during which the positive A bias state is set, and an "H" output pulse is obtained at the output. Here, the voltage of the input bias e f −e f × R 3 / (R 1 + R 3 ) of the voltage comparator stabilizes the operation of the voltage comparator in the steady state and determines the resolution for the output voltage of F / V.
By adjusting the value of 3, the detection level for a change in the horizontal frequency can be changed.
また、積分回路11及び12の時定数でパルス発生時間を
調整することもできる。Further, the pulse generation time can be adjusted by the time constant of the integration circuits 11 and 12.
なお、上記実施例ではボルテージコンパレータのｃ点
をR3で接地したが、ｄ点をR3で接地するようにすれば定
常時“H"レベルに設定することができ、周波数変化を検
出した時は“L"レベルのミュートパルスを発生すること
ができる。Incidentally, when the above embodiment has been grounded point c of the voltage comparator in R 3, the point d can be set to the steady-state "H" level if to ground by R 3, and detects a frequency change Can generate an "L" level mute pulse.
以上のように、この発明によればミュートパルス発生
回路において、ボルテージコンパレータの入力電圧変化
に対してそれぞれ積分時定数が逆向きの時定数回路を持
つボルテージコンパレータにF/V変換電圧を入力するよ
うにしたので、水平周波数変化に対してほぼ無段階にミ
ュートパルスを得ることができる効果がある。As described above, according to the present invention, in the mute pulse generation circuit, the F / V conversion voltage is input to the voltage comparator having the time constant circuit in which the integration time constant is opposite to the change in the input voltage of the voltage comparator. Therefore, there is an effect that a mute pulse can be obtained almost steplessly in response to a change in horizontal frequency.
第１図は本発明の一実施例における水平同期回路および
ミュートパルス発生回路の回路図、第２図は従来の水平
同期回路とミュートパルス発生回路の回路図である。 １は位相比較器（AFC）、２は電圧制御発振器（H.VC
O）、３は水平出力回路（H.OUT）、４は周波数電圧変換
器（F/V）、5,6,7はボルテージコンパレータ、８はマル
チバイブレータ、９は抵抗器、10は水平同期回路、11,1
2は積分回路。 なお図中同一符号は同一又は相当部分を示す。FIG. 1 is a circuit diagram of a horizontal synchronizing circuit and a mute pulse generating circuit in one embodiment of the present invention, and FIG. 2 is a circuit diagram of a conventional horizontal synchronizing circuit and a mute pulse generating circuit. 1 is a phase comparator (AFC), 2 is a voltage controlled oscillator (H.VC)
O), 3 is a horizontal output circuit (H.OUT), 4 is a frequency / voltage converter (F / V), 5, 6, and 7 are voltage comparators, 8 is a multivibrator, 9 is a resistor, and 10 is a horizontal synchronization circuit. , 11,1
2 is an integration circuit. In the drawings, the same reference numerals indicate the same or corresponding parts.
Claims (1)
ボルテージコンパレータの＋端子に入力する、第１の抵
抗と正方向電圧変化に対して順方向の第１のダイオード
の並列接続体と、第１のコンデンサとから構成される第
１の積分器と、 上記電圧を上記ボルテージコンパレータの−端子に入力
する、第２の抵抗と負方向電圧変化に対して順方向の第
２のダイオードとの並列接続体と、第２のコンデンサと
から構成される第２の積分器と、 該ボルテージコンパレータの該＋端子と接地間に接続さ
れた第３の抵抗とを備えたことを特徴とするミュートパ
ルス発生回路。In a mute pulse generating circuit, a voltage converted from a horizontal synchronizing signal by a frequency voltage converter is input to a + terminal of a voltage comparator. A first integrator composed of a parallel connection of one diode and a first capacitor; a second resistor for inputting the voltage to a negative terminal of the voltage comparator; A second integrator comprising a parallel connection with a forward second diode, a second capacitor, and a third resistor connected between the + terminal of the voltage comparator and ground. A mute pulse generation circuit, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13528089A JP2588968B2 (en) | 1989-05-29 | 1989-05-29 | Mute pulse generation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13528089A JP2588968B2 (en) | 1989-05-29 | 1989-05-29 | Mute pulse generation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02312463A JPH02312463A (en) | 1990-12-27 |
| JP2588968B2 true JP2588968B2 (en) | 1997-03-12 |
Family
ID=15148015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13528089A Expired - Fee Related JP2588968B2 (en) | 1989-05-29 | 1989-05-29 | Mute pulse generation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2588968B2 (en) |
-
1989
- 1989-05-29 JP JP13528089A patent/JP2588968B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02312463A (en) | 1990-12-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4122488A (en) | Sync signal generator with memorization of phase detection output | |
| JP2511917B2 (en) | Video display | |
| JPH07264055A (en) | Frequency locked loop | |
| JP2588968B2 (en) | Mute pulse generation circuit | |
| US4560950A (en) | Method and circuit for phase lock loop initialization | |
| US4872055A (en) | Line synchronizing circuit in a picture display device | |
| US2565896A (en) | Synchronizing circuits | |
| JPS60134564A (en) | Horizontal afc circuit | |
| US4954784A (en) | Phase adjustment circuit | |
| JP3439143B2 (en) | Horizontal synchronization circuit | |
| JP2814556B2 (en) | Horizontal deflection circuit | |
| JP2907639B2 (en) | Phase locked loop | |
| KR100247288B1 (en) | Noise deleting device | |
| JP2720440B2 (en) | Automatic frequency adjustment device | |
| KR950012833B1 (en) | The circuit of adjusting vertical and horizontal phase on digital convergence | |
| JPS62293Y2 (en) | ||
| JPS6052621B2 (en) | Horizontal oscillation frequency automatic control circuit | |
| JPS5916465B2 (en) | Horizontal oscillation frequency automatic control circuit | |
| KR100195086B1 (en) | Synthesizer circuit of phase locked loop frequency | |
| JP2570711B2 (en) | Sawtooth signal generation circuit | |
| JPS6177428A (en) | Sample clock signal generator | |
| JP2850362B2 (en) | PLL video detector | |
| JPH07283731A (en) | Synchronizing signal circuit | |
| KR0148180B1 (en) | Phase detector by clamp circuit | |
| JPS6025186Y2 (en) | Television signal reception detection circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |