JP2588729Y2 - TTL circuit - Google Patents
TTL circuitInfo
- Publication number
- JP2588729Y2 JP2588729Y2 JP1993020125U JP2012593U JP2588729Y2 JP 2588729 Y2 JP2588729 Y2 JP 2588729Y2 JP 1993020125 U JP1993020125 U JP 1993020125U JP 2012593 U JP2012593 U JP 2012593U JP 2588729 Y2 JP2588729 Y2 JP 2588729Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- base
- terminal
- collector
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本考案はＴＴＬ回路に関し、更に
詳しく述べるならば、通信機器やＯＡ、ＡＶ等の電気機
器において用いられる半導体装置に内蔵されるＴＴＬ回
路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a TTL circuit, and more particularly, to a TTL circuit built in a semiconductor device used in communication equipment and electrical equipment such as OA and AV.
【０００２】[0002]
【従来の技術】一般に、この種装置に用いられる半導体
装置においては、ＴＴＬ回路（Ｔｒａｎｓｉｓｔｏｒ
Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）を内蔵して用いる
ことが多い。このように半導体装置内部にトランジスタ
だけで構成したＮＡＮＤ論理素子であるＴＴＬ回路を組
み込ませた場合、一番問題になるのは、動作処理速度が
極端に落ちることである。このため処理速度のスピード
アップを図る諸策が講じられることになる。例えば素子
間をドープ（ｄｏｐｅ）する場合、導電率の高い金ドー
プを行つて高速動作を実現することが多い。また、回路
構成を考慮することも研究されている。2. Description of the Related Art Generally, in a semiconductor device used for such a device, a TTL circuit (Transistor) is used.
Transistor Logic) is often used. When a TTL circuit, which is a NAND logic element composed of only transistors, is incorporated in a semiconductor device as described above, the most serious problem is that the operation processing speed is extremely reduced. For this reason, various measures for speeding up the processing speed are taken. For example, when doping is performed between elements, high-speed operation is often realized by performing gold doping with high conductivity. Also, studies have been made to consider the circuit configuration.
【０００３】この種半導体装置に内蔵されるＴＴＬ回路
の従来例を図２に示す。図２において、１は電源供給端
子（Ｖｃｃ）、２は共通端子（ＧＮＤ）、３は信号入力
端子（ＳＩ）、４は出力端子（Ｖｓ）である。Ｑ１はＰ
ＮＰトランジスタ、Ｑ２はＮＰＮトランジスタ、Ｄはゲ
ート保護用のダイオード、Ｒ１〜Ｒ４、Ｒｃは抵抗、Ｏ
Ｓは信号源、Ｃは寄生コンデンサである。FIG. 2 shows a conventional example of a TTL circuit built in a semiconductor device of this kind. In FIG. 2, 1 is a power supply terminal (Vcc), 2 is a common terminal (GND), 3 is a signal input terminal (SI), and 4 is an output terminal (Vs). Q1 is P
NP transistor, Q2 is an NPN transistor, D is a diode for gate protection, R1 to R4, Rc are resistors, O
S is a signal source, and C is a parasitic capacitor.
【０００４】図２によれば、トランジスタＱ１のベース
は信号入力端子３に接続されるとともに、抵抗Ｒ１を介
して電源供給端子１に接続されている。そのエミッタは
抵抗Ｒ２を介して電源供給端子１に接続され、そのコレ
クタは共通端子２に接続されている。一方、トランジス
タＱ１のエミッタにはダイオードＤのアノードが接続さ
れ、そのカソードはトランジスタＱ２のベースに接続さ
れている。トランジスタＱ２のコレクタは抵抗Ｒ４を介
して電源供給端子１に接続され、そのエミッタは共通端
子２に接続されている。また、トランジスタＱ２のベー
ス・エミッタ間には抵抗Ｒ３が結合されている。そして
トランジスタＱ２のコレクタに出力端子４が接続され、
出力電圧Ｖｔが取り出される構成となっている。According to FIG. 2, the base of a transistor Q1 is connected to a signal input terminal 3 and to a power supply terminal 1 via a resistor R1. Its emitter is connected to a power supply terminal 1 via a resistor R2, and its collector is connected to a common terminal 2. On the other hand, the anode of the diode D is connected to the emitter of the transistor Q1, and the cathode is connected to the base of the transistor Q2. The collector of the transistor Q2 is connected to the power supply terminal 1 via the resistor R4, and the emitter is connected to the common terminal 2. Further, a resistor R3 is coupled between the base and the emitter of the transistor Q2. Then, the output terminal 4 is connected to the collector of the transistor Q2,
The output voltage Vt is taken out.
【０００５】このようなＴＴＬ回路において、電源供給
端子１に電圧Ｖｃｃが供給された状態で、信号入力端子
３に信号源ＯＳからローレベルのパルス信号が入力され
るとトランジスタＱ１がオンし、これに伴ないゲート保
護ダイオードＤを介してスイッチング制御素子であるト
ランジスタＱ２がオフして出力端子４より制御出力電圧
Ｖｔを取り出すように構成されている。すなわち、信号
源ＯＳの出力信号に応じてトランジスタＱ２を高速にて
スイッチング動作させ対応する出力を取り出すようにな
っている。In such a TTL circuit, when a low-level pulse signal is input from the signal source OS to the signal input terminal 3 while the voltage Vcc is supplied to the power supply terminal 1, the transistor Q1 is turned on. Accordingly, the transistor Q2, which is a switching control element, is turned off via the gate protection diode D, and the control output voltage Vt is taken out from the output terminal 4. That is, the switching operation of the transistor Q2 is performed at a high speed in accordance with the output signal of the signal source OS, and a corresponding output is taken out.
【０００６】[0006]
【考案が解決しようとする課題】しかしながら、このよ
うな従来の回路構成にあつては次のような問題点があっ
た。図２に示す従来例は、トランジスタＱ２をオン・オ
フさせるためにＰＮＰトランジスタＱ１のベースを駆動
させて動作させているが、トランジスタＱ１のベースと
共通端子２（ＧＮＤ）間には寄生コンデンサＣが生じる
こととなるため、このコンテンサＣの容量との関係で入
力端子３に信号が入力されてもトランジスタＱ１のベー
スの動作が大きく遅れることになってしまい、結果とし
てトランジスタＱ２の動作速度が極端に遅延してしま
い、かつその回復にも時間がかかるという欠点があり、
実用上からくる高速処理動作は不十分であり安定した回
路動作を行うことができないという欠点があった。この
考案の目的は、前記従来の問題点を除去し、簡易な回路
構成で動作処理速度が早く、かつ過渡応答特性の優れ
た、半導体装置に内蔵するのに適したＴＴＬ回路を提供
することにある。However, such a conventional circuit configuration has the following problems. The conventional example shown in FIG. 2 operates by driving the base of the PNP transistor Q1 to turn on / off the transistor Q2. However, a parasitic capacitor C is provided between the base of the transistor Q1 and the common terminal 2 (GND). Therefore, even if a signal is input to the input terminal 3, the operation of the base of the transistor Q1 is greatly delayed due to the relationship with the capacitance of the capacitor C. As a result, the operation speed of the transistor Q2 becomes extremely high. There is a disadvantage that it will be delayed and it will take time to recover,
There is a drawback that the high-speed processing operation that comes from practical use is insufficient and stable circuit operation cannot be performed. It is an object of the present invention to provide a TTL circuit suitable for being incorporated in a semiconductor device, which eliminates the above-mentioned conventional problems, has a simple circuit configuration, has a high operation processing speed, and has excellent transient response characteristics. is there.
【０００７】[0007]
【課題を解決するための手段】この目的を達成するため
に本考案は、信号入力端子３にベースが接続され、抵抗
Ｒ２を介してエミッタが電源供給端子１に接続され、コ
レクタが共通端子２に接続されたＰＮＰトランジスタＱ
１と、該トランジスタＱ１のコレクタとベースが電気的
に接続され、コレクタが抵抗Ｒ４を介して該電源供給端
子１に接続され、そのエミッタが共通端子２に接続され
たＮＰＮトランジスタＱ２と、該ＮＰＮトランジスタＱ
２のコレクタに接続された出力端子４と、ベースが抵抗
Ｒ０を介して該電源供給端子１に接続され、エミッタが
該信号入力端子３に接続され、そのコレクタが該ＮＰＮ
トランジスタＱ２のベースに接続されたＮＰＮトランジ
スタＱ３と、から構成した点に特徴がある。According to the present invention, a base is connected to a signal input terminal 3, an emitter is connected to a power supply terminal 1 via a resistor R2, and a collector is connected to a common terminal 2. PNP transistor Q connected to
An NPN transistor Q2 having a collector and a base electrically connected to each other, a collector connected to the power supply terminal 1 via a resistor R4, and an emitter connected to the common terminal 2; Transistor Q
2, the output terminal 4 is connected to the collector of the power supply terminal 2, the base is connected to the power supply terminal 1 via the resistor R0, the emitter is connected to the signal input terminal 3, and the collector is connected to the NPN.
It is characterized in that it comprises an NPN transistor Q3 connected to the base of the transistor Q2.
【０００８】[0008]
【実施例】以下本考案を図面に基づいて詳細に説明す
る。図１は本考案の一実施例を示すＴＴＬ回路の回路構
成図である。図１において、図２と同一符号は同一物を
示す。Ｑ３はＮＰＮトランジスタ，Ｒ０，Ｒ５は抵抗で
ある。図１によれば、トランジスタＱ１のベースは信号
入力端子３に接続されている。そのエミッタは抵抗Ｒ２
を介して電源供給端子１に接続され、そのコレクタは共
通端子２に接続されている。一方、トランジスタＱ１の
エミッタにはダイオードＤのアノードが接続され、その
カソードはトランジスタＱ２のベースに接続されてい
る。トランジスタＱ２のコレクタは抵抗Ｒ４を介して電
源供給端子１に接続され、そのエミッタは共通端子２に
接続されている。また、トランジスタＱ２のベース・エ
ミッタ間には抵抗Ｒ３が結合されている。そしてトラン
ジスタＱ２のコレクタに出力端子４が接続され、出力電
圧Ｖｔが取り出される構成となっている。更に、電源供
給端子１には抵抗Ｒ０を介してトランジスタＱ３のベー
スが接続され、そのエミッタは抵抗Ｒ５を介して信号入
力端子３に接続され、そのコレクタはトランジスタＱ２
のベースに接続される構成となっている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail with reference to the drawings. FIG. 1 is a circuit diagram of a TTL circuit showing one embodiment of the present invention. 1, the same reference numerals as those in FIG. 2 denote the same items. Q3 is an NPN transistor, and R0 and R5 are resistors. According to FIG. 1, the base of the transistor Q1 is connected to the signal input terminal 3. Its emitter is a resistor R2
Is connected to the power supply terminal 1 via a common terminal, and its collector is connected to the common terminal 2. On the other hand, the anode of the diode D is connected to the emitter of the transistor Q1, and the cathode is connected to the base of the transistor Q2. The collector of the transistor Q2 is connected to the power supply terminal 1 via the resistor R4, and the emitter is connected to the common terminal 2. Further, a resistor R3 is coupled between the base and the emitter of the transistor Q2. The output terminal 4 is connected to the collector of the transistor Q2, and the output voltage Vt is taken out. Further, the base of the transistor Q3 is connected to the power supply terminal 1 via the resistor R0, the emitter is connected to the signal input terminal 3 via the resistor R5, and the collector is connected to the transistor Q2.
It is configured to be connected to the base.
【０００９】このような本考案のＴＴＬ回路において、
電源供給端子１に電圧Ｖｃｃが供給された状態で、信号
入力端子３に信号源ＯＳからローレベルのパルス信号が
入力されるとトランジスタＱ１がオンし、これに伴ない
ゲート保護ダイオードＤを介してスイッチング制御素子
であるトランジスタＱ２がオフして出力端子４より制御
出力電圧Ｖｔを取り出すように構成されている。すなわ
ち、信号源ＯＳの出力信号に応じてトランジスタＱ２を
高速にてスイッチング動作させ対応する出力を取り出す
ようになっている。In such a TTL circuit of the present invention,
When a low-level pulse signal is input from the signal source OS to the signal input terminal 3 while the voltage Vcc is supplied to the power supply terminal 1, the transistor Q1 is turned on, and the transistor Q1 is turned on via the gate protection diode D. The transistor Q2, which is a switching control element, is turned off to extract the control output voltage Vt from the output terminal 4. That is, the switching operation of the transistor Q2 is performed at a high speed in accordance with the output signal of the signal source OS, and a corresponding output is taken out.
【００１０】したがって、トランジスタＱ２をオン・オ
フさせるためにＰＮＰトランジスタＱ１のベースを駆動
させて動作させているが、トランジスタＱ１のベースと
共通端子２（ＧＮＤ）間には寄生コンデンサＣが生じる
こととなるため、このコンデンサＣの容量との関係で入
力端子３に信号が入力されてもトランジスタＱ１のベー
スの動作が大きく遅れようとするが、トランジスタＱ３
はトランジスタＱ２をより早くオフにさせるために、ト
ランジスタＱ２のベース電位をトランジスタＱ３のコレ
クタでローに引き込むようにように形成している。すな
わちトランジスタＱ２がダイオードＤを介して一旦オン
した後は、トランジスタＱ１のベースの動作が遅れてい
ても、トランジスタＱ３のコレクタが急激にローとなつ
ているためトランジスタＱ２は瞬時にオフとなるので、
トランジスタＱ１での動作の遅れをトランジスタＱ３で
カバーすることができる。尚、ダイオードＤに代えて抵
抗を接続しても良い。このようにトランジスタＱ３、抵
抗Ｒ０からなる回路は、トランジスタＱ２のベースをハ
イからローへ駆動させることができる過渡応答特性に優
れた回路となつている。Therefore, although the base of the PNP transistor Q1 is driven and operated to turn on / off the transistor Q2, a parasitic capacitor C is generated between the base of the transistor Q1 and the common terminal 2 (GND). Therefore, even if a signal is input to the input terminal 3 due to the capacitance of the capacitor C, the operation of the base of the transistor Q1 tends to be greatly delayed.
Is formed so that the base potential of the transistor Q2 is pulled low by the collector of the transistor Q3 in order to turn off the transistor Q2 earlier. That is, once the transistor Q2 is turned on via the diode D, even if the operation of the base of the transistor Q1 is delayed, the transistor Q2 is turned off instantaneously because the collector of the transistor Q3 is rapidly turned low.
The delay in the operation of the transistor Q1 can be covered by the transistor Q3. Note that a resistor may be connected instead of the diode D. As described above, the circuit including the transistor Q3 and the resistor R0 is a circuit having excellent transient response characteristics capable of driving the base of the transistor Q2 from high to low.
【００１１】[0011]
【考案の効果】以上の説明から明らかなように、本考案
はトランジスタＱ３をトランジスタＱ２の制御端に配置
するという簡易な構成で、スイッチングトランジスタの
動作の遅れを除去することができるので、処理速度の早
いスイッチングを行い、所定の出力電圧を得ることがで
き、過渡応答特性の優れたＴＴＬ回路を実現できるとい
う利点を有し、更に半導体装置に内蔵させるに好適なＴ
ＴＬ回路であるという実用上の利点を有する。As is clear from the above description, the present invention has a simple configuration in which the transistor Q3 is arranged at the control end of the transistor Q2, and can eliminate the delay in the operation of the switching transistor, thereby reducing the processing speed. TTL switching, a predetermined output voltage can be obtained, and a TTL circuit having excellent transient response characteristics can be realized.
It has a practical advantage of being a TL circuit.
【図１】本考案の一実施例を示すＴＴＬ回路の回路構成
図である。FIG. 1 is a circuit configuration diagram of a TTL circuit showing one embodiment of the present invention.
【図２】従来のＴＴＬ回路の一例を示す回路構成図であ
る。FIG. 2 is a circuit diagram showing an example of a conventional TTL circuit.
１ 電源供給端子（Ｖｃｃ） ２ 共通端子（ＧＮＤ） ３ 信号入力端子（ＳＩ） ４ 出力端子（Ｖｓ） Ｑ１ ＰＮＰトランジスタ Ｑ２、Ｑ３ ＮＰＮトランジスタ Ｒ０〜Ｒ５、Ｒｃ 抵抗 Ｄ ダイオード ＯＳ 信号源 Ｃ 寄生コンデンサ Reference Signs List 1 power supply terminal (Vcc) 2 common terminal (GND) 3 signal input terminal (SI) 4 output terminal (Vs) Q1 PNP transistor Q2, Q3 NPN transistor R0 to R5, Rc resistance D diode OS signal source C parasitic capacitor
Claims (1)
抗Ｒ２を介してエミッタが電源供給端子１に接続され、
コレクタが共通端子２に接続されたＰＮＰトランジスタ
Ｑ１と、 該トランジスタＱ１のコレクタとベースが電気的に接続
され、コレクタが抵抗Ｒ４を介して該電源供給端子１に
接続され、そのエミッタが共通端子２に接続されたＮＰ
ＮトランジスタＱ２と、 該ＮＰＮトランジスタＱ２のコレクタに接続された出力
端子４と、 ベースが抵抗Ｒ０を介して該電源供給端子１に接続さ
れ、エミッタが該信号入力端子３に接続され、そのコレ
クタが該ＮＰＮトランジスタＱ２のベースに接続された
ＮＰＮトランジスタＱ３と、 から構成されたことを特徴とするＴＴＬ回路。1. A base is connected to a signal input terminal 3, and an emitter is connected to a power supply terminal 1 via a resistor R2.
A PNP transistor Q1 having a collector connected to the common terminal 2; a collector and a base of the transistor Q1 electrically connected; a collector connected to the power supply terminal 1 via a resistor R4; NP connected to
An N transistor Q2, an output terminal 4 connected to the collector of the NPN transistor Q2, a base connected to the power supply terminal 1 via a resistor R0, an emitter connected to the signal input terminal 3, and a collector connected to the signal input terminal 3. A TTL circuit comprising: an NPN transistor Q3 connected to a base of the NPN transistor Q2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993020125U JP2588729Y2 (en) | 1993-03-26 | 1993-03-26 | TTL circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993020125U JP2588729Y2 (en) | 1993-03-26 | 1993-03-26 | TTL circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0673924U JPH0673924U (en) | 1994-10-18 |
| JP2588729Y2 true JP2588729Y2 (en) | 1999-01-13 |
Family
ID=12018406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1993020125U Expired - Fee Related JP2588729Y2 (en) | 1993-03-26 | 1993-03-26 | TTL circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2588729Y2 (en) |
-
1993
- 1993-03-26 JP JP1993020125U patent/JP2588729Y2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0673924U (en) | 1994-10-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62132424A (en) | Logic gate circuit | |
| US4289978A (en) | Complementary transistor inverting emitter follower circuit | |
| JP2998175B2 (en) | Control circuit | |
| GB2217941A (en) | Bicmos inverter circuit | |
| JP2959449B2 (en) | Output circuit | |
| JP2588729Y2 (en) | TTL circuit | |
| JPS62230223A (en) | Output circuit | |
| KR910001383B1 (en) | Logic circuitry | |
| US5066874A (en) | Signal output circuit having bipolar transistor in output stage and arranged in cmos semiconductor integrated circuit | |
| US5382837A (en) | Switching circuit for semiconductor device | |
| JP2586601B2 (en) | Current mirror circuit | |
| US4912341A (en) | TTL buffer circuit with active turn-off | |
| KR0121187B1 (en) | A bi-cmos inverter circuit | |
| JPH0661436A (en) | Ttl-cmos output stage | |
| KR0121169B1 (en) | A bi-cmos buffer circuit | |
| JPS60502182A (en) | current switching device | |
| JP3109141B2 (en) | Output circuit of semiconductor integrated circuit device | |
| JP3008469B2 (en) | Semiconductor integrated circuit | |
| JP2953805B2 (en) | Data holding latch circuit | |
| JP2540711Y2 (en) | Three-state driver | |
| JPH05206816A (en) | Inductive load driving circuit | |
| JPH07240681A (en) | Bimos circuit | |
| JPH0477485B2 (en) | ||
| JPH05128874A (en) | Output circuit for semiconductor integrated circuit device | |
| JPH04250717A (en) | Logical gate circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |