JP2587546B2 - Scanning circuit - Google Patents
Scanning circuitInfo
- Publication number
- JP2587546B2 JP2587546B2 JP3083499A JP8349991A JP2587546B2 JP 2587546 B2 JP2587546 B2 JP 2587546B2 JP 3083499 A JP3083499 A JP 3083499A JP 8349991 A JP8349991 A JP 8349991A JP 2587546 B2 JP2587546 B2 JP 2587546B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- output
- controlled
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3674—Details of drivers for scan electrodes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/08—Fault-tolerant or redundant circuits, or circuits in which repair of defects is prepared
Description
【０００１】[0001]
【産業上の利用分野】本発明は、主に大面積液晶ディス
プレイ等に用いられる走査回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a scanning circuit mainly used for a large area liquid crystal display or the like.
【０００２】[0002]
【従来の技術】液晶ディスプレイの小型化、低コスト
化、高信頼性を目的として、薄膜駆動回路を一体化して
作製する技術がある。これは画素電極と同一基板上に周
辺駆動回路を設置することにより、接続端子の数および
外部駆動ＩＣの数の大幅な削減が可能なこと、また大面
積、高密度のボンディング工程の限界から生ずる信頼性
の問題を解決できるというコンセプトに基づくものであ
る。2. Description of the Related Art There is a technology for integrally manufacturing a thin film drive circuit for the purpose of reducing the size, cost, and reliability of a liquid crystal display. This is caused by the fact that the number of connection terminals and the number of external drive ICs can be significantly reduced by installing a peripheral drive circuit on the same substrate as the pixel electrodes, and the limitation of a large-area, high-density bonding process. It is based on the concept of solving reliability problems.
【０００３】シフトレジスタとバッファで構成される走
査回路は、たとえばアクティブマトリクス液晶ディスプ
レイにおいて垂直駆動回路、あるいはブロックパルスを
走査する回路として上記薄膜駆動回路の重要な構成要素
となる。図６は従来の走査回路の（２Ｎ−１）ビット
目、（２Ｎ）ビット目を示す図である（Ｎは自然数）。
シフトレジスタ６０１は入力された信号をクロックφ
１、−φ１（−はバー、“反転”を示す）によりクロッ
クの周期だけ遅らせて次段のシフトレジスタへ順次転送
していくことができ、各シフトレジスタの出力は出力バ
ッファ１０７を通して走査パルス信号として出力され
る。図７は図６に示した従来の走査回路の動作を説明す
るためのタイミングチャートである。この場合、（２Ｎ
−１）ビット目、（２Ｎ）ビット目の走査パルス信号は
それぞれシフトレジスタの出力Ａ，Ｂと同じタイミング
で出力される。A scanning circuit composed of a shift register and a buffer is an important component of the thin-film driving circuit as a vertical driving circuit or a circuit for scanning a block pulse in an active matrix liquid crystal display, for example. FIG. 6 is a diagram showing the (2N-1) th bit and the (2N) th bit of the conventional scanning circuit (N is a natural number).
The shift register 601 converts the input signal to a clock φ.
1, -φ1 (-indicates a bar, indicating “inversion”) can be sequentially transferred to the next-stage shift register with a delay of the clock cycle. The output of each shift register is output through the output buffer 107 to the scanning pulse signal. Is output as FIG. 7 is a timing chart for explaining the operation of the conventional scanning circuit shown in FIG. In this case, (2N
The scan pulse signals of the -1) th bit and the (2N) th bit are output at the same timing as the outputs A and B of the shift register.
【０００４】[0004]
【発明が解決しようとする課題】ところで、液晶ディス
プレイの大面積化に伴い、無欠陥の周辺駆動回路を形成
することは現状のプロセス技術では非常に困難である。
特にシフトレジスタを用いた走査回路においては、シフ
トレジスタを直列接続した構成をとる為、途中の段に１
個でも欠陥が存在した場合その段以降は信号を転送する
ことができず、シフトレジスタの歩留まりは非常に低い
ところに留まり、それ故、シフトレジスタの歩留まりの
悪さが液晶ディスプレイ装置全体の歩留まりを低下させ
る大きな要因となっている。With the increase in the area of the liquid crystal display, it is very difficult to form a defect-free peripheral drive circuit with the current process technology.
In particular, in a scanning circuit using a shift register, a configuration in which the shift registers are connected in series is adopted.
If there is any defect, the signal cannot be transferred after that stage, and the yield of the shift register remains very low. Therefore, the poor yield of the shift register lowers the overall yield of the liquid crystal display device. This is a major factor.
【０００５】本発明は上記問題点を解決する為に、欠陥
が存在した場合においても回路構成によって自動的に欠
陥を回避し、完全動作する高歩留まりの走査回路を提供
することを目的としている。SUMMARY OF THE INVENTION An object of the present invention is to provide a high-yield scanning circuit that can completely avoid a defect even when a defect is present and automatically operate the circuit, even if a defect exists.
【０００６】[0006]
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、多段接続された、２個以上
の容量性負荷を順次選択走査する走査回路において、前
段より送られてきたパルス信号を入力信号とし、奇数段
目は第１のクロック信号で制御され、偶数段目は前記第
１のクロック信号を反転したクロック信号で制御される
遅延回路と、前記パルス信号を入力信号とし、奇数段目
は前記第１のクロック信号で制御され、偶数段目は前記
第１のクロック信号を反転したクロック信号で制御され
る第１のスイッチングトランジスタと、前記遅延回路の
出力信号と前記第１のスイッチングトランジスタの出力
信号とを入力信号とする排他的論理和回路と、前記第１
のスイッチングトランジスタの出力信号を入力信号とす
る正転バッファ回路と、前記遅延回路の出力信号を入力
信号とし、前記排他的論理和回路の出力を反転した信号
で制御される第２のスイッチングトランジスタと、前記
正転バッファ回路の出力信号を入力信号とし、前記排他
的論理和回路の出力信号で制御される第３のスイッチン
グトランジスタと、前記第２のスイッチングトランジス
タおよび前記第３のスイッチングトランジスタの出力信
号を入力信号とし、奇数段目は前記第１のクロック信号
で制御され、偶数段目は前記第１のクロック信号を反転
したクロック信号で制御される出力バッファ回路とを具
備することを特徴とする。According to an aspect of the present invention, there is provided a scanning circuit for sequentially selecting and scanning two or more capacitive loads in a multistage connection. a pulse signal has been with the input signal, an odd number of stages
Are controlled by the first clock signal, and the even-numbered stages are controlled by the first clock signal.
A delay circuit controlled by a clock signal obtained by inverting the first clock signal, said pulse signal as an input signal, odd
Are controlled by the first clock signal, and the even-numbered stages are
A first switching transistor controlled by a first clock signal the clock signal inverted, the exclusive OR circuit for the output signal and the input signal of the first switching transistor the output signal and the delay circuit, The first
A non-inverting buffer circuit having an output signal of the switching transistor as an input signal, a second switching transistor having an output signal of the delay circuit as an input signal, and controlled by a signal obtained by inverting an output of the exclusive OR circuit; A third switching transistor controlled by an output signal of the exclusive-OR circuit using an output signal of the non-inverting buffer circuit as an input signal, and an output signal of the second switching transistor and the third switching transistor Is an input signal, and odd-numbered stages are the first clock signal.
And the even-numbered stages invert the first clock signal.
And an output buffer circuit controlled by a clock signal.
【０００７】請求項２記載の発明は、請求項１記載の走
査回路において、前記出力バッファ回路は、入力信号を
反転出力するインバータ回路と、奇数段目は、前記イン
バータ回路の出力信号と前記第１のクロック信号とを入
力信号とし、偶数段目は、前記インバータ回路の出力信
号と前記第１のクロック信号を反転したクロック信号と
を入力信号とするＮＯＲ回路と、このＮＯＲ回路の出力
信号を入力信号とする正転バッファ回路とで構成されて
いることを特徴とする。According to a second aspect of the present invention, there is provided the driving system according to the first aspect.
In査回path, said output buffer circuit includes an inverter circuit for inverting outputs an input signal, the odd-input and an output signal and the first clock signal of the inverter circuit
Output signal of the inverter circuit.
A NOR circuit to No. and the first clock signal and <br/> an input signal a clock signal inverted, that is composed of a forward buffer circuit to the input signal an output signal of the NOR circuit Features .
【０００８】請求項３記載の発明は、多段接続された、
２個以上の容量性負荷を順次選択走査する走査回路にお
いて、前段より送られてきたパルス信号を入力信号と
し、２相クロック信号で制御される遅延回路と、前記パ
ルス信号を入力信号とし、前記２相クロック信号で制御
される第１のスイッチングトランジスタと、前記遅延回
路の出力信号と前記第１のスイッチングトランジスタの
出力信号とを入力信号とする排他的論理和回路と、前記
第１のスイッチングトランジスタの出力信号を入力信号
とする正転バッファ回路と、前記遅延回路の出力信号を
入力信号とし、前記排他的論理和回路の出力を反転した
信号で制御される第２のスイッチングトランジスタと、
前記正転バッファ回路の出力信号を入力信号とし、前記
排他的論理和回路の出力信号で制御される第３のスイッ
チングトランジスタと、前記第２のスイッチングトラン
ジスタおよび前記第３のスイッチングトランジスタの出
力信号を入力信号とし、奇数段目は前記２相クロック信
号の何れか一方のクロック信号で制御され、偶数段目は
前記２相クロック信号の他方のクロック信号で制御され
る出力バッファ回路とを具備することを特徴とする。 According to a third aspect of the present invention, there is provided a multi-stage connection,
A scanning circuit that sequentially selects and scans two or more capacitive loads.
The pulse signal sent from the previous stage is
A delay circuit controlled by a two-phase clock signal;
Control with the two-phase clock signal
A first switching transistor, and the delay circuit
Path output signal and the first switching transistor
An exclusive OR circuit having an output signal as an input signal;
An output signal of the first switching transistor as an input signal
A non-inverting buffer circuit, and an output signal of the delay circuit
Inverted the output of the exclusive OR circuit as an input signal
A second switching transistor controlled by a signal;
An output signal of the non-inverting buffer circuit is used as an input signal,
The third switch controlled by the output signal of the exclusive OR circuit
Switching transistor and the second switching transistor.
The output of the transistor and the third switching transistor
Input signal, and the odd-numbered stages represent the two-phase clock signal.
Signal is controlled by either clock signal.
Controlled by the other of the two-phase clock signals
And an output buffer circuit.
【０００９】請求項４記載の発明は、請求項３記載の走
査回路において、前記出力バッファ回路は、入力信号を
反転出力するインバータ回路と、奇数段目は、前記イン
バータ回路の出力信号と前記２相クロック信号の何れか
一方のクロック信号とを入力信号とし、偶数段目は、前
記インバータ回路の出力信号と前記２相クロック信号の
他方のクロック信号とを入力信号とするＮＯＲ回路と、
このＮＯＲ回路の出力信号を入力信号とする正転バッフ
ァとで構成されていることを特徴とする。 According to a fourth aspect of the present invention, there is provided the driving system according to the third aspect.
In the test circuit, the output buffer circuit outputs an input signal.
An inverter circuit for inverting output and an odd-numbered stage
Any one of the output signal of the inverter circuit and the two-phase clock signal
One clock signal is used as an input signal, and the even-numbered stages
Between the output signal of the inverter circuit and the two-phase clock signal.
A NOR circuit having the other clock signal as an input signal,
Forward rotation buffer using the output signal of this NOR circuit as an input signal
And a key.
【００１０】請求項５記載の発明は、請求項１又は請求
項３記載の走査回路において、前記排他的論理和回路を
ＮＡＮＤ回路に置き換えて構成したことを特徴とする。
請求項６記載の発明は、請求項１記載の走査回路におい
て、前記出力バッファ回路は、前記第１のクロック信号
の周期をＴとした場合、奇数段目は、前記第１のクロッ
ク信号に対する位相θを０＜θ＜（１／４）×Ｔだけ進
ませた周期Ｔの第２のクロック信号で制御され、偶数段
目は、該第２のクロック信号を反転したクロック信号で
制御されることを特徴とする。請求項７記載の発明は、
請求項３記載の走査回路において、前記出力バッファ回
路は、前記２相クロック信号の周期をＴとした場合、奇
数段目は、該２相クロック信号のうちの何れか一方のク
ロック信号に対する位相θを０＜θ＜（１／４）×Ｔだ
け進ませた周期Ｔのクロック信号で制御され、偶数段目
は、該クロック信号を反転したクロック信号で制御され
ることを特徴とする。 The invention according to claim 5 is the invention according to claim 1 or claim
Item 3. The scanning circuit according to Item 3, wherein the exclusive OR circuit is
It is characterized by being configured by replacing with a NAND circuit.
According to a sixth aspect of the present invention, there is provided a scanning circuit according to the first aspect.
When the cycle of the first clock signal is T , the output buffer circuit advances the phase θ with respect to the first clock signal by 0 <θ <(1/4) × T in the odd-numbered stages. Controlled by a second clock signal having a period T
The eye is a clock signal obtained by inverting the second clock signal.
It is characterized by being controlled. The invention according to claim 7 is
4. The scanning circuit according to claim 3, wherein said output buffer circuit comprises:
The path is odd if the period of the two-phase clock signal is T.
Several stages are clocks of either one of the two-phase clock signals.
The phase θ for the lock signal is 0 <θ <(1/4) × T
It is controlled by the clock signal of the advanced period T.
Is controlled by a clock signal obtained by inverting the clock signal.
It is characterized by that.
【００１１】[0011]
【作用】上記のような手段を採ることにより、前記遅延
回路に欠陥が存在しその出力信号が誤りである場合に
は、前記排他的論理和回路の出力信号はローレベルとな
り、前記第２のスイッチングトランジスタはＯＦＦ状態
に、前記第３のスイッチングトランジスタはＯＮ状態に
なり、前記正転バッファ回路の出力信号が出力バッファ
回路および次段の走査回路の入力信号として出力され
る。ここで、前記正転バッファ回路の出力信号は、前記
遅延回路が正常である場合の出力信号と同一であるの
で、走査回路は正常に動作することができる。When the delay circuit has a defect and the output signal is erroneous, the output signal of the exclusive OR circuit becomes low level and the second signal is output. The switching transistor is turned off, the third switching transistor is turned on, and the output signal of the non-inverting buffer circuit is output as the input signal of the output buffer circuit and the next-stage scanning circuit. Here, since the output signal of the non-inverting buffer circuit is the same as the output signal when the delay circuit is normal, the scanning circuit can operate normally.
【００１２】また、前記遅延回路に欠陥が存在し、かつ
排他的論理和回路内にその出力がローレベルに固定され
る欠陥が存在している場合においても、同様に前記正転
バッファ回路の出力が選択されるため前記走査回路が正
常に動作する。Further, even when a defect exists in the delay circuit and a defect whose output is fixed to a low level exists in the exclusive OR circuit, the output of the non-inverting buffer circuit is similarly determined. Is selected, the scanning circuit operates normally.
【００１３】逆に前記正転バッファ回路に欠陥が存在し
ている場合でも、前記遅延回路が正常であれば、前記排
他的論理和回路の出力信号はハイレベルとなり、前記第
２のスイッチングトランジスタはＯＮ状態に、前記第３
のスイッチングトランジスタはＯＦＦ状態になり、前記
遅延回路の出力信号が前記出力バッファ回路、および次
段の走査回路の入力信号として出力され、前記走査回路
は正常に動作する。Conversely, even if the non-inverting buffer circuit has a defect, if the delay circuit is normal, the output signal of the exclusive OR circuit is at a high level, and the second switching transistor is In the ON state, the third
Is turned off, the output signal of the delay circuit is output as the input signal of the output buffer circuit and the input signal of the next scanning circuit, and the scanning circuit operates normally.
【００１４】また、前記正転バッファ回路に欠陥が存在
し、かつ前記ＥＸＯＲ回路内にその出力をハイレベルに
固定する欠陥が存在している場合においても、同様に前
記遅延回路の出力が選択されるので前記走査回路は正常
に動作する。Further, even when a defect exists in the non-inverting buffer circuit and a defect fixing the output of the EXOR circuit to a high level exists, the output of the delay circuit is similarly selected. Therefore, the scanning circuit operates normally.
【００１５】以上述べたように、走査回路内にいくつか
欠陥が存在しても正常動作する走査回路を実現できるの
で、走査回路の歩留まりを著しく向上させることができ
る。As described above, it is possible to realize a scanning circuit that operates normally even if there are some defects in the scanning circuit, so that the yield of the scanning circuit can be significantly improved.
【００１６】[0016]
【実施例】以下に本発明の走査回路の実施例を詳細に説
明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the scanning circuit according to the present invention will be described below in detail.
【００１７】［実施例１］図１は本発明の走査回路の第
１の実施例の構成を示す図である。図には奇数ビット目
と偶数ビット目が示されている。本実施例はＮＭＯＳで
構成したものであり、１０１はクロックφ１あるいは−
φ１で制御される遅延回路、１０２は同じくクロックφ
１、あるいは−φ１で制御される第１のスイッチングト
ランジスタ、１０３は前記遅延回路の出力信号の正誤を
診断して第２のスイッチングトランジスタ１０５、およ
び第３のスイッチングトランジスタ１０６の制御信号を
出力するイクスクルーシブノア回路（以下ＥＸＮＯＲ回
路と記す。）、１０４は前記遅延回路の予備回路として
働く正転バッファ回路、１０７は前記クロックφ１ある
いは−φ１で制御される出力バッファ回路である。この
出力バッファ回路１０７は、インバータ回路と、このイ
ンバータ回路の出力およびクロックφ１（あるいは−φ
１）を入力信号とするＮＯＲ回路と、正転バッファ回路
とで構成されている。ここで、図２にこの実施例のタイ
ミングチャートを示す。[First Embodiment] FIG. 1 is a diagram showing the configuration of a first embodiment of the scanning circuit of the present invention. The figure shows odd-numbered bits and even-numbered bits. In this embodiment, an NMOS is used. Reference numeral 101 denotes a clock φ1 or −
A delay circuit controlled by φ1, 102 is also a clock φ
1, or a first switching transistor 103 controlled by -φ1, which diagnoses whether the output signal of the delay circuit is correct or not and outputs control signals for the second switching transistor 105 and the third switching transistor 106. A positive NOR circuit (hereinafter referred to as an EXNOR circuit), 104 is a non-inverting buffer circuit serving as a backup circuit of the delay circuit, and 107 is an output buffer circuit controlled by the clock φ1 or −φ1. The output buffer circuit 107 includes an inverter circuit, an output of the inverter circuit and a clock φ1 (or −φ
It comprises a NOR circuit having 1) as an input signal and a non-inverting buffer circuit. FIG. 2 shows a timing chart of this embodiment.
【００１８】本実施例においては、遅延回路１０１の出
力の正誤をＥＸＮＯＲ回路１０３で診断し、この判断結
果によって第２、第３のスイッチングトランジスタ１０
５，１０６を制御する。これにより、遅延回路が正しい
場合には遅延回路の出力を、また、誤りである場合には
正転バッファ回路１０４の出力をＡ点、Ｂ点に出力す
る。Ａ点に出力された信号は出力バッファ１０７によ
り、クロックφ１がローレベルとなる期間に（２Ｎ−
１）番目の出力信号として取り出される。またＢ点に出
力された信号は、同じく出力バッファ１０７により、ク
ロック−φ１がローレベルとなる期間に（２Ｎ）番目の
出力信号として取り出される。上述の走査回路を実際に
ｐｏｌｙ−ＳｉＴＦＴをガラス基板上に集積して作製し
た結果、歩留まりが従来の５０％から７０％に向上し
た。In this embodiment, the EXNOR circuit 103 diagnoses whether the output of the delay circuit 101 is correct or not.
5 and 106 are controlled. As a result, when the delay circuit is correct, the output of the delay circuit is output to the points A and B when the error is an error. The signal output to the point A is output by the output buffer 107 during the period when the clock φ1 is at the low level (2N−
1) The signal is taken out as the first output signal. The signal output to the point B is also extracted by the output buffer 107 as the (2N) th output signal during the period when the clock -φ1 is at the low level. As a result of actually fabricating the above-described scanning circuit by integrating a poly-Si TFT on a glass substrate, the yield was improved from 50% of the conventional to 70%.
【００１９】なお、本実施例においては、出力バッファ
を制御するクロック信号としてクロックφ１、−φ１を
採用したが、クロックφ１、−φ１に対して位相θをそ
れぞれ（１／４）×Ｔだけ進ませたクロック信号を用い
ても良い。このようなクロック信号を用いることによ
り、クロック遅延に起因して発生するスパイク状のノイ
ズを無くすことができる。 In this embodiment, the clocks φ1 and −φ1 are employed as the clock signals for controlling the output buffer. However, the phase θ is advanced by (×) × T with respect to the clocks φ1 and −φ1. A lost clock signal may be used. By using such a clock signal,
Noise caused by a clock delay
Noise can be eliminated.
【００２０】［実施例２］図３は本発明の走査回路の第
２の実施例の構成を示す図である。本実施例ではＥＸＮ
ＯＲ回路の代わりにＮＡＮＤ回路を用いている点で実施
例１と異なる。本回路では遅延回路の出力信号に誤りが
ある場合には実施例１と同様に正転バッファ回路１０４
の出力が走査回路の出力信号として取り出される。遅延
回路が正常である場合には、ハイレベル出力は遅延回路
１０１から取り出されるが、ローレベル出力は正転バッ
ファ回路１０４から取り出される。従って、遅延回路が
正常であっても正転バッファ回路１０４がハイレベルに
固定されるような欠陥が存在する場合には走査回路は正
常の動作しない。しかしながら、前記ＥＸＮＯＲ回路１
０３がトランジスタ１１個を必要とするのに対し、ＮＡ
ＮＤ回路はトランジスタ３個で構成でき、回路面積を小
さくすることができる。その結果、遅延回路１０１の正
誤を診断する回路の歩留まりを向上することができると
いう利点がある。[Embodiment 2] FIG. 3 is a diagram showing a configuration of a scanning circuit according to a second embodiment of the present invention. In this embodiment, EXN
This embodiment differs from the first embodiment in that a NAND circuit is used instead of the OR circuit. In this circuit, when there is an error in the output signal of the delay circuit, as in the first embodiment,
Is taken out as an output signal of the scanning circuit. When the delay circuit is normal, the high-level output is taken out from the delay circuit 101, while the low-level output is taken out from the non-inverting buffer circuit 104. Therefore, even if the delay circuit is normal, if there is a defect that the normal buffer circuit 104 is fixed at the high level, the scanning circuit does not operate normally. However, the EXNOR circuit 1
03 requires 11 transistors, whereas NA
The ND circuit can be composed of three transistors, and the circuit area can be reduced. As a result, there is an advantage that the yield of a circuit that diagnoses whether the delay circuit 101 is correct can be improved.
【００２１】本実施例の走査回路の駆動方法は実施例１
と同様である。 ［実施例３］ 図４は本発明の走査回路の第３の実施例の構成を示す図
である。本実施例ではＣＭＯＳスタティック回路で構成
した点で実施例１，２と異なる。スタティック構成とし
ているため、正転バッファ１０４にもクロックφ１、−
φ１で制御されるフィードバック回路を設置してある
（図４中のクロックφ１、−φ１は対で２相クロック信
号をなす）。基本アルゴリズムは実施例１と同様であ
る。The driving method of the scanning circuit of this embodiment is the same as that of the first embodiment.
Is the same as Third Embodiment FIG. 4 is a diagram showing a configuration of a scanning circuit according to a third embodiment of the present invention. This embodiment is different from the first and second embodiments in that it is configured by a CMOS static circuit. Because of the static configuration, the clock φ1, −
A feedback circuit controlled by φ1 is installed
(Clocks φ1 and −φ1 in FIG. 4 are two-phase clock signal pairs.
Issue) . The basic algorithm is the same as in the first embodiment.
【００２２】ＣＭＯＳで構成した本実施例は、ＮＭＯＳ
で構成した実施例１，２に比較して消費電力、動作マー
ジンの点で有利である。また、トランジスタ総数は増加
するが、回路面積が同等か、それ以下に小さくすること
も可能であり、歩留まりをさらに向上させることができ
る。In this embodiment constituted by CMOS, NMOS
Are advantageous in terms of power consumption and operation margin as compared with the first and second embodiments. In addition, although the total number of transistors increases, the circuit area can be equal to or smaller than that, and the yield can be further improved.
【００２３】［実施例４］図５は本発明の走査回路の第
４の実施例の構成を示す図である。遅延回路１０１の出
力の正誤を診断するためのＥＸＮＯＲ回路１０３（図４
参照）をＥＸＯＲ回路５０１とした点で実施例３と異な
る。本実施例で用いたＥＸＯＲ回路５０１はトランジス
タ６個で構成でき、トランジスタ１４個で構成されるＥ
ＸＮＯＲ回路１０３を用いた実施例３に比べて診断回路
の面積を小さくでき、さらに歩留まりを向上させること
ができる。[Embodiment 4] FIG. 5 is a diagram showing the configuration of a scanning circuit according to a fourth embodiment of the present invention. An EXNOR circuit 103 (see FIG. 4) for diagnosing whether the output of the delay circuit 101 is correct or not.
The third embodiment differs from the third embodiment in that an EXOR circuit 501 is used in the third embodiment. The EXOR circuit 501 used in this embodiment can be composed of six transistors, and can be composed of 14 transistors.
Compared with the third embodiment using the XNOR circuit 103, the area of the diagnostic circuit can be reduced, and the yield can be further improved.
【００２４】[0024]
【発明の効果】以上説明したように、本発明の走査回路
を適用すれば、遅延回路か、そのスペア回路となる正転
バッファ回路のうちどちらか一方が正常であれば完全動
作する走査回路を実現することができる。また、欠陥救
済方法は論理回路構成による自己救済型のものなので、
欠陥場所を見つけるための欠陥検出回路を必要とせず、
また、レーザトリミングによる欠陥救済のような余分な
工程も必要としない等のメリットも多く、周辺駆動回路
一体型液晶ディスプレイの歩留まりを向上させるのに極
めて有効である。As described above, when the scanning circuit according to the present invention is applied, a scanning circuit which operates completely if either the delay circuit or the non-inverting buffer circuit serving as a spare circuit is normal is provided. Can be realized. Also, since the defect remedy method is a self-repair type using a logic circuit configuration,
No need for a defect detection circuit to find the defect location,
In addition, there are many advantages such as not requiring an extra step such as defect remedy by laser trimming, which is extremely effective for improving the yield of the liquid crystal display integrated with the peripheral drive circuit.
【図１】この発明の走査回路の第１の実施例の構成を示
す回路図である。FIG. 1 is a circuit diagram showing a configuration of a scanning circuit according to a first embodiment of the present invention.
【図２】図１に示す走査回路のタイミングチャートであ
る。FIG. 2 is a timing chart of the scanning circuit shown in FIG.
【図３】この発明の第２の実施例の構成を示す回路図で
ある。FIG. 3 is a circuit diagram showing a configuration of a second embodiment of the present invention.
【図４】この発明の第３の実施例の構成を示す回路図で
ある。FIG. 4 is a circuit diagram showing a configuration of a third embodiment of the present invention.
【図５】この発明の第４の実施例の構成を示す回路図で
ある。FIG. 5 is a circuit diagram showing a configuration of a fourth embodiment of the present invention.
【図６】従来の走査回路の構成を示す回路図である。FIG. 6 is a circuit diagram showing a configuration of a conventional scanning circuit.
【図７】従来の走査回路のタイミングチャートである。FIG. 7 is a timing chart of a conventional scanning circuit.
１０１ 遅延回路 １０２ 第１のスイッチングトランジスタ １０３ ＥＸＮＯＲ回路 １０４ 正転バッファ回路 １０５ 第２のスイッチングトランジスタ １０６ 第３のスイッチングトランジスタ １０７ 出力バッファ回路 ５０１ ＥＸＯＲ回路 ６０１ １ビットシフトレジスタ Reference Signs List 101 delay circuit 102 first switching transistor 103 EXNOR circuit 104 forward buffer circuit 105 second switching transistor 106 third switching transistor 107 output buffer circuit 501 EXOR circuit 601 1-bit shift register
Claims (7)
を順次選択走査する走査回路において、 前段より送られてきたパルス信号を入力信号とし、奇数
段目は第１のクロック信号で制御され、偶数段目は前記
第１のクロック信号を反転したクロック信号で制御され
る遅延回路と、 前記パルス信号を入力信号とし、奇数段目は前記第１の
クロック信号で制御され、偶数段目は前記第１のクロッ
ク信号を反転したクロック信号で制御される第１のスイ
ッチングトランジスタと、 前記遅延回路の出力信号と前記第１のスイッチングトラ
ンジスタの出力信号とを入力信号とする排他的論理和回
路と、 前記第１のスイッチングトランジスタの出力信号を入力
信号とする正転バッファ回路と、 前記遅延回路の出力信号を入力信号とし、前記排他的論
理和回路の出力を反転した信号で制御される第２のスイ
ッチングトランジスタと、 前記正転バッファ回路の出力信号を入力信号とし、前記
排他的論理和回路の出力信号で制御される第３のスイッ
チングトランジスタと、 前記第２のスイッチングトランジスタおよび前記第３の
スイッチングトランジスタの出力信号を入力信号とし、
奇数段目は前記第１のクロック信号で制御され、偶数段
目は前記第１のクロック信号を反転したクロック信号で
制御される出力バッファ回路とを具備することを特徴と
する走査回路。1. A scanning circuit for sequentially selecting and scanning two or more capacitive loads connected in multiple stages, wherein a pulse signal sent from a preceding stage is used as an input signal, and an odd number
The stages are controlled by the first clock signal, and the even stages are
A delay circuit controlled by a clock signal obtained by inverting a first clock signal; and the pulse signal as an input signal ;
The even-numbered stages are controlled by the first clock.
A first switching transistor controlled by a clock signal obtained by inverting the click signal, an exclusive OR circuit for receiving signals the output signals of said first switching transistor of the delay circuit, the first A non-inverting buffer circuit having an output signal of the switching transistor as an input signal, a second switching transistor having an output signal of the delay circuit as an input signal, and controlled by a signal obtained by inverting an output of the exclusive OR circuit; A third switching transistor which receives an output signal of the non-inverting buffer circuit as an input signal and is controlled by an output signal of the exclusive OR circuit; and an output signal of the second switching transistor and the third switching transistor Is the input signal,
The odd-numbered stages are controlled by the first clock signal, and the even-numbered stages
A scanning circuit comprising: an output buffer circuit controlled by a clock signal obtained by inverting the first clock signal .
転出力するインバータ回路と、奇数段目は、 前記インバータ回路の出力信号と前記第１
のクロック信号とを入力信号とし、偶数段目は、前記イ
ンバータ回路の出力信号と前記第１のクロック信号を反
転したクロック信号とを入力信号とするＮＯＲ回路と、 このＮＯＲ回路の出力信号を入力信号とする正転バッフ
ァ回路とで構成されていることを特徴とする請求項１記
載の走査回路。2. An output buffer circuit comprising: an inverter circuit for inverting and outputting an input signal; and an odd-numbered stage includes an output signal of the inverter circuit and the first signal.
And the clock signal of the above as an input signal.
The output signal of the inverter circuit and the first clock signal are inverted.
2. The scanning circuit according to claim 1, wherein the scanning circuit comprises a NOR circuit having the inverted clock signal as an input signal, and a non-inverting buffer circuit having an output signal of the NOR circuit as an input signal.
を順次選択走査する走査回路において、In a scanning circuit that sequentially selects and scans 前段より送られてきたパルス信号を入力信号とし、２相The pulse signal sent from the previous stage is used as an input signal
クロック信号で制御される遅延回路と、A delay circuit controlled by a clock signal; 前記パルス信号を入力信号とし、前記２相クロック信号The pulse signal is an input signal, and the two-phase clock signal is
で制御される第１のスイッチングトランジスタと、A first switching transistor controlled by 前記遅延回路の出力信号と前記第１のスイッチングトラThe output signal of the delay circuit and the first switching transistor
ンジスタの出力信号とを入力信号とする排他的論理和回Exclusive OR operation with transistor output signal and input signal
路と、Road and 前記第１のスイッチングトランジスタの出力信号を入力Receiving an output signal of the first switching transistor
信号とする正転バッファ回路と、A non-inverting buffer circuit as a signal, 前記遅延回路の出力信号を入力信号とし、前記排他的論The output signal of the delay circuit is used as an input signal, and the exclusive
理和回路の出力を反転した信号で制御される第２のスイA second switch controlled by a signal obtained by inverting the output of the logical sum circuit
ッチングトランジスタと、A switching transistor, 前記正転バッファ回路の出力信号を入力信号とし、前記An output signal of the non-inverting buffer circuit is used as an input signal,
排他的論理和回路の出力信号で制御される第３のスイッThe third switch controlled by the output signal of the exclusive OR circuit
チングトランジスタと、A switching transistor, 前記第２のスイッチングトランジスタおよび前記第３のThe second switching transistor and the third
スイッチングトランジスタの出力信号を入力信号とし、The output signal of the switching transistor is used as an input signal,
奇数段目は前記２相クロック信号の何れか一方のクロッThe odd-numbered stages are clocks for either one of the two-phase clock signals.
ク信号で制御され、偶数段目は前記２相クロック信号のThe even-numbered stages are controlled by the two-phase clock signal.
他方のクロック信号で制御される出力バッファ回路とをAn output buffer circuit controlled by the other clock signal
具備することを特徴とする走査回路。A scanning circuit, comprising:
転出力するインバータ回路と、An inverter circuit for transferring and outputting 奇数段目は、前記インバータ回路の出力信号と前記２相The odd-numbered stages correspond to the output signal of the inverter circuit and the two-phase signal.
クロック信号の何れか一方のクロック信号とを入力信号One of the clock signals and the input signal
とし、偶数段目は、前記インバータ回路の出力信号と前In the even-numbered stages, the output signal of the inverter circuit is
記２相クロック信号の他方のクロック信号とを入力信号The other clock signal of the two-phase clock signal and the input signal
とするＮＯＲ回路と、A NOR circuit, このＮＯＲ回路の出力信号を入力信号とする正転バッフForward rotation buffer using the output signal of this NOR circuit as an input signal
ァとで構成されていることを特徴とする請求項３記載の4. The apparatus according to claim 3, wherein
走査回路。Scanning circuit.
置き換えて構成したことを特徴とする請求項１又は請求
項３記載の走査回路。 5. A method according to claim 1 or claim, characterized by being configured by replacing the exclusive-OR circuit to the NAND circuit
Item 3. The scanning circuit according to Item 3 .
ロック信号の周期をＴとした場合、奇数段目は、前記第
１のクロック信号に対する位相θを０＜θ＜（１／４）
×Ｔだけ進ませた周期Ｔの第２のクロック信号で制御さ
れ、偶数段目は、該第２のクロック信号を反転したクロ
ック信号で制御されることを特徴とする請求項１記載の
走査回路。 6. The output buffer circuit according to claim 1, wherein when the period of the first clock signal is T, an odd-numbered stage sets a phase θ with respect to the first clock signal to 0 <θ <(１ ／).
Controlled by a second clock signal having a period T advanced by × T.
The even-numbered stage is a clock obtained by inverting the second clock signal.
2. The scanning circuit according to claim 1, wherein the scanning circuit is controlled by a clock signal .
ック信号の周期をＴとした場合、奇数段目は、該２相クIf the cycle of the clock signal is T, the odd-numbered stages are the two-phase clocks.
ロック信号のうちの何れか一方のクロック信号に対するFor one of the lock signals
位相θを０＜θ＜（１／４）×Ｔだけ進ませた周期ＴのOf the period T where the phase θ is advanced by 0 <θ <(1/4) × T
クロック信号で制御され、偶数段目は、該クロック信号The even-numbered stages are controlled by the clock signal.
を反転したクロック信号で制御されることを特徴とするCharacterized by being controlled by an inverted clock signal
請求項３記載の走査回路。The scanning circuit according to claim 3.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3083499A JP2587546B2 (en) | 1991-03-22 | 1991-03-22 | Scanning circuit |
| US07/810,484 US5194853A (en) | 1991-03-22 | 1991-12-19 | Scanning circuit |
| DE69117042T DE69117042T2 (en) | 1991-03-22 | 1991-12-24 | Sampling circuit |
| EP91403535A EP0504531B1 (en) | 1991-03-22 | 1991-12-24 | Scanning circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3083499A JP2587546B2 (en) | 1991-03-22 | 1991-03-22 | Scanning circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04294390A JPH04294390A (en) | 1992-10-19 |
| JP2587546B2 true JP2587546B2 (en) | 1997-03-05 |
Family
ID=13804171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3083499A Expired - Lifetime JP2587546B2 (en) | 1991-03-22 | 1991-03-22 | Scanning circuit |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5194853A (en) |
| EP (1) | EP0504531B1 (en) |
| JP (1) | JP2587546B2 (en) |
| DE (1) | DE69117042T2 (en) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5404151A (en) * | 1991-07-30 | 1995-04-04 | Nec Corporation | Scanning circuit |
| JP2770647B2 (en) * | 1992-05-07 | 1998-07-02 | 日本電気株式会社 | Output circuit for electronic display device drive circuit |
| EP0601869B1 (en) * | 1992-12-10 | 1999-09-15 | Sharp Kabushiki Kaisha | Flat type display device and assembling method therefor |
| US5313222A (en) * | 1992-12-24 | 1994-05-17 | Yuen Foong Yu H. K. Co., Ltd. | Select driver circuit for an LCD display |
| US5532712A (en) * | 1993-04-13 | 1996-07-02 | Kabushiki Kaisha Komatsu Seisakusho | Drive circuit for use with transmissive scattered liquid crystal display device |
| US5712653A (en) * | 1993-12-27 | 1998-01-27 | Sharp Kabushiki Kaisha | Image display scanning circuit with outputs from sequentially switched pulse signals |
| KR100321541B1 (en) | 1994-03-09 | 2002-06-20 | 야마자끼 순페이 | How Active Matrix Display Devices Work |
| US6723590B1 (en) | 1994-03-09 | 2004-04-20 | Semiconductor Energy Laboratory Co., Ltd. | Method for laser-processing semiconductor device |
| TW280037B (en) * | 1994-04-22 | 1996-07-01 | Handotai Energy Kenkyusho Kk | Drive circuit of active matrix type display device and manufacturing method |
| JP3897826B2 (en) * | 1994-08-19 | 2007-03-28 | 株式会社半導体エネルギー研究所 | Active matrix display device |
| JP3272209B2 (en) * | 1995-09-07 | 2002-04-08 | アルプス電気株式会社 | LCD drive circuit |
| KR100186547B1 (en) * | 1996-03-26 | 1999-04-15 | 구자홍 | Gate driving circuit of liquid crystal display element |
| WO1999028896A1 (en) | 1997-11-28 | 1999-06-10 | Seiko Epson Corporation | Drive circuit for electro-optic apparatus, method of driving the electro-optic apparatus, electro-optic apparatus, and electronic apparatus |
| JPH11214700A (en) | 1998-01-23 | 1999-08-06 | Semiconductor Energy Lab Co Ltd | Semiconductor display device |
| JPH11338439A (en) | 1998-03-27 | 1999-12-10 | Semiconductor Energy Lab Co Ltd | Driving circuit of semiconductor display device and semiconductor display device |
| JP3844613B2 (en) | 1998-04-28 | 2006-11-15 | 株式会社半導体エネルギー研究所 | Thin film transistor circuit and display device using the same |
| US6780687B2 (en) * | 2000-01-28 | 2004-08-24 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device having a heat absorbing layer |
| US6872607B2 (en) * | 2000-03-21 | 2005-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US6831299B2 (en) * | 2000-11-09 | 2004-12-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| TW573286B (en) * | 2002-10-31 | 2004-01-21 | Toppoly Optoelectronics Corp | Scan-driving circuit for use in planar display |
| KR100666549B1 (en) * | 2003-11-27 | 2007-01-09 | 삼성에스디아이 주식회사 | AMOLED and Driving method thereof |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59111197A (en) * | 1982-12-17 | 1984-06-27 | シチズン時計株式会社 | Driving circuit for matrix type display unit |
| US4710648A (en) * | 1984-05-09 | 1987-12-01 | Hitachi, Ltd. | Semiconductor including signal processor and transient detector for low temperature operation |
| JPH0652938B2 (en) * | 1986-01-28 | 1994-07-06 | 株式会社精工舎 | Liquid crystal display |
| EP0275140B1 (en) * | 1987-01-09 | 1995-07-19 | Hitachi, Ltd. | Method and circuit for scanning capacitive loads |
| JPH0362784A (en) * | 1989-07-31 | 1991-03-18 | Nec Corp | Scanning method and scanning circuit |
| US5063378A (en) * | 1989-12-22 | 1991-11-05 | David Sarnoff Research Center, Inc. | Scanned liquid crystal display with select scanner redundancy |
-
1991
- 1991-03-22 JP JP3083499A patent/JP2587546B2/en not_active Expired - Lifetime
- 1991-12-19 US US07/810,484 patent/US5194853A/en not_active Expired - Lifetime
- 1991-12-24 DE DE69117042T patent/DE69117042T2/en not_active Expired - Lifetime
- 1991-12-24 EP EP91403535A patent/EP0504531B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69117042D1 (en) | 1996-03-21 |
| JPH04294390A (en) | 1992-10-19 |
| DE69117042T2 (en) | 1996-06-27 |
| EP0504531B1 (en) | 1996-02-07 |
| EP0504531A3 (en) | 1993-05-26 |
| US5194853A (en) | 1993-03-16 |
| EP0504531A2 (en) | 1992-09-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2587546B2 (en) | Scanning circuit | |
| JP3555922B2 (en) | Fault-tolerant architecture | |
| EP0588425A2 (en) | Electronic drive circuits for active matrix devices, and a method of self-testing and programming such circuits | |
| US5956008A (en) | Driver circuit for active matrix display and method of operating same | |
| US6937687B2 (en) | Bi-directional shift register control circuit | |
| JP5344384B2 (en) | Image display system | |
| US5861762A (en) | Inverse toggle XOR and XNOR circuit | |
| US6177920B1 (en) | Active matrix display with synchronous up/down counter and address decoder used to change the forward or backward direction of selecting the signal or scanning lines | |
| JP3821862B2 (en) | Method of operating drive circuit of active matrix display device | |
| US11049469B2 (en) | Data signal line drive circuit and liquid crystal display device provided with same | |
| JP3739874B2 (en) | array | |
| JP2003223147A (en) | Integrated circuit, liquid crystal display device and signal transmission system | |
| JP4016163B2 (en) | Liquid crystal display device and data line driving circuit thereof | |
| WO2006123553A1 (en) | Liquid crystal display device test circuit, liquid crystal display device incorporating this, and liquid crystal display device test method | |
| JPH05119741A (en) | Scanning circuit and its driving method | |
| JPH08248926A (en) | Active matrix type liquid crystal display device and driving method therefor | |
| JP2628592B2 (en) | Scanning circuit | |
| JP2019113710A (en) | Electro-optical apparatus | |
| Lee et al. | Staggered voting for TMR shift register chains in poly‐Si TFT‐LCDs | |
| JPH11326422A (en) | Drive circuit for display unit | |
| US11783754B2 (en) | Display apparatus having lock fuction and display driving circuit thereof | |
| KR100597061B1 (en) | Tft lcd gate driver circuit with two-transistion output level shifter | |
| JPH10333649A (en) | Voltage selecting circuit, liquid crystal driving circuit, and semiconductor device | |
| JP3036476B2 (en) | Semiconductor integrated circuit device | |
| KR101050356B1 (en) | Shift register circuit and its driving method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961008 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071205 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081205 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091205 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091205 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091205 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101205 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101205 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 15 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 15 |