JP2586863B2 - 相補形ヘテロ接合バイポーラトランジスタの製造方法 - Google Patents
相補形ヘテロ接合バイポーラトランジスタの製造方法Info
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- 230000000295 complement effect Effects 0.000 title claims description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000000034 method Methods 0.000 claims description 67
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 49
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 49
- 239000000758 substrate Substances 0.000 claims description 25
- 230000008569 process Effects 0.000 claims description 24
- 238000001451 molecular beam epitaxy Methods 0.000 claims description 19
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 14
- 230000000873 masking effect Effects 0.000 claims description 11
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 3
- 230000001678 irradiating effect Effects 0.000 claims 5
- 239000010410 layer Substances 0.000 description 112
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 16
- 239000000463 material Substances 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 238000011161 development Methods 0.000 description 6
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 5
- 239000000654 additive Substances 0.000 description 5
- 230000000996 additive effect Effects 0.000 description 5
- 229910052790 beryllium Inorganic materials 0.000 description 5
- ATBAMAFKBVZNFJ-UHFFFAOYSA-N beryllium atom Chemical compound [Be] ATBAMAFKBVZNFJ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000007943 implant Substances 0.000 description 4
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 4
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000002904 solvent Substances 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- BYDQGSVXQDOSJJ-UHFFFAOYSA-N [Ge].[Au] Chemical compound [Ge].[Au] BYDQGSVXQDOSJJ-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000005566 electron beam evaporation Methods 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 241000234435 Lilium Species 0.000 description 1
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- AUCDRFABNLOFRE-UHFFFAOYSA-N alumane;indium Chemical compound [AlH3].[In] AUCDRFABNLOFRE-UHFFFAOYSA-N 0.000 description 1
- FTWRSWRBSVXQPI-UHFFFAOYSA-N alumanylidynearsane;gallanylidynearsane Chemical compound [As]#[Al].[As]#[Ga] FTWRSWRBSVXQPI-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000004090 dissolution Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000005019 vapor deposition process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
- H01L27/0826—Combination of vertical complementary transistors
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/072—Heterojunctions
Landscapes
- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Bipolar Integrated Circuits (AREA)
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Description
NPN及びPNPバイポーラトランジスタの製造方法、
より詳しくは、単一基層上に相補形NPN及びPNPヘ
テロ接合バイポーラトランジスタを製造するための選択
的分子ビームエピタキシー方法に関する。
体デバイスを製造するため、従来技術では異なる方法が
知られている。NPN及びPNPバイポーラトランジス
タそれら両方を含む回路を製造する場合、別々の基層上
にそれらのトランジスタを形成する必要があると考える
ことがある。しかしながら、相補形NPN・PNPバイ
ポーラトランジスタを同一基層上に成長させることによ
り、多くの分野で多大な利点がもたらされることが知ら
れている。このような相補形デバイスは、これに限定さ
れるものではないが、共に公知技術であるプッシュ・プ
ル電力増幅器及び能動負荷を組み入んだ回路に適用でき
る。別々のNPN及びPNPトランジスタと比較した場
合の相補形NPN/PNPバイポーラトランジスタの利
点が、P.R.Gray及びR.G.Meyer等によ
る「Analysis and Design of
Analog Integrated Circuit
s」 (John Wiley & Sons, Ne
w York, 1977)に更に詳しく記述されてい
る。シリコンから形成された半導体デバイスに対して、
拡散やイオン注入のような現存の製造技術を用いて同一
基層上の有用な回路にバイポーラNPN・PNPトラン
ジスタを製造することが可能である。
波数とスピードが要求されることを考えれば、非常に有
用なものとされるデバイスは、ヘテロ接合型パイポーラ
(HBT)トランジスタ、即ち、GaAs/AlGaA
s(ガリウム ひ化物/アルミニウム・ガリウム ひ化
物)若しくはInGaAs/InAlAs/InP(イ
ンジウム ガリウム ひ化物/インジウム アルミニウ
ム ひ化物/インジウム リン化物)で一般的に構成さ
れた異なる物質の少なくとも1つのPN接合を含むバイ
ポーラトランジスタである。相補形シリコンNPN・P
NPバイポーラトランジスタに適用できる製造技術は一
般に、GaAs/AlGaAsやInGaAs/InA
lAs/InP HBTsのような型には適していな
い。
ドーピングと厚みの制約を必要とする半導体デバイスを
製造する場合に一般的に使用される。それがシリコンホ
モ接合であっても、GaAs/AlGaAs若しくはI
nGaAs/InAlAs/InPヘテロ接合トランジ
スタデバイスであっても、同一基層上に分子ビームエピ
タキシーを用いてNPN・PNPトランジスタを製造し
しかも質の高いデバイスを作り出すことは、今まで不可
能と考えられてきた。従来試みた1つの方法は、ある基
層上にNPN若しくはPNPプロフィール(profi
le)のいづれかを製造し、その後、その形成されたプ
ロフィールを窒化けい素層で覆うというものである。窒
化けい素は適当な方法により、相対するNPN若しくは
PNPプロフィールを成長させる基層領域から除去され
る。この手続きによれば、既に成長させたNPN若しく
はPNPプロフィールに対して他のプロフィールの成長
処理の間に損失を与えてしまうため、全く完全なものを
製造することはできない。それ故、このような手続きは
最終デバイスの応答特性を劣化させる。
相エピタキシー(metal organic vap
or phase epitaxy)(MOVPE)を
用いる方法が最近ある文献で報告された。David
B. Slater、Jr.等による「Monolit
hic Integration of Comple
mentary HBT’s By Selected
MOVPE」、IEEE Electron Dev
ice、Letters、Vol.11、No.4、1
990年4月を参照。この手続きでは、先ず、PNP若
しくはNPNプロフィールをMOVPEプロセスを用い
て設けた後、窒化けい素のマスクがそのプロフィール上
に付与される。窒化けい素のマスクを選択的にエッチン
グして取り除き、そうして残りのNPN構造を設けるこ
とができる。この手続きによってもある程度の成功は得
られるが、こうして得られた相補形HBTデバイスの性
能は低い。また、MOVPEプロセスのパラメータ制御
は分子ビームエピタキシーによって達成し得るパラメー
タ制御と同じではない。
補形NPN・PNP HBTデバイスを成長させること
ができる分子ビームエピタキシー手続きである。従っ
て、本発明の目的はそのような方法を提供することにあ
る。
層上に相補形NPN及びPNPヘテロ接合バイポーラト
ランジスタを製造する方法が開示されている。このエピ
タキシャル成長手続きにおいては、NPN若しくはPN
Pプロフィールが最初に適切な基層上に付与される。そ
の後、窒化けい素層が蒸着プロセスによってこのプロフ
ィールの上部に付与され、この窒化けい素はマスキング
物質として機能する。次に、レジスト層が窒化けい素マ
スキング物質上に付与される。パターン化されたマスキ
ング物質層をレジスト層に関連する形態として所望のパ
ターンを形成する。このレジスト層は従来と同様の方法
でマスキング物質を通じて照射され且つエッチングさ
れ、相対するHBT構造が製造される基層上のエリアを
溶解し、除去する。開口エリアにおいて基層が再びエッ
チングされ、適切なエピタキシャル成長を行なうために
清浄された表面を露出する。次に、基層を加熱すること
によって窒化けい素マスキング物質が濃密にされ、真空
中でプロフィール層を成長させる。NPN若しくはPN
P相補形デバイスプロフィールが分子ビームエピタキシ
ーによって付与され、露出された基層上に質の高い結晶
性プロフィール層を、窒化けい素マスキングフィルム上
に多結晶質物質を形成する。その後、成長させたプロフ
ィール層の上部にレジストが付与され、適当なマスクが
レジスト層に関連して形成される。多結晶質層がエッチ
ングによって除去され、この結果、2つの隣接する相補
形NPN及びPNP構造が同一の基層上に形成される。
は、上で形成された構造を適当なチャンバに位置づけて
更に処理を施す。以下の製造段階においては、所望のエ
ミッタ及びベースメサ(mesa)が適当なオーム接触
と共に開発される。本発明のより好ましい実施例によれ
ば、Pオーム接触はNオーム接触でなされるのと同様な
方法で、NPN及びPNPプロフィール上で同時に開発
される。残りの層も付与され、こうして多くの所望の特
性を有する有用なソリッドステート回路を形成する。
下の記述及び請求項を添付図面とともに参照することに
よって明かとなるであろう。
る例であり、本発明若しくはその用途若しくはその使用
を限定する趣旨ではない。図1は、共通基層上に相補形
NPN・PNP型プロフィールを製造する方法を示す。
図1において、参照番号10は、本発明のより好ましい
実施例の1つに従って種々の開発段階を通じて形成され
ている製造中の構造を示す。構造10は図1の(A)〜
(F)に示した種々の製造段階の各々において、適当な
真空チャンバ(図示せず)に配置されるであろうことに
注意していただきたい。また、これらのプロフィールは
分子ビームエピタキシーによって付与され、またその手
続きは当業者によく知られたものであるということにも
注意していただきたい。
As基層12が示されている。基層12上には、PNP
プロフィール14が分子ビームエピタキシーによって所
望の厚さまで成長されている。図1において、プロフィ
ール14(以下に述べるプロフィール22も同様)は単
一層として示されているが、図2を参照しつつ以下に記
述している通り、実際には正確に成長させた一連のフィ
ルムを含むことが理解されよう。また、GaAs基層1
2は例として用いられており、InPのような他の適当
な基層を用いて等しく置換できる。最後に、PNPプロ
フィール14を先に成長させる。なぜなら、PNPプロ
フィールは最終デバイスのNPNプロフィールに比べて
より大きなエリアで用いられ、このようにNPNプロフ
ィールの前にPNPプロフィールを下の配置した場合に
は、より質の高いデバイスを作るのにより適しているか
らである。それ故、NPNプロフィールを初めに付与す
ることは、本発明の範囲内となることが理解されよう。
NPプロフィール14上に、プラズマ強化型気相成長法
のようなプロセスによって付与された窒化けい素層16
を示す。窒化けい素層16は、PNP HBTが製造さ
れるエリアに成長させるPNP層をシールドするために
ブロッキング層として用いられるものである。PNPプ
ロフィール14上に窒化けい素層16を付与する他の方
法も、本発明の範囲にあることに注意すべきであろう。
6上によく知られたプロセスによって付与される。マス
ク20が層18の上に形成され、基層12上のPNPプ
ロフィールエリアの所望パターンを確立するために用い
られる。図1の(B)では、マスク20はレジスト層1
8上部でいくらかの適当な距離をおいて示されている
が、このマスク20をレジスト層18上を含む他のレベ
ルに位置付けることも知られている。レジスト層18の
いくつかのエリアを照射によって露光するため、マスク
20に形成された穴を通じてレジスト層18が照射によ
って露光され、所望のPNPエリアを窒化けい素層16
の上に確立する。その後、レジスト層18が適当な溶剤
によって現像され、この現像により、照射によって露光
されたエリアは溶解され、露光されなかったレジストエ
リアは溶解されない。次に、エッチング剤溶液が窒化け
い素層16に付与され、レジスト層18の溶解領域と一
致するエリアの窒化けい素が除去され、PNPプロフィ
ール層が下方で露出される。図1の(B)は、レジスト
層18をエッチングして、マスク20のパターンによっ
て表された窒化けい素層16を露出し且つ除去した後の
構造10を示す。
14上のパターン化された窒化けい素層16が示されて
おり、NPNプロフィールが成長される基層12のエリ
アを清浄する。特に、プロフィール層14とそれに対応
する窒化けい素層16は、上述のように、相補形NPN
プロフィール層が付与されるエリアで適当な溶剤によっ
てエッチングされる。残りのレジスト層18も、適当な
溶剤によって溶解される。その後、GaAs基層12が
露出エリアでエッチングされ、清浄した表面に対して適
当なエピタキシャル成長を利用できるようにする。更
に、残りの窒化けい素マスク層16が、真空内で構造1
0全体をほぼ350°Cまで熱を加えることによって濃
密に(densify)される。これにより、清浄さ
れ、ガス抜きされた濃密な窒化けい素層16が、構造1
0を分子ビームエピタキシャル成長チャンバに再導入す
る前に提供されることになる。
4上部の残りの窒化けい素層16上で分子ビームエピタ
キシーによってNPNプロフィール層22を成長させた
ものと、清浄されエッチングされた基層12の一部が示
されている。この手続きによれば、質の高い結晶質のエ
ピタキシャルフィルム層が基層12の清浄エリア上に形
成され、多結晶質物質が窒化けい素層16上に形成され
る。NPNプロフィール層22が第2のレジスト層24
で覆われ、適当なマスク26が所望のNPNパターンに
従って図1の(E)に示すように位置付けられる。照射
段階が実行されると、PNPプロフィールに関連して上
で述べたようにレジスト層24が溶解される。図1の
(E)は、レジスト層24がマスク26を通じて照射さ
れ、その照射位置において適当な溶液によってエッチン
グされた後の構造10を示している。次に、NPNプロ
フィール22の多結晶質部分が適当な溶液によってエッ
チングされ、残りのレジスト層24と同様に、2つの隣
接領域、PNPプロフィール14及びNPNプロフィー
ル22が図1の(F)のように形成される。
にして分子ビームエピタキシーによって成長させたPN
Pプロフィール14及びNPNプロフィール22の異な
る層を示す。この図において、NPN及びPNPプロフ
ィールは図1の(E)のそれらとは逆になっており、従
ってPNPプロフィール14は右側にNPNプロフィー
ル22は左側にある。ヘテロ接合NPN及びPNPプロ
フィール自体は既知であるため、それらの動作について
ここで述べる必要なないであろう。しかしながら特にP
NPプロフィール14は、ほぼ6000オングストロー
ムの厚みを有し且つベリリウム添加物原子でほぼ6×1
018atom/cm−3にドープされているような第
1のP型GaAs接触層32を含む。GaAs接触層3
2の上部に、ほぼ7000オングストロームの厚みを有
し且つベリリウム添加物原子でほぼ7×1015ato
m/cm−3に軽くドープされているP型GaAsコレ
クタ層が形成される。GaAsコレクタ層34の上部に
は、ほぼ1400オングストロームの厚みを有し且つシ
リコン添加物原子でほぼ6×1018atom/cm
−3にドープされているN型GaAsベース層36が形
成される。ベース層36の上部には、ほぼ1800オン
グストロームの厚みを有し且つべリリウム添加物原子で
5×1017atom/cm−3にドープされているP
型AlGaAsエミッタ層40が形成される。エミッタ
層40の上部には、ほぼ75オングストロームの厚みを
有し且つベリリウム添加物原子で1×1019atom
/cm−3にドープされているP型GaAs接触層42
が形成される。領域38及び44は層40のエリアを表
す。このエリアでドーピングが移行され、隣接する層3
6及び44のドーピングのそれぞれと接触する。領域3
8及び44はそれぞれほぼ300オングストロームの厚
みを有するため、層40の残りの領域はほぼ1200オ
ングストロームである。
N領域では、まず初めにN型GaAs接触層46を領域
14に隣接する基層12の上に成長させる。接触層46
はほぼ6000オングストロームの厚みを有し、シリコ
ン原子でほぼ6×1018atom/cm−3にドープ
されている。接触層46の上部には、ほぼ7000オン
グストロームの厚みを有し且つシリコン原子でほぼ7×
1015atom/cm−3に軽くドープされているN
型GaAsコレクタ層48が形成される。コレクタ層4
8の上部には、ほぼ1400オングストロームの厚みを
有し且つベリリウム原子でほぼ1×1019atom/
cm−3に重くドープされているP型GaAsベース層
50を成長させる。ベース層50の上部には、ほぼ18
00オングストロームの厚みを有し且つシリコン原子で
ほぼ5×1017atom/cm−3にドープされてい
るN型AlGaAsエミッタ層54を成長させる。上部
層は、ほぼ750オングストロームの厚みを有し且つシ
リコン原子でほぼ6×1018atom/cm−3にド
ープされているN型接触層58である。領域52及び5
6は層54のエリアを表す。このエリアでドーピングが
移行され、隣接する層50及び58のドーピングのそれ
ぞれと接触する。領域52及び56はそれぞれほぼ30
0オングストロームの厚みを有するため、層54の残り
の領域はほぼ1200オングストロームである。図2に
示されたNPN及びPNPプロフィールが図1に記述し
たプロセスによって一旦現像されると、これら2つのプ
ロフィールを最終的な所望の部品とする必要がある。本
発明の実施例では上述のように、NPN及びPNPプロ
フィールがヘテロ接合バイポーラトランジスタとされる
であろう。
バイポーラトランジスタの両方を同時に組み込んだ回路
を図2に示されたプロフィールから開発するためのプロ
セスが、流れ図で示されている。図2に示された構造1
0を所望の形態を持つヘテロ接合バイポーラトランジス
タの相補形アレイ(支持デバイスと同様に)とする第1
の段階として、ボックス64によって示された段階が含
まれ、構造10を適当な機械に整列し、ボックス66及
び68の段階によって示されたように、PNP及びNP
N HBT両方のエミッタメサ及びベースメサをエッチ
ングする。エミッタメサ及びベースメサをエッチングす
る段階には、従来技術で知られているように、レジスト
及び適当な形態とされたマスクを使用するプロセスが含
まれる。
は、相補形ヘテロ接合バイポーラトランジスタを形成す
るための重要な段階の1つであり、この段階によってそ
れらのトランジスタを共通のプロセスで同時に開発する
ことが可能となる。更に言えば、ボックス70はP型オ
ーム蒸着(ohmic evaporation)段階
である。この段階で、NPN及びPNPプロフィールの
両方に関して、単一段階の適当な蒸着プロセスによりオ
ーム接触層がP型物質の上に形成される。この段階では
レジスト層及びマスクが使用されて所望の蒸着を形成す
る。NPNトランジスタでPオーム接触を得るのはP型
ベースであり、PNPトランジスタでPオーム接触を得
るのはエミッタ及びコレクタである。より好ましい実施
例において、Pオーム接触は、開発中のNPN及びPN
Pプロフィール上の所望の位置に当業者によく知られた
電子ビーム蒸着プロセスによって形成されるゴールドベ
リリウム合成物である。
Pプロフィール上部に絶縁層を形成することにより、あ
る抵抗及びコンデンサ素子に対して絶縁を与え、更にま
た開発中の構造に対して保護層を与える第1の窒化けい
素の付与プロセスを表している。ボックス74は、第1
の窒化けい素付与段階後のP型オームアニールプロセス
を表している。この段階では、ウエハを適当なチャンバ
で熱を加え、そうして所望のオーム接触が提供されるよ
う冷却することが可能である。
フィールの両方のN型物質上にオーム接触を開発するた
めのN型オーム蒸着段階を表している。NPN型プロフ
ィールでNオーム接触を得るのはエミッタ及びコレクタ
であり、PNPプロフィールでNオーム接触を得るのは
ベースである。このプロセスはゴールドゲルマニウム合
成物の電子ビーム蒸着によるものである。付与されたゴ
ールドゲルマニウム接触に熱を加え且つ選択的に冷却
し、ボックス78の段階によって示されているように接
触層のアニーリングを提供する。
ているように、インプラントアイソレーションプロセス
が実行され、NPN及びPNPプロフィールの所定のト
ランジスタエリアが確定される。インプラントアイソレ
ーションプロセス80では一般に、選択的なエネルギー
レベルでホウ素をイプラントしてプロフィールのGaA
sにダメージを与えることにより、ある所定のトランジ
スタエリアを分離する。このインプラントアイソレーシ
ョンはトランジスタのサイズを減少させ、容量は減少し
トランジスタのスピードは増加する。
な蒸着方法により、第2の窒化けい素層が付与される。
この窒化けい素は、その下に存在する層を絶縁するため
のパシベイション層である。付与された第2の窒化けい
素層に選択的な穴を開口するためにエッチングプロセス
が実行され、ボックス86の段階によって示されるよう
に後に付与される薄膜抵抗層と接触をなす。薄膜抵抗層
は適当なレジストとスパッタ処理によって形成され、そ
れらが使用される用途に基づいて開発されたトランジス
タ回路と所望の抵抗接触をなす。接触層は次に、ボック
ス88の相互接続段階によって示された気相成長プロセ
スによりボックス86の段階によって形成された穴に付
与される。これは、抵抗層とトランジスタの所望の接触
との間に接触を提供する。
るように、第3の窒化けい素絶縁層が段階88の接触層
の上部に付与され、ボックス88の段階で下に設置され
た薄膜抵抗が2つの絶縁層の間、即ち、一方はボックス
82の段階の窒化けい素付与層により、もう一方はボッ
クス90の段階のシリコン付与層により、挟まれ、そう
して所望の回路を形成する。第3の窒化けい素もまた、
下に横たわる回路を保護するためのパシベイション層で
ある。
びエッチングプロセスで、ボックス92によって示され
た第3の窒化けい素絶縁層を通じて穴が開口され、これ
によりボックス94の段階によって示された回路上部に
形成された上部金属接触層と適当な接触をなす。上述の
段階が図1で開発されたPNP及びNPNプロフィール
上で一旦なされると、実行可能な相補形ヘテロ接合バイ
ポーラトランジスタ結合回路が特定の用途に関して開発
される。
性能の両方に関して非常に良好な性能を備えた相補形ヘ
テロ接合バイポーラトランジスタが作り出される。図4
は、上述のプロセスによって開発されたほぼ30μm2
のエミッタエリアを有する一般的なヘテロ接合バイポー
ラトランジスタデバイスに関しての、共通電流−電圧
(I−V)エミッタ特性を示す。更に言えば、図4の
(A)のI−V曲線はNPN型ヘテロ接合バイポーラト
ランジスタのものであり、図4の(B)のI−V曲線は
PNP型ヘテロ接合バイポーラトランジスタのものであ
る。明かなように、これらのデバイスの両方で、良好な
バルク及び接触抵抗を持つ良好なDC特性を示す。NP
N曲線は10μAベース電流で開始する25μA段階サ
イズを有する。PNP曲線は−10μAベース電流で始
まり、75μA段階サイズを有する。更に、この例に関
する共通エミッタゲインは一般に、NPN HBTに対
しては50〜60、PNP HBTに対しては6〜10
である。
タ)測定を1〜26GHzからのゲインに対する周波数
のグラフで示している。更に言えば、最大安定ゲイン
(MSG)及び最大利用可能ゲイン(MAG)が、相補
形HBTデバイスに関する周波数の関数として示されて
いる。この周波数応答は、30μm2エミッタエリアを
備えた相補、形NPN及びPNPデバイスに関するもの
である。DC及びマイクロ波の両方で、別々のウエハ上
に従来の分子ビームエピタキシーを用いて製造されたデ
バイスから得られるものに匹敵する近似した結果が得ら
れた。このように、これらのデバイスを製造するために
必要とされる付加的な成長及びプロセス段階は、デバイ
ス性能に悪影響を及ぼすものでなかった。
して開示したものである。この応用として、高電子移動
度トランジスタ(high electron mob
ility transistors)(HEMT)及
びHBT、レーザ及びHBT等を同一のウエハ上に含む
ものがある。当業者であれば、以上の記載、添付図面及
び請求の範囲から、請求の範囲に定義された本発明の意
図する範囲から逸脱することなく、容易に変形や変更を
行い得ることに気付くであろう。
ールを製造する段階を示す図。
層のドーピング濃度を示す図。
路を開発するために必要な処理段階を流れ図で示した
図。
PNP HBT相補形トランジスタのI−V特性を示す
図。
対する周波数のSパラメータを示す図。
Claims (16)
- 【請求項1】 分子ビームエピタキシープロセスによっ
て同一基層上に相補形PNP及びNPNプロフィールを
製造する方法において、前記方法が、 NPN若しくはPNPプロフィールのいづれか一方を分
子ビームエピタキシープロセスによって基層上に付与す
る段階と、 前記基層に相対して付与されたNPN若しくはPNPプ
ロフィール上に窒化けい素層を付与する段階と、 前記基層上の所定エリアにおいて前記NPN若しくはP
NPプロフィール及び前記窒化けい素層をエッチングに
よって除去する段階と、 前記基層に所定の温度まで熱を加えて残りの窒化けい素
層を濃密にする段階と、 NPN若しくはPNPのいづれか一方を付与する前記段
階で付与されなかった相対するPNP若しくはNPNプ
ロフィールを残りの窒化けい素層及び選択的にエッチン
グされた基層エリアの上に分子ビームエピタキシープロ
セスによって付与する段階と、 前記残りの窒化けい素層及び前記残りの窒化けい素層上
に付与された相対するNPN若しくはPNPプロフィー
ルをエッチングによって除去し、隣接するNPN及びP
NPプロフィールを前記基層上に形成する段階と、 を備えることを特徴とする方法。 - 【請求項2】 請求項1記載の方法において更に、選択
的にエッチングされる窒化けい素層の該エッチングに先
立って前記窒化けい素層の上にレジストを付与し、マス
キング層を照射することによって前記レジストを所望の
形状パターンに選択的に現像して、所望のNPN若しく
はPNPプロフィールパターンを形成する段階を備える
方法。 - 【請求項3】 請求項1記載の方法において更に、前記
残りの窒化けい素層をエッチングする前に相対して付与
されたNPN若しくはPNPプロフィール上にレジスト
層を付与し、マスキング層を照射することによって前記
レジストを所望の形状パターンに選択的に現像して、所
望のNPN若しくはPNPプロフィールパターンを形成
する段階を備える方法。 - 【請求項4】 請求項1記載の方法において、NPNプ
ロフィール及びPNPプロフィールを前記分子ビームエ
ピタキシーによって付与する段階が、ヘテロ接合バイポ
ーラトランジスタプロフィールの付与を含む方法。 - 【請求項5】 請求項1記載の方法において、前記基層
の加熱段階が前記基層を真空チャンバにおいてほぼ35
0°Cまで熱を加えることを含む方法。 - 【請求項6】 請求項1記載の方法において、最初に付
与された前記NPN若しくはPNPプロフィール及び窒
化けい素層をエッチングによって除去する前記段階が、
所定エリアで前記基層をエッチングして、前記相対する
NPN若しくはPNPプロフィールを付与する前記段階
のために清浄された表面を準備する段階を含む方法。 - 【請求項7】 請求項4記載の方法において、NPN若
しくはPNPプロフィールを付与する段階が、GaAs
/AlGaAsヘテロ接合プロフィールの付与を含む方
法。 - 【請求項8】 請求項4記載の方法において、NPN若
しくはPNPプロフィールを付与する前記段階が、In
GaAs/InAlAs/InPヘテロ接合プロフィー
ルの付与を含む方法。 - 【請求項9】 所望形状のトランジスタデバイスを共通
基層上に含む回路を製造する方法において、前記方法
は、 少なくともエミッタ領域、ベース領域、及びコレクタ領
域を含むPNPプロフィールを分子ビームエピタキシー
によって前記基層上に付与する段階と、 前記基層に相対するPNPプロフィール上に窒化けい素
層を付与する段階と、 前記基層の所定エリアにおいて前記PNPプロフィール
及び窒化けい素層をエッチングにより除去する段階と、 残りの窒化けい素層を濃密にするために前記基層に所定
温度まで熱を加える段階と、 前記残りの窒化けい素層及び選択的にエッチングされた
前記基層エリア上にNPNプロフィールを分子ビームエ
ピタキシーによって付与する段階であって、前記NPN
プロフィールが少なくともエミッタ領域、ベース領域及
び、コレクタ領域を含む段階と、 前記残りの窒化けい素層及び前記窒化けい素層上に付与
された前記NPNプロフィールをエッチングにより除去
して前記基層上に隣接するNPN及びPNPプロフィー
ルを形成する段階と、 を備えることを特徴とする方法。 - 【請求項10】 請求項9記載の方法において更に、前
記窒化けい素層の上にレジストを付与し、前記基層に関
して形成されたマスキング層を照射することによって前
記レジストを所望の形状パターンに選択的に現像して、
所望のPNPプロフィールパターンを形成する段階を備
える方法。 - 【請求項11】 請求項9記載の方法において更に、前
記NPNプロフィール上にレジスト層を付与し、前記基
層に関して形成されたマスキング層を照射することによ
って前記レジストを所望の形状パターンに選択的に現像
して、所望のNPNプロフィールパターンを形成する方
法。 - 【請求項12】 請求項9記載の方法において、NPN
プロフィール及びPNPプロフィールを分子ビームエピ
タキシーによって付与する段階が、ヘテロ接合バイポー
ラトランジスタプロフィールの付与を含む方法。 - 【請求項13】 請求項9記載の方法において、前記基
層の加熱段階が、前記基層を真空チャンバ内でほぼ35
0゜Cまで熱を加えることを含む方法。 - 【請求項14】 請求項9記載の方法において、PNP
プロフィール及び窒化けい素層をエッチングによって除
去する前記段階が、所定エリアで前記基層をエッチング
して前記NPNプロフィールを付与する前記段階のため
に清浄された表面を準備する方法。 - 【請求項15】 請求項9記載の方法において更に、N
PN及びPNPプロフィール各々の上にエミッタメサ及
びベースメサを開発する段階を備える方法。 - 【請求項16】 請求項15記載の方法において更に、
NPNプロフィールのベース領域及びPNPプロフィー
ルのエミッタ及びコレクタ領域上にPオーム接触を同時
に蒸着し、このPオーム接触をアニールし、NPNプロ
フィールのエミッタ及びコレクタ領域及びPNPプロフ
ィールのベース領域上にNオーム接触を同時に蒸着し、
このNオーム接触をアニールする段階を備える方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/772,809 US5262335A (en) | 1991-10-08 | 1991-10-08 | Method to produce complementary heterojunction bipolar transistors |
US07/772809 | 1991-10-08 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05218063A JPH05218063A (ja) | 1993-08-27 |
JP2586863B2 true JP2586863B2 (ja) | 1997-03-05 |
Family
ID=25096301
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4219154A Expired - Fee Related JP2586863B2 (ja) | 1991-10-08 | 1992-08-18 | 相補形ヘテロ接合バイポーラトランジスタの製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5262335A (ja) |
EP (1) | EP0541205B1 (ja) |
JP (1) | JP2586863B2 (ja) |
DE (1) | DE69228648T2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5698460A (en) * | 1994-04-20 | 1997-12-16 | Texas Instruments Incorporated | Method of self-aligning an emitter contact in a planar heterojunction bipolar transistor and apparatus thereof |
DE69522075T2 (de) | 1994-11-02 | 2002-01-03 | Trw Inc | Verfahren zum Herstellen von multifunktionellen, monolithisch-integrierten Schaltungsanordnungen |
US5940695A (en) | 1996-10-11 | 1999-08-17 | Trw Inc. | Gallium antimonide complementary HFET |
US5930635A (en) * | 1997-05-02 | 1999-07-27 | National Semiconductor Corporation | Complementary Si/SiGe heterojunction bipolar technology |
US6610143B2 (en) * | 2001-01-16 | 2003-08-26 | Semiconductor Components Industries Llc | Method of manufacturing a semiconductor component |
US6469581B1 (en) | 2001-06-08 | 2002-10-22 | Trw Inc. | HEMT-HBT doherty microwave amplifier |
US6864742B2 (en) * | 2001-06-08 | 2005-03-08 | Northrop Grumman Corporation | Application of the doherty amplifier as a predistortion circuit for linearizing microwave amplifiers |
KR100674835B1 (ko) * | 2005-02-28 | 2007-01-26 | 삼성전기주식회사 | 다파장 반도체 레이저 제조방법 |
US20100073978A1 (en) * | 2008-09-25 | 2010-03-25 | Infineon Technologies Ag | Bridge rectifier circuit with bipolar transistors |
US8906758B2 (en) * | 2010-11-29 | 2014-12-09 | Teledyne Scientific & Imaging, Llc | Regrown heterojunction bipolar transistors for multi-function integrated devices and method for fabricating the same |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4199860A (en) * | 1977-11-11 | 1980-04-29 | Rca Corporation | Method of integrating semiconductor components |
JPS57187978A (en) * | 1981-05-14 | 1982-11-18 | Toshiba Corp | 3-5 group compound semiconductor light emission element and manufacture thereof |
US4564720A (en) * | 1983-05-13 | 1986-01-14 | The United States Of America As Represented By The United States Department Of Energy | Pure silver ohmic contacts to N- and P- type gallium arsenide materials |
JP2675039B2 (ja) * | 1988-02-03 | 1997-11-12 | 株式会社日立製作所 | 半導体装置 |
US5068756A (en) * | 1989-02-16 | 1991-11-26 | Texas Instruments Incorporated | Integrated circuit composed of group III-V compound field effect and bipolar semiconductors |
US5001534A (en) * | 1989-07-11 | 1991-03-19 | At&T Bell Laboratories | Heterojunction bipolar transistor |
-
1991
- 1991-10-08 US US07/772,809 patent/US5262335A/en not_active Expired - Lifetime
-
1992
- 1992-06-19 EP EP92305677A patent/EP0541205B1/en not_active Expired - Lifetime
- 1992-06-19 DE DE69228648T patent/DE69228648T2/de not_active Expired - Fee Related
- 1992-08-18 JP JP4219154A patent/JP2586863B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP0541205B1 (en) | 1999-03-17 |
DE69228648T2 (de) | 1999-09-09 |
EP0541205A3 (en) | 1993-07-14 |
EP0541205A2 (en) | 1993-05-12 |
JPH05218063A (ja) | 1993-08-27 |
US5262335A (en) | 1993-11-16 |
DE69228648D1 (de) | 1999-04-22 |
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Legal Events
Date | Code | Title | Description |
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R250 | Receipt of annual fees |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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