JP2585592B2 - 電子計算機調整方法 - Google Patents
電子計算機調整方法Info
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2273—Test methods
-
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
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- Engineering & Computer Science (AREA)
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- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電子計算機等の実機調整方法に係り、特
に、論理不良解析を行なう際、シミュレーションプログ
ラムを搭載した計算機を使用することにより、論理不良
の解析期間を短縮し、実機調整作業の効率向上を図るの
に好適な電子計算機調整方法に関する。
に、論理不良解析を行なう際、シミュレーションプログ
ラムを搭載した計算機を使用することにより、論理不良
の解析期間を短縮し、実機調整作業の効率向上を図るの
に好適な電子計算機調整方法に関する。
従来、特開昭59−200354号公報に記載のように、SCAN
OUT信号をメモリに入れ、それをサービスプロセッサ（S
VP）を通し、外部記憶装置に移し、その内容を見て、論
理不良解析を行なっており、メモリの内容をそのまま論
理シミュレーションの入力として、シミュレーションを
実行し、論理不良追跡を行なうことは記載されていな
い。
OUT信号をメモリに入れ、それをサービスプロセッサ（S
VP）を通し、外部記憶装置に移し、その内容を見て、論
理不良解析を行なっており、メモリの内容をそのまま論
理シミュレーションの入力として、シミュレーションを
実行し、論理不良追跡を行なうことは記載されていな
い。
上記従来技術は、表示できる信号数とサイクル数に制
限があり、表示信号とサイクル数を変えて、何回か論理
動作を繰り返し実行する必要があり、また、この間、被
試験電子計算機が専有されるので効率が悪いという問題
があった。
限があり、表示信号とサイクル数を変えて、何回か論理
動作を繰り返し実行する必要があり、また、この間、被
試験電子計算機が専有されるので効率が悪いという問題
があった。
本発明の目的は、被検査電子計算機の実行途中の状態
から論理シミュレーションを実行して、被検査電子計算
機の検査を行なう電子計算機調整方法を提供することに
ある。
から論理シミュレーションを実行して、被検査電子計算
機の検査を行なう電子計算機調整方法を提供することに
ある。
上記目的は、被調整マシンに主メモリアクセスアドレ
スの最大アドレスレジスタと最小アドレスレジスタを、
サービスプロセッサにレジスタ及び主メモリダンプ用コ
ントロールウェアを装備し、論理シミュレータで用いる
論理表現テーブルにイベント伝播抑止フラグを設けるこ
とにより、達成される。
スの最大アドレスレジスタと最小アドレスレジスタを、
サービスプロセッサにレジスタ及び主メモリダンプ用コ
ントロールウェアを装備し、論理シミュレータで用いる
論理表現テーブルにイベント伝播抑止フラグを設けるこ
とにより、達成される。
ストレージコントロール（SC）に設けたアドレス最小
値、最大値は、調整用プログラムがアクセスした主メモ
リの最小アドレスと最大アドレスを保持し、主メモリを
ダンプする時、不良に関連する最小限のデータを抽出す
るために使用する。サービスプロセッサ（SVP）に格納
した電子計算機状態ダンプコントロールウェアは、被調
整マシンのレジスタ、メモリ等を効率よくフロッピディ
スクに格納する。
値、最大値は、調整用プログラムがアクセスした主メモ
リの最小アドレスと最大アドレスを保持し、主メモリを
ダンプする時、不良に関連する最小限のデータを抽出す
るために使用する。サービスプロセッサ（SVP）に格納
した電子計算機状態ダンプコントロールウェアは、被調
整マシンのレジスタ、メモリ等を効率よくフロッピディ
スクに格納する。
論理シミュレータの論理表現テーブルに設けたイベン
ト伝播抑止フラグは、不良発生時の実機状態を確実にシ
ミュレーションモデル上に再現するために使用される。
ト伝播抑止フラグは、不良発生時の実機状態を確実にシ
ミュレーションモデル上に再現するために使用される。
以下、本発明による被調整計算機とシミュレーション
を搭載した調整済計算機の一実施例を図面を用いて詳細
に説明する。
を搭載した調整済計算機の一実施例を図面を用いて詳細
に説明する。
第１図は、被調整計算機の論理構成図及び、論理シミ
ュレータを搭載した調整済計算機全体の構成図である。
101は被調整計算機、102は調整用プログラムを格納する
主メモリ部、103は主メモリ部102を制御するメモリ制御
部、104は命令の解読、実行を行なう命令処理部、105は
システム保守用のサービスプロセッサ、106はフロッピ
ーディスクで、調整時又は不良発生時、被調整計算機の
内部状態を格納するための外部記憶装置であり、これ
が、論理シミュレータを搭載した調整済計算機107の入
力となる。
ュレータを搭載した調整済計算機全体の構成図である。
101は被調整計算機、102は調整用プログラムを格納する
主メモリ部、103は主メモリ部102を制御するメモリ制御
部、104は命令の解読、実行を行なう命令処理部、105は
システム保守用のサービスプロセッサ、106はフロッピ
ーディスクで、調整時又は不良発生時、被調整計算機の
内部状態を格納するための外部記憶装置であり、これ
が、論理シミュレータを搭載した調整済計算機107の入
力となる。
第２図はメモリ制御部103の一部を示すものである。
主メモリ部102にアクセスするアドレスレジスタ205、ア
ドレスレジスタ205の最小アドレスを計算する演算器MAN
201、演算器MIN201で求めた最小アドレスを格納する最
小アドレスレジスタ202、また、アドレスレジスタ205の
最大アドレスを計算する演算器MAN203、演算器MAX203で
求めた最大アドレスを格納する最大アドレスレジスタ20
4、主メモリ部102にデータを転送する時に用いるデータ
レジスタ206である。ここでセットされた最大アドレス
レジスタ204、最小アドレスレジスタ202の間の部分をサ
ービスプロセッサ105を通して、フロッピディスク（F
D）106に書き出す。次に、そのサービスプロセッサ105
のコントロール部の処理について示す。第３図は調整者
が被調整計算機101の論理不良を検出した時、その被調
整計算機の内部状態をフロッピディスク（FD）106に退
避するコントロールウェアの処理を示したものである。
まず、被調整計算機101のPSW及びレジスタの内容を読み
出し、FD106に書き出す（305）。この時、PSWとレジス
タは、SVPに搭載しているスキャンマップ（ラッチ出力
信号と論理ファイル信号名称の対応表）により、シミュ
レーションモデルに対応づけておく。次に、バッファ記
憶等のRAM、ROMメモリ類とアドレス変換テーブルをFD10
6に書き出す（310）。そして最後にメモリ制御部103に
格納している主メモリ上の最大アドレスレジスタ204と
最小アドレスレジスタ202の間のメモリ部分FD106に書き
出す（315）。
主メモリ部102にアクセスするアドレスレジスタ205、ア
ドレスレジスタ205の最小アドレスを計算する演算器MAN
201、演算器MIN201で求めた最小アドレスを格納する最
小アドレスレジスタ202、また、アドレスレジスタ205の
最大アドレスを計算する演算器MAN203、演算器MAX203で
求めた最大アドレスを格納する最大アドレスレジスタ20
4、主メモリ部102にデータを転送する時に用いるデータ
レジスタ206である。ここでセットされた最大アドレス
レジスタ204、最小アドレスレジスタ202の間の部分をサ
ービスプロセッサ105を通して、フロッピディスク（F
D）106に書き出す。次に、そのサービスプロセッサ105
のコントロール部の処理について示す。第３図は調整者
が被調整計算機101の論理不良を検出した時、その被調
整計算機の内部状態をフロッピディスク（FD）106に退
避するコントロールウェアの処理を示したものである。
まず、被調整計算機101のPSW及びレジスタの内容を読み
出し、FD106に書き出す（305）。この時、PSWとレジス
タは、SVPに搭載しているスキャンマップ（ラッチ出力
信号と論理ファイル信号名称の対応表）により、シミュ
レーションモデルに対応づけておく。次に、バッファ記
憶等のRAM、ROMメモリ類とアドレス変換テーブルをFD10
6に書き出す（310）。そして最後にメモリ制御部103に
格納している主メモリ上の最大アドレスレジスタ204と
最小アドレスレジスタ202の間のメモリ部分FD106に書き
出す（315）。
次に、調整済計算機内の各処理について説明する。ま
ず、第４図は、調整済計算機内の全体の処理を示すフロ
ーチャートである。被調整マシン101の論理記述した設
計ファイル401,401を論理シミュレーション実行可能な
形式に変換したシミュレーションモデル402を作成する
（450）。シミュレーションモデル402をメモリ上に論理
表現テーブル404として展開する（455）。シミュレーシ
ョン内のメモリデータを表わす擬似メモリ405、被調整
マシン内の仮想アドレスを実アドレスに変換するアドレ
ス変換テーブル406、論理表現テーブル404と擬似メモリ
405及びアドレス変換テーブル406を調整済計算機内主メ
モリ403に格納する（460）。次にシミュレーションを実
行し（465,470）、シミュレーション実行結果を格納す
る結果出力ファイル407が、調整済マシン107に作成され
る。即ち、設計ファイル401を入力として、シミュレー
ションモデル402を作成後（450）、そのシミュレーショ
ンモデル402を主メモリ403に展開する（455）。次に、
被調整マシンのレジスタ及びメモリ等の内容を退避した
FD106を読み込み、メモリはアドレス変換テーブル406を
用いて、シミュレーションモデル402に対応した各部分
に値を設定する（406）。その後、シミュレーション開
始時の初期設定を行なう初期シミュレーションを行ない
（465）、続いて指定サイクル数までシミュレーション
を実行し（470）、その結果出力から論理不良原因を追
跡するのである。これらの処理のうち、シミュレーショ
ンモデル402の詳細な説明を第５図に示す。また、FD106
からのシミュレーションモデルへのセットを第６図に示
す。さらに、初期シミュレーション処理を第７図に示。
そしてシミュレーション実行の課程を第８図に示す。
ず、第４図は、調整済計算機内の全体の処理を示すフロ
ーチャートである。被調整マシン101の論理記述した設
計ファイル401,401を論理シミュレーション実行可能な
形式に変換したシミュレーションモデル402を作成する
（450）。シミュレーションモデル402をメモリ上に論理
表現テーブル404として展開する（455）。シミュレーシ
ョン内のメモリデータを表わす擬似メモリ405、被調整
マシン内の仮想アドレスを実アドレスに変換するアドレ
ス変換テーブル406、論理表現テーブル404と擬似メモリ
405及びアドレス変換テーブル406を調整済計算機内主メ
モリ403に格納する（460）。次にシミュレーションを実
行し（465,470）、シミュレーション実行結果を格納す
る結果出力ファイル407が、調整済マシン107に作成され
る。即ち、設計ファイル401を入力として、シミュレー
ションモデル402を作成後（450）、そのシミュレーショ
ンモデル402を主メモリ403に展開する（455）。次に、
被調整マシンのレジスタ及びメモリ等の内容を退避した
FD106を読み込み、メモリはアドレス変換テーブル406を
用いて、シミュレーションモデル402に対応した各部分
に値を設定する（406）。その後、シミュレーション開
始時の初期設定を行なう初期シミュレーションを行ない
（465）、続いて指定サイクル数までシミュレーション
を実行し（470）、その結果出力から論理不良原因を追
跡するのである。これらの処理のうち、シミュレーショ
ンモデル402の詳細な説明を第５図に示す。また、FD106
からのシミュレーションモデルへのセットを第６図に示
す。さらに、初期シミュレーション処理を第７図に示。
そしてシミュレーション実行の課程を第８図に示す。
第５図は、各論理ゲートに対応した論理表現テーブル
LETのLETレコード506を示したものである。当該ゲート
の素子機能（FUNC）501と当該ゲートの入力となるゲー
トを示すファンイン（FIN）502、当該ゲートの出力とな
るゲートを示すファンアウト（FOUT）503、当該ゲート
の信号値を格納した信号値（VAL）505、イベント抑止フ
ラグ（FLAG）504より構成されている。イベント抑止フ
ラグ（FLAG）504は、シミュレーションでイベントの発
生を抑止する役割を持っている。
LETのLETレコード506を示したものである。当該ゲート
の素子機能（FUNC）501と当該ゲートの入力となるゲー
トを示すファンイン（FIN）502、当該ゲートの出力とな
るゲートを示すファンアウト（FOUT）503、当該ゲート
の信号値を格納した信号値（VAL）505、イベント抑止フ
ラグ（FLAG）504より構成されている。イベント抑止フ
ラグ（FLAG）504は、シミュレーションでイベントの発
生を抑止する役割を持っている。
第６図は、レジスタ及びメモリを読み出し、それがレ
ジスタの時は（615）、そのレジスタに該当する論理表
現テーブルLET404の信号値（VAL）505に信号値をセット
し、フラグ（FLAG）504に、イベントを伝播しないこと
を示すために“1"をセットする（620）。また、メモリ
（命令群等）の時は（615）アドレス変換後シミュレー
ション時に使用する擬似メモリMET405へメモリデータを
セットする（625）。これを繰り返し、FD106の読み出し
終了後（610）、FD106からの初期値セット処理は終了
し、シミュレーションの前処理は終了したことになる。
ジスタの時は（615）、そのレジスタに該当する論理表
現テーブルLET404の信号値（VAL）505に信号値をセット
し、フラグ（FLAG）504に、イベントを伝播しないこと
を示すために“1"をセットする（620）。また、メモリ
（命令群等）の時は（615）アドレス変換後シミュレー
ション時に使用する擬似メモリMET405へメモリデータを
セットする（625）。これを繰り返し、FD106の読み出し
終了後（610）、FD106からの初期値セット処理は終了
し、シミュレーションの前処理は終了したことになる。
これにより、被調整マシンの停止指定命令実行後の全
レジスタの値は、シミュレーションモデル上のすべての
各ラッチ出力ゲートの信号値エリアにセットされる。PS
Wも同様にシミュレーションモデル上にセットされる。
なお、被調整マシンのレジスタとシミュレーションモデ
ルとの対応は、SVPのSCAN−MAPにより、FD出力時、即時
に行なわれる。これにより、被調整マシンの指定命令実
行後の状態をすべて、シミュレーション上に回復したこ
とになる。即ち、被調整マシン停止時、PSWはMSの停止
命令の次の命令のアドレスをさしているが、シミュレー
ションモデル上のPSWは、MET内の次に行なう命令アドレ
スをさす。次に、第７図の初期シミュレーションを行な
い、シミュレーションリスタートを行なう準備は完了す
る。この後は、被調整マシン停止後の論理の動きをすべ
てシミュレーションが擬似的に行なうことになる。
レジスタの値は、シミュレーションモデル上のすべての
各ラッチ出力ゲートの信号値エリアにセットされる。PS
Wも同様にシミュレーションモデル上にセットされる。
なお、被調整マシンのレジスタとシミュレーションモデ
ルとの対応は、SVPのSCAN−MAPにより、FD出力時、即時
に行なわれる。これにより、被調整マシンの指定命令実
行後の状態をすべて、シミュレーション上に回復したこ
とになる。即ち、被調整マシン停止時、PSWはMSの停止
命令の次の命令のアドレスをさしているが、シミュレー
ションモデル上のPSWは、MET内の次に行なう命令アドレ
スをさす。次に、第７図の初期シミュレーションを行な
い、シミュレーションリスタートを行なう準備は完了す
る。この後は、被調整マシン停止後の論理の動きをすべ
てシミュレーションが擬似的に行なうことになる。
第７図は、初期化シミュレーション処理のフローチャ
ートを示したものである。論理表現テーブルLET404のFL
AG504が“1"になっているものについてすべてイベント
テーブルに登録する（705）。次にイベントテーブルよ
りイベントを１個ずつ取り出し（710）、当該ゲートの
ファンアウト先ゲートをAETテーブルに作成する（71
5）。
ートを示したものである。論理表現テーブルLET404のFL
AG504が“1"になっているものについてすべてイベント
テーブルに登録する（705）。次にイベントテーブルよ
りイベントを１個ずつ取り出し（710）、当該ゲートの
ファンアウト先ゲートをAETテーブルに作成する（71
5）。
次にAETテーブルよりゲートを１個ずつ取り出し、ゲ
ートの出力値を計算する（725）。当該ゲートのFLAGが
“0"で（730）、ゲートの新出力値が旧出力値と異なる
時（735）、当該ゲートのLETアドレスをイベントとし
て、イベントテーブルに登録する（740）。FLAGが“1"
のゲートは新出力値が変化しても、イベントを作成しな
いので、被調整マシンよりセットした状態を確実に保持
することができる。イベントの空になるとLETのFLAGは
すべて“0"にする（750）。
ートの出力値を計算する（725）。当該ゲートのFLAGが
“0"で（730）、ゲートの新出力値が旧出力値と異なる
時（735）、当該ゲートのLETアドレスをイベントとし
て、イベントテーブルに登録する（740）。FLAGが“1"
のゲートは新出力値が変化しても、イベントを作成しな
いので、被調整マシンよりセットした状態を確実に保持
することができる。イベントの空になるとLETのFLAGは
すべて“0"にする（750）。
第８図は、第７図の初期化シミュレーション処理終了
後、指定サイクル数分のシミュレーション実行を行なう
処理のフローチャートを示している。801はシミュレー
ション実行後のシミュレーション結果ファイル（SOF）
である。
後、指定サイクル数分のシミュレーション実行を行なう
処理のフローチャートを示している。801はシミュレー
ション実行後のシミュレーション結果ファイル（SOF）
である。
CYCLE＝０はシミュレーション実行サイクル数の初期
設定であり（810）、以降、CYCLEが指定サイクルになる
まで（815,820）、シミュレーションを実行する。シミ
ュレーション実行のため、まず、CYCLEに該当する時刻
の外部入力信号値よりイベントを作成する。次にイベン
トテーブルより、LETレコードアドレスを取り出し、該
当ゲートの出力信号値をシミュレーション結果ファイル
SOFに出力すると共にファンアウトをAETテーブルに登録
する（825）。次にAETテーブルよりLETレコードアドレ
スを１個ずつ取り出し（830,820）、ゲートの出力値を
計算する（835）。この結果出力信号値が変化すれば、
当該ゲートをイベントテーブルに登録する（845）。上
記手順をCYCLEが指定サイクルになるまで（815）、くり
返すことにより、シミュレーションを実行する。本シミ
ュレーション方式によれば、イベントの発生したゲート
の出力値をすべてSOFファイルに出力するので、シミュ
レーション対象論理はすべての信号変化を観測可能であ
る。
設定であり（810）、以降、CYCLEが指定サイクルになる
まで（815,820）、シミュレーションを実行する。シミ
ュレーション実行のため、まず、CYCLEに該当する時刻
の外部入力信号値よりイベントを作成する。次にイベン
トテーブルより、LETレコードアドレスを取り出し、該
当ゲートの出力信号値をシミュレーション結果ファイル
SOFに出力すると共にファンアウトをAETテーブルに登録
する（825）。次にAETテーブルよりLETレコードアドレ
スを１個ずつ取り出し（830,820）、ゲートの出力値を
計算する（835）。この結果出力信号値が変化すれば、
当該ゲートをイベントテーブルに登録する（845）。上
記手順をCYCLEが指定サイクルになるまで（815）、くり
返すことにより、シミュレーションを実行する。本シミ
ュレーション方式によれば、イベントの発生したゲート
の出力値をすべてSOFファイルに出力するので、シミュ
レーション対象論理はすべての信号変化を観測可能であ
る。
本実施例によれば、被調整マシンの内部状態（レジス
タ、メモリ）を論理シミュレーション上に再現でき、以
後シミュレーションを実行することにより論理回路各部
の信号値を容易に観測することができる。従来の方法で
は、観測したい信号線をRAMにつなぎ、そのRAMをSVPよ
り観測しているが、観測サイクルも限られているため、
不良原因追跡には、この繰り返しを行なわなければなら
ず、大きな手間となっている。本発明により、シミュレ
ーションを行なえば、端末表示装置より、見たい信号を
見たいサイクルで観測可能となるため、不良原因追跡期
間即ち調整期間短縮に大きく役立つ効果となる。また論
理シミュレータをマルチプログラミングすることにより
複数の不良解析を並行して行なうこともできる。
タ、メモリ）を論理シミュレーション上に再現でき、以
後シミュレーションを実行することにより論理回路各部
の信号値を容易に観測することができる。従来の方法で
は、観測したい信号線をRAMにつなぎ、そのRAMをSVPよ
り観測しているが、観測サイクルも限られているため、
不良原因追跡には、この繰り返しを行なわなければなら
ず、大きな手間となっている。本発明により、シミュレ
ーションを行なえば、端末表示装置より、見たい信号を
見たいサイクルで観測可能となるため、不良原因追跡期
間即ち調整期間短縮に大きく役立つ効果となる。また論
理シミュレータをマルチプログラミングすることにより
複数の不良解析を並行して行なうこともできる。
本発明によれば、被電子計算機実行中の論理不良が発
生するまでは論理シミュレーションを実行せず、論理不
良が発生して初めて、論理不良の発生の原因と考えられ
る論理回路各部の信号値を観測するために論理シミュレ
ーションを実行するため、無駄な処理動作を必要とせ
ず、不良原因解析のための論理シミュレーションを実行
でき、その実行後の観測結果より論理不良の発生の原因
を突き止めることができ、被電子計算機の調整が容易に
なるという効果がある。
生するまでは論理シミュレーションを実行せず、論理不
良が発生して初めて、論理不良の発生の原因と考えられ
る論理回路各部の信号値を観測するために論理シミュレ
ーションを実行するため、無駄な処理動作を必要とせ
ず、不良原因解析のための論理シミュレーションを実行
でき、その実行後の観測結果より論理不良の発生の原因
を突き止めることができ、被電子計算機の調整が容易に
なるという効果がある。
第１図は本発明の一実施例の全体を示す構成図、第２図
はメモリ制御部の構成図、第３図はサービスプロセッサ
のコントロールウェアの処理を示すフローチャート、第
４図は調整済み計算機内のシミュレーション処理を示す
フローチャート、第５図は論理表現テーブルLETのレコ
ード構成を示すフォーマット図、第６図はFDからシミュ
レーションデータ部への初期値セット処理を示すフロー
チャート、第７図は初期化シミュレーションの処理を示
すフローチャート、第８図は本発明の一実施例のシミュ
レーション処理を示すフローチャートである。 101…被調整計算機、102…主メモリ部、103…メモリ制
御部、104…命令処理部、105…サービスプロセッサ、10
6…フロッピディスク、107…調整済計算機、201…演算
器MIN、202…最小アドレスレジスタ、203…演算器MAX、
204…最大アドレスレジスタ、205…アドレスレジスタ、
206…データレジスタ、401…設計ファイル、402…シミ
ュレーションモデル、403…調整済計算機内主メモリ、4
04…論理表現テーブルLET、405…模似メモリMET、406…
アドレス変換テーブル、407…結果出力ファイル、501…
素子機能（FUNC）、502…ファンイン（FIN）、503…フ
ァンアウト（FOUT）、504…フラグ（FLAG）、505…信号
値（VAL）、506…LETレコード、801…シミュレーション
結果ファイル。
はメモリ制御部の構成図、第３図はサービスプロセッサ
のコントロールウェアの処理を示すフローチャート、第
４図は調整済み計算機内のシミュレーション処理を示す
フローチャート、第５図は論理表現テーブルLETのレコ
ード構成を示すフォーマット図、第６図はFDからシミュ
レーションデータ部への初期値セット処理を示すフロー
チャート、第７図は初期化シミュレーションの処理を示
すフローチャート、第８図は本発明の一実施例のシミュ
レーション処理を示すフローチャートである。 101…被調整計算機、102…主メモリ部、103…メモリ制
御部、104…命令処理部、105…サービスプロセッサ、10
6…フロッピディスク、107…調整済計算機、201…演算
器MIN、202…最小アドレスレジスタ、203…演算器MAX、
204…最大アドレスレジスタ、205…アドレスレジスタ、
206…データレジスタ、401…設計ファイル、402…シミ
ュレーションモデル、403…調整済計算機内主メモリ、4
04…論理表現テーブルLET、405…模似メモリMET、406…
アドレス変換テーブル、407…結果出力ファイル、501…
素子機能（FUNC）、502…ファンイン（FIN）、503…フ
ァンアウト（FOUT）、504…フラグ（FLAG）、505…信号
値（VAL）、506…LETレコード、801…シミュレーション
結果ファイル。
Claims (1)
- 【請求項１】動作確認を行う第１の計算機と、該第１の
電子計算機のシュミレートを行う第２の計算機により構
成される計算機システムの電子計算機調整方法であっ
て、 前記第１の計算機を実行し、該第１の計算機の実行途中
に論理不良を検出すると、該第１の計算機を初めから再
実行させ、該第１の計算機の前記論理不良が発生したタ
イミングよりも前のあるタイミングにおける内部レジス
タの値を抽出し、 前記第２の計算機上に、前記第１の計算機における全て
の論理ゲート毎に対応した、少なくとも前記抽出された
内部レジスタの値、及びシュミレーション実行時に該各
論理ゲートにセットされた値を使用するか否か示すフラ
グをたてるフラグ格納エリアがある論理表現テーブルに
よりシュミレーションモデルを構築し、 前記第１の計算機により抽出したあるタイミングにおけ
る内部レジスタの値を読み出し、 該読み出した内部レジスタの値を各内部レジスタに対応
する論理ゲートの前記論理表現テーブルにセットし、さ
らに該論理表現テーブルの前記フラグ格納エリアにフラ
グをセットし、 前記第２の計算機が前記論理表現テーブルを参照しなが
らシミュレーションを実行する際、 前記論理表現テーブルのフラグ格納エリアにフラグがセ
ットされている論理表現テーブルを参照するときは、該
シミュレーションにおいて該論理表現テーブルに格納さ
れた値によりシミュレーションを実行し、 前記論理表現テーブルのフラグ格納エリアにフラグがセ
ットされていない論理表現テーブルを参照するときは、
該シミュレーションによって得られる値をそのまま使用
することによりシミュレーションを実行する計算機調整
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62114571A JP2585592B2 (ja) | 1987-05-13 | 1987-05-13 | 電子計算機調整方法 |
| US07/192,521 US4995037A (en) | 1987-05-13 | 1988-05-11 | Adjustment method and apparatus of a computer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62114571A JP2585592B2 (ja) | 1987-05-13 | 1987-05-13 | 電子計算機調整方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63280343A JPS63280343A (ja) | 1988-11-17 |
| JP2585592B2 true JP2585592B2 (ja) | 1997-02-26 |
Family
ID=14641160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62114571A Expired - Lifetime JP2585592B2 (ja) | 1987-05-13 | 1987-05-13 | 電子計算機調整方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4995037A (ja) |
| JP (1) | JP2585592B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5146460A (en) * | 1990-02-16 | 1992-09-08 | International Business Machines | Logic simulation using a hardware accelerator together with an automated error event isolation and trace facility |
| FR2684211B1 (fr) * | 1991-11-22 | 1994-02-04 | Aerospatiale Ste Nationale Indle | Dispositif d'exploitation des informations relatives aux pannes detectees par une ou plusieurs unites centrales d'un aeronef. |
| JPH05334459A (ja) * | 1992-05-28 | 1993-12-17 | Nec Corp | マイクロコンピュータ |
| TW421761B (en) * | 1994-04-12 | 2001-02-11 | Yokogawa Electric Corp | Verification support system |
| US6480817B1 (en) * | 1994-09-01 | 2002-11-12 | Hynix Semiconductor, Inc. | Integrated circuit I/O pad cell modeling |
| US6408393B1 (en) * | 1998-01-09 | 2002-06-18 | Hitachi, Ltd. | CPU power adjustment method |
| JP2000322283A (ja) * | 1999-05-06 | 2000-11-24 | Fujitsu Ltd | 電子計算機の障害検出方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49121450A (ja) * | 1973-03-19 | 1974-11-20 | ||
| EP0062978A3 (en) * | 1981-04-06 | 1982-12-22 | Secretary of State for Industry in Her Britannic Majesty's Gov. of the United Kingdom of Great Britain and Northern Ireland | Apparatus for assisting fault-finding in data processing systems |
| JPS59208656A (ja) * | 1983-05-12 | 1984-11-27 | Omron Tateisi Electronics Co | シミユレ−タ |
| JPS6142040A (ja) * | 1984-08-03 | 1986-02-28 | Nec Corp | 論理シミユレ−タ |
| JPS6238947A (ja) * | 1985-08-13 | 1987-02-19 | Fujitsu Ltd | プロセツサユニツトの診断方法 |
-
1987
- 1987-05-13 JP JP62114571A patent/JP2585592B2/ja not_active Expired - Lifetime
-
1988
- 1988-05-11 US US07/192,521 patent/US4995037A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63280343A (ja) | 1988-11-17 |
| US4995037A (en) | 1991-02-19 |
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