JP2577186B2 - 非同期化装置およびその使用法 - Google Patents
非同期化装置およびその使用法Info
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/24—Time-division multiplex systems in which the allocation is indicated by an address the different channels being transmitted sequentially
- H04J3/247—ATM or packet multiplexing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
- H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
- H04J2203/0089—Multiplexing, e.g. coding, scrambling, SONET
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
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- H04J2203/0098—Traffic aspects, e.g. arbitration, load balancing, smoothing, buffer management
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5672—Multiplexing, e.g. coding, scrambling
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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Landscapes
- Engineering & Computer Science (AREA)
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- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【0001】
【産業上の利用分野】本発明は、情報ユニットが出力情
報流を予め定められた周期的順序において生じ、実質上
ランダム化された順序において生じる入力情報流から得
る非同期化装置に関する。
報流を予め定められた周期的順序において生じ、実質上
ランダム化された順序において生じる入力情報流から得
る非同期化装置に関する。
【0002】
【従来の技術】このような非同期化装置は、文献(1992
年10月に発行されたPauwels 氏らによるInternational
Switching Symposium における「Application of the m
ultipath self-routing switch in a combined STM/ATM
cross-connect system 」第1巻、第 324乃至 328頁)
からすでに当業者に知られている。ddはその文献中の
標題「スイッチにおける競合点」に基づいた第3節に簡
単に論議されている。
年10月に発行されたPauwels 氏らによるInternational
Switching Symposium における「Application of the m
ultipath self-routing switch in a combined STM/ATM
cross-connect system 」第1巻、第 324乃至 328頁)
からすでに当業者に知られている。ddはその文献中の
標題「スイッチにおける競合点」に基づいた第3節に簡
単に論議されている。
【0003】上記文献に詳細に記載されているように、
例えば、非同期転送モードすなわちATMネットワーク
のスイッチング構造のような近未来のパケットスイッチ
ングネットワークのために開発された効果的な手段が、
これらの新しく開発された手段の可能性を最大限に使用
するためにその他の転送モードと共に使用されることが
できることは近未来の通信システムにとって重要なこと
である。その1実施例は、同期デジタル階級すなわちS
DH交差接続のような非同期スイッチング構造の使用で
あり、その方法においてATMおよびSDHネットワー
ク間の高い共同作用が達成される。
例えば、非同期転送モードすなわちATMネットワーク
のスイッチング構造のような近未来のパケットスイッチ
ングネットワークのために開発された効果的な手段が、
これらの新しく開発された手段の可能性を最大限に使用
するためにその他の転送モードと共に使用されることが
できることは近未来の通信システムにとって重要なこと
である。その1実施例は、同期デジタル階級すなわちS
DH交差接続のような非同期スイッチング構造の使用で
あり、その方法においてATMおよびSDHネットワー
ク間の高い共同作用が達成される。
【0004】しかしながら、これらの非同期スイッチン
グ構造はATMネットワークにおけるような非同期トラ
フィックに対処するように最適にされる。非同期トラフ
ィックの基本的な特性は、情報率が、構造の同じ出力ポ
ートに対して同時に競合する多数の情報ユニットによる
ような過負荷状況が再び生じないように統計的に分配さ
れることである。しかしながら、このような構造を通る
同期トラフィックのスイッチングにおいて、この過負荷
状況は、1度生じると例えば同期トラフィックのフレー
ム率に関して組織的に再び生じる。
グ構造はATMネットワークにおけるような非同期トラ
フィックに対処するように最適にされる。非同期トラフ
ィックの基本的な特性は、情報率が、構造の同じ出力ポ
ートに対して同時に競合する多数の情報ユニットによる
ような過負荷状況が再び生じないように統計的に分配さ
れることである。しかしながら、このような構造を通る
同期トラフィックのスイッチングにおいて、この過負荷
状況は、1度生じると例えば同期トラフィックのフレー
ム率に関して組織的に再び生じる。
【0005】それ故、最悪の場合の効果が周期的に生じ
ることを防ぐために非同期化装置がこのような情報流の
完全な同期化を乱すために必要とされることは明白であ
る。
ることを防ぐために非同期化装置がこのような情報流の
完全な同期化を乱すために必要とされることは明白であ
る。
【0006】
【発明が解決しようとする課題】既知の非同期化装置に
おいて、これは、情報ユニットが出力情報流を得ること
によって受信され、情報ユニットの順序がランダム化さ
れる正確な順序を乱すことによって達成される。参考文
献におけるこれらの情報ユニットは、論理的に結合され
るSDHフレームの部分であり、SDHフレーム内の同
じ構造に属し、スイッチング構造の特定の出力ポートに
それぞれ転送される。
おいて、これは、情報ユニットが出力情報流を得ること
によって受信され、情報ユニットの順序がランダム化さ
れる正確な順序を乱すことによって達成される。参考文
献におけるこれらの情報ユニットは、論理的に結合され
るSDHフレームの部分であり、SDHフレーム内の同
じ構造に属し、スイッチング構造の特定の出力ポートに
それぞれ転送される。
【0007】非同期化装置は上記文献に詳細には説明さ
れていないが、通信ネットワーク中に含むことによって
ネットワークの複雑さおよび転送中の情報ユニットの受
ける遅延が増加することは明白である。
れていないが、通信ネットワーク中に含むことによって
ネットワークの複雑さおよび転送中の情報ユニットの受
ける遅延が増加することは明白である。
【0008】したがって、本発明の目的は、上記の既知
のタイプであるが、比較的低い複雑さを有し、情報ユニ
ットに生じる遅延が比較的低い非同期化装置を提供する
ことである。
のタイプであるが、比較的低い複雑さを有し、情報ユニ
ットに生じる遅延が比較的低い非同期化装置を提供する
ことである。
【0009】
【課題を解決するための手段】この目的は、前記非同期
化装置が予め定められた数の情報ユニットをそれぞれ含
んでいる複数の一連のサブフレームを前記入力情報流か
ら選択する選択手段と、異なる情報ユニットにそれぞれ
関係される1組の別々のシーケンスタグの対応している
順列を前記各サブフレームに対して実質的にランダムな
方法で選択する順列手段と、および前記対応している順
列にしたがって前記各サブフレームに含まれる情報ユニ
ットを再び順序づけすることによって前記実質的にラン
ダム化された順序を決定する再順序づけ手段とを含むこ
とによって達成される。
化装置が予め定められた数の情報ユニットをそれぞれ含
んでいる複数の一連のサブフレームを前記入力情報流か
ら選択する選択手段と、異なる情報ユニットにそれぞれ
関係される1組の別々のシーケンスタグの対応している
順列を前記各サブフレームに対して実質的にランダムな
方法で選択する順列手段と、および前記対応している順
列にしたがって前記各サブフレームに含まれる情報ユニ
ットを再び順序づけすることによって前記実質的にラン
ダム化された順序を決定する再順序づけ手段とを含むこ
とによって達成される。
【0010】入力情報流における同期化はこの方法では
完全には乱されないが、サブフレーム内の再順序づけ
は、このような再順序づけがサブフレームからサブフレ
ームへ実質的にランダムである場合ランダム順序をシミ
ュレートするのに十分であることは証明されることがで
きる。さらに、例えば適当な予め定められた数の最小の
サブフレームの長さが存在し、そのため出力情報流が十
分に非同期であることは直覚的に明白である。このよう
な最小の長さの選択において、遅延はサブフレームの長
さの関数であり、最小にすることができることも明白で
ある。
完全には乱されないが、サブフレーム内の再順序づけ
は、このような再順序づけがサブフレームからサブフレ
ームへ実質的にランダムである場合ランダム順序をシミ
ュレートするのに十分であることは証明されることがで
きる。さらに、例えば適当な予め定められた数の最小の
サブフレームの長さが存在し、そのため出力情報流が十
分に非同期であることは直覚的に明白である。このよう
な最小の長さの選択において、遅延はサブフレームの長
さの関数であり、最小にすることができることも明白で
ある。
【0011】さらに、実質上ランダムに選択された順列
に基づいた再順序づけは、出力流の対応しているサブフ
レームの特定の位置にサブフレームの特定の位置におけ
る情報ユニットが位置する確率が完全に平坦であるとい
う所望の統計的特性を有する。後者は、一連のサブフレ
ームの特定の位置における情報ユニットが上記タイプの
非同期化装置の最小遅延と最大遅延の間の実質上ランダ
ムな遅延を受ける、すなわち、サブフレーム内の再順序
づけの情況における入力情報流の同期関係が完全に乱さ
れることを意味する。
に基づいた再順序づけは、出力流の対応しているサブフ
レームの特定の位置にサブフレームの特定の位置におけ
る情報ユニットが位置する確率が完全に平坦であるとい
う所望の統計的特性を有する。後者は、一連のサブフレ
ームの特定の位置における情報ユニットが上記タイプの
非同期化装置の最小遅延と最大遅延の間の実質上ランダ
ムな遅延を受ける、すなわち、サブフレーム内の再順序
づけの情況における入力情報流の同期関係が完全に乱さ
れることを意味する。
【0012】さらに、順列の実質上ランダムな選択が予
め定められた数の素子を有している1組の別々の順列の
限定された数中のランダムな選択による低い複雑さによ
って実行される。このような順列のランダムな選択は、
特定の順列をそれぞれ記憶する多数のメモリ位置の1つ
をランダムに選択するような種々の方法で簡単に実行さ
れる。
め定められた数の素子を有している1組の別々の順列の
限定された数中のランダムな選択による低い複雑さによ
って実行される。このような順列のランダムな選択は、
特定の順列をそれぞれ記憶する多数のメモリ位置の1つ
をランダムに選択するような種々の方法で簡単に実行さ
れる。
【0013】本発明の特徴は、前記選択手段がメモリ位
置を有するバッファ装置を含み、前記バッファ装置は前
記メモリ位置の連続する位置に少なくとも1つのサブフ
レームに関する全情報ユニットを記憶するように構成さ
れ、前記再順序づけ手段が前記メモリ位置をアドレスす
るために前記シーケンスタグの一連のタグを使用してい
る読取り制御手段であり、前記順列は前記バッファ装置
の位置が読取られ、前記ランダムな順序に対応している
シーケンスを示すことである。
置を有するバッファ装置を含み、前記バッファ装置は前
記メモリ位置の連続する位置に少なくとも1つのサブフ
レームに関する全情報ユニットを記憶するように構成さ
れ、前記再順序づけ手段が前記メモリ位置をアドレスす
るために前記シーケンスタグの一連のタグを使用してい
る読取り制御手段であり、前記順列は前記バッファ装置
の位置が読取られ、前記ランダムな順序に対応している
シーケンスを示すことである。
【0014】このタイプの非同期化装置は、低い複雑性
のため、および後に説明されるように非同期化装置に必
要とされるバッファスペースと遅延を最小にする可能性
を与えるため特に有効である。
のため、および後に説明されるように非同期化装置に必
要とされるバッファスペースと遅延を最小にする可能性
を与えるため特に有効である。
【0015】低い複雑性は、受信された情報ユニットが
連続的なメモリ位置に容易に記憶され、再順序づけが対
応している順列において現れる順序におけるシーケンス
タグによって示されるメモリ位置を直接読取ることによ
って実行される。
連続的なメモリ位置に容易に記憶され、再順序づけが対
応している順列において現れる順序におけるシーケンス
タグによって示されるメモリ位置を直接読取ることによ
って実行される。
【0016】順列が情報ユニットを記憶するメモリ位置
を示し、これらの位置が常に同じ連続した順序において
読取られることは本発明の技術的範囲内で実行できる
が、後に説明されるようにさらなる改良には適応されな
い。
を示し、これらの位置が常に同じ連続した順序において
読取られることは本発明の技術的範囲内で実行できる
が、後に説明されるようにさらなる改良には適応されな
い。
【0017】本発明の重要な観点は、前記順列の1つの
第1のパスにおいて前記順列手段が前記対応しているサ
ブフレームの始めの受信と同時に前記読取り手段に前記
シーケンスタグの転送を開始し、前記1つの序列に対応
しているシーケンスタグのシーケンスが順列反復手段に
よって前記読取り制御手段へ第2のパスにおいて少なく
とも2回実質的に転送され、前記対応している情報ユニ
ットが前記第1のパスの対応しているシーケンスタグが
生成される瞬間に前記バッファ装置に既に記憶されてい
るかぎり前記対応しているサブフレームの前記ランダム
な順序は前記1つの順列に対応し、および前記1つの順
列は前記1つのサブフレームの前記全ての情報ユニット
が前記非同期化装置によって転送されるまで反復される
ことである。
第1のパスにおいて前記順列手段が前記対応しているサ
ブフレームの始めの受信と同時に前記読取り手段に前記
シーケンスタグの転送を開始し、前記1つの序列に対応
しているシーケンスタグのシーケンスが順列反復手段に
よって前記読取り制御手段へ第2のパスにおいて少なく
とも2回実質的に転送され、前記対応している情報ユニ
ットが前記第1のパスの対応しているシーケンスタグが
生成される瞬間に前記バッファ装置に既に記憶されてい
るかぎり前記対応しているサブフレームの前記ランダム
な順序は前記1つの順列に対応し、および前記1つの順
列は前記1つのサブフレームの前記全ての情報ユニット
が前記非同期化装置によって転送されるまで反復される
ことである。
【0018】単純に、サブフレーム内の情報ユニットの
任意の再順序づけは、それ以外は情報ユニットが転送さ
れるのに有効であることは保証されないので、サブフレ
ームの全情報ユニットが既に利用されている場合にのみ
実行される。この方法において、通常のように情報ユニ
ットが記憶されるのと同じ率でバッファ装置から読取ら
れる場合、最大あるいは最悪の場合の遅延は受信される
完全なサブフレームを得る時間、すなわち持続時間の少
なくとも2倍であり、バッファ装置は2つのサブフレー
ムによって全情報ユニットを蓄積するように構成されけ
ればならない。
任意の再順序づけは、それ以外は情報ユニットが転送さ
れるのに有効であることは保証されないので、サブフレ
ームの全情報ユニットが既に利用されている場合にのみ
実行される。この方法において、通常のように情報ユニ
ットが記憶されるのと同じ率でバッファ装置から読取ら
れる場合、最大あるいは最悪の場合の遅延は受信される
完全なサブフレームを得る時間、すなわち持続時間の少
なくとも2倍であり、バッファ装置は2つのサブフレー
ムによって全情報ユニットを蓄積するように構成されけ
ればならない。
【0019】しかしながら、上記観点によれば、バッフ
ァスペースおよび遅延の両方に関するかなりの節約はバ
ッファ装置を読出す回路をわずかに複雑にすることのみ
によって達成されることができる。これは、読取り処理
が最小遅延をゼロに減少することによって記憶処理と同
時に開始されるという事実によって達成される。これら
の情報ユニットに関する上記問題は、上記装置が次の読
取りパスに従った非同期化装置によって転送されるよう
に、読取り命令の到達が特定のサブフレームに関して計
算された順列に基づいた読取り処理を反復することによ
って簡潔に解決されるときには存在しない。
ァスペースおよび遅延の両方に関するかなりの節約はバ
ッファ装置を読出す回路をわずかに複雑にすることのみ
によって達成されることができる。これは、読取り処理
が最小遅延をゼロに減少することによって記憶処理と同
時に開始されるという事実によって達成される。これら
の情報ユニットに関する上記問題は、上記装置が次の読
取りパスに従った非同期化装置によって転送されるよう
に、読取り命令の到達が特定のサブフレームに関して計
算された順列に基づいた読取り処理を反復することによ
って簡潔に解決されるときには存在しない。
【0020】ここに説明されるように本発明の特徴か
ら、上記観点は最悪の場合の遅延および必要とされたバ
ッファスペースの最小化を可能にする。
ら、上記観点は最悪の場合の遅延および必要とされたバ
ッファスペースの最小化を可能にする。
【0021】本発明の特徴は、前記シーケンスタグが前
記情報ユニットが受信される率に等しい率で前記順列手
段および前記順列反復手段によって前記読取り制御手段
に転送され、前記1つの順列の前記第2のパスが次のサ
ブフレームに対応している次の順列の第1のパスと同時
に転送されることである。
記情報ユニットが受信される率に等しい率で前記順列手
段および前記順列反復手段によって前記読取り制御手段
に転送され、前記1つの順列の前記第2のパスが次のサ
ブフレームに対応している次の順列の第1のパスと同時
に転送されることである。
【0022】ここに説明されるようなこの方法におい
て、第2のパスの後に特定のサブフレームの全情報ユニ
ットが非同期化装置によって転送されることが保証され
る。これらの各情報ユニットが1つのサブフレームの持
続時間に等しい最悪の場合の遅延を経験することができ
ることはさらに容易に証明されることができる。実際
に、特定の情報ユニットが、対応しているシーケンスタ
グが受信される前に読取られることを命令されるために
第1のパスの間には読取られることができない場合、対
応しているシーケンスタグはこのような持続時間後に第
2のパスにおいて反復されるときに読取られる。
て、第2のパスの後に特定のサブフレームの全情報ユニ
ットが非同期化装置によって転送されることが保証され
る。これらの各情報ユニットが1つのサブフレームの持
続時間に等しい最悪の場合の遅延を経験することができ
ることはさらに容易に証明されることができる。実際
に、特定の情報ユニットが、対応しているシーケンスタ
グが受信される前に読取られることを命令されるために
第1のパスの間には読取られることができない場合、対
応しているシーケンスタグはこのような持続時間後に第
2のパスにおいて反復されるときに読取られる。
【0023】前述のサブフレームの情報ユニットは常に
次のサブフレームにおける同じ位置を占める前に読取ら
れ、同じメモリ位置は記憶されなければならないので、
バッファスペースは1つのサブフレームの全情報ユニッ
トを記憶するのに必要とされるスペースに等しいように
さらに最小にされることができる。後者の事実は、最悪
の場合の遅延がサブフレームの持続時間に等しいという
上記事実から容易に証明されることができる。前の情報
ユニットと同じメモリ位置に予定された情報ユニットは
サブフレームの持続時間後に正確に受信され、前のユニ
ットはこのような持続時間中このメモリ位置に最大に記
憶されるので、どんな場合にも位置は新しい情報ユニッ
トが到達する前に解放される。
次のサブフレームにおける同じ位置を占める前に読取ら
れ、同じメモリ位置は記憶されなければならないので、
バッファスペースは1つのサブフレームの全情報ユニッ
トを記憶するのに必要とされるスペースに等しいように
さらに最小にされることができる。後者の事実は、最悪
の場合の遅延がサブフレームの持続時間に等しいという
上記事実から容易に証明されることができる。前の情報
ユニットと同じメモリ位置に予定された情報ユニットは
サブフレームの持続時間後に正確に受信され、前のユニ
ットはこのような持続時間中このメモリ位置に最大に記
憶されるので、どんな場合にも位置は新しい情報ユニッ
トが到達する前に解放される。
【0024】上記再順序づけ機構が、例えばATMスイ
ッチ構造を含んでいる前述された適応に関して十分であ
る非常に望ましい統計的特性に導くことに注目すべきで
ある。
ッチ構造を含んでいる前述された適応に関して十分であ
る非常に望ましい統計的特性に導くことに注目すべきで
ある。
【0025】上記機構における出力情報流が、入力情報
流の帯域幅よりも高い帯域幅容量を有している伝送リン
クに供給されなければならないことに注意すべきであ
る。実際に、2つの読取り処理、すなわち現在受信され
るサブフレームに関する第1のパスおよび前のサブフレ
ームに関する第2のパスが並列に行われるために、2つ
の情報ユニットは非同期化装置の出力ポートに関して競
合する。しかしながら、このような競合は、ATMスイ
ッチング装置への入力リンクがこれらの装置を過負荷し
ないために常に過度の大きさにされるので、本発明の適
用を制限しない上記されたような伝送リンクを供給する
ことによって容易に解決されることができる。
流の帯域幅よりも高い帯域幅容量を有している伝送リン
クに供給されなければならないことに注意すべきであ
る。実際に、2つの読取り処理、すなわち現在受信され
るサブフレームに関する第1のパスおよび前のサブフレ
ームに関する第2のパスが並列に行われるために、2つ
の情報ユニットは非同期化装置の出力ポートに関して競
合する。しかしながら、このような競合は、ATMスイ
ッチング装置への入力リンクがこれらの装置を過負荷し
ないために常に過度の大きさにされるので、本発明の適
用を制限しない上記されたような伝送リンクを供給する
ことによって容易に解決されることができる。
【0026】本発明のさらに別の重要な観点は、シーケ
ンスタグの前記セットがゼロから前記予め定められた数
マイナス1までの連続的な数を含み、前記順列手段が前
記対応している序列の開始シーケンスタグおよびステッ
プ値を各サブフレームに関してそれぞれ生成する少なく
とも1つの疑似ランダム発生器を含み、前記対応してい
る序列が前記開始シーケンスタグから開始する連続的な
シーケンスタグを計算し、前記予め定められた数を前記
連続的な数の計算モジューロによって前記ステップ値を
進めることによるアドレス生成回路によって生成され、
前記開始シーケンスタグおよび前記ステップ値の両方が
前記予め定められた数字よりも小さく、前記ステップ値
が前記予め定められた数字の割算の整数倍でないことで
ある。
ンスタグの前記セットがゼロから前記予め定められた数
マイナス1までの連続的な数を含み、前記順列手段が前
記対応している序列の開始シーケンスタグおよびステッ
プ値を各サブフレームに関してそれぞれ生成する少なく
とも1つの疑似ランダム発生器を含み、前記対応してい
る序列が前記開始シーケンスタグから開始する連続的な
シーケンスタグを計算し、前記予め定められた数を前記
連続的な数の計算モジューロによって前記ステップ値を
進めることによるアドレス生成回路によって生成され、
前記開始シーケンスタグおよび前記ステップ値の両方が
前記予め定められた数字よりも小さく、前記ステップ値
が前記予め定められた数字の割算の整数倍でないことで
ある。
【0027】順列を実質上ランダムに選択するこの方法
は特に効果的で、有効である。実際に、この方法におけ
る聡明な利用は実質上ランダムな方法で別々の順列の限
定された数の1つを生成するための既知の簡単な疑似ラ
ンダム発生器で行われ、各情報ユニットに関する所望の
平坦な遅延統計値を達成する。
は特に効果的で、有効である。実際に、この方法におけ
る聡明な利用は実質上ランダムな方法で別々の順列の限
定された数の1つを生成するための既知の簡単な疑似ラ
ンダム発生器で行われ、各情報ユニットに関する所望の
平坦な遅延統計値を達成する。
【0028】このようなランダムな順列を生成する本発
明の方法は、全ての可能な順列を記憶するメモリを必要
とせず、後に説明されるように既知の非常に簡単なハー
ドウェアを使用する順列のオンライン生成を計算により
直接的に与える。
明の方法は、全ての可能な順列を記憶するメモリを必要
とせず、後に説明されるように既知の非常に簡単なハー
ドウェアを使用する順列のオンライン生成を計算により
直接的に与える。
【0029】本発明の特徴は、前記情報流がPCM流で
あり、前記各情報ユニットがPCMフレームの特定の時
間スロットにおいて送られる情報であることである。
あり、前記各情報ユニットがPCMフレームの特定の時
間スロットにおいて送られる情報であることである。
【0030】参考文献によって明らかにされたようなこ
のような非同期化装置の既知の適用はそれに限定するこ
とを意味するものではない。さらに重要な適用は、同期
時分割多重送信および同期スイッチングを使用している
基本的な同期転送モードすなわちSTM電話ネットワー
クにおける非同期のスイッチング構造による同期スイッ
チング装置の置換である。非同期転送モードの漸進的な
採用は経済的に容易に導入させるために必要とされるか
ら重要である。このような漸進的な採用は、同期スイッ
チング装置を非同期スイッチング装置と最初に置換する
ことによって実行される。上記から証明されるように、
このような置換は、上記の既知のタイプの非同期化装置
によってスイッチング構造に適用される前にランダム化
される同期トラフィックを必要とする。
のような非同期化装置の既知の適用はそれに限定するこ
とを意味するものではない。さらに重要な適用は、同期
時分割多重送信および同期スイッチングを使用している
基本的な同期転送モードすなわちSTM電話ネットワー
クにおける非同期のスイッチング構造による同期スイッ
チング装置の置換である。非同期転送モードの漸進的な
採用は経済的に容易に導入させるために必要とされるか
ら重要である。このような漸進的な採用は、同期スイッ
チング装置を非同期スイッチング装置と最初に置換する
ことによって実行される。上記から証明されるように、
このような置換は、上記の既知のタイプの非同期化装置
によってスイッチング構造に適用される前にランダム化
される同期トラフィックを必要とする。
【0031】非同期転送モードの漸進的な採用を上記タ
イプ、すなわち非同期化装置および非同期スイッチング
装置を含んでいる同期ネットワークとして許容するこの
ようなネットワークにおいて使用される非同期化装置
が、非同期データを直接受信している入力ポートの非同
期化装置を簡単に除去することによって容易にそれに適
応されることができることは明らかである。
イプ、すなわち非同期化装置および非同期スイッチング
装置を含んでいる同期ネットワークとして許容するこの
ようなネットワークにおいて使用される非同期化装置
が、非同期データを直接受信している入力ポートの非同
期化装置を簡単に除去することによって容易にそれに適
応されることができることは明らかである。
【0032】
【実施例】本発明の上記その他の目的および特性は、添
付図面と共に実施例の以下の説明を参照することによっ
て良く理解されるであろう。非同期化装置の同じ参照符
号が付けられた端子に供給される入力情報流INは情報
ユニットをそれぞれ搬送する例えば32個のチャンネル
のフレームから成るPCM流であり、PCMフレームは
32個の情報ユニットの時間多重化である。このような
PCM流およびフレームの全ての観点は当業者に非常に
良く知られているので、さらに詳細には説明されない。
それは、PCM流に含まれるこのような情報ユニットが
規則的な瞬間に到達するのでデータクロックと同期して
おり、PCM伝送リンク上を伝送される特定のチャンネ
ルに含まれる情報ユニットがPCMフレーム内の同じ位
置に常に現れることを指摘すれば十分である。上記のこ
とから、特定のチャンネルに属する情報ユニットが前述
のデータクロックとも同期していることは明白である。
付図面と共に実施例の以下の説明を参照することによっ
て良く理解されるであろう。非同期化装置の同じ参照符
号が付けられた端子に供給される入力情報流INは情報
ユニットをそれぞれ搬送する例えば32個のチャンネル
のフレームから成るPCM流であり、PCMフレームは
32個の情報ユニットの時間多重化である。このような
PCM流およびフレームの全ての観点は当業者に非常に
良く知られているので、さらに詳細には説明されない。
それは、PCM流に含まれるこのような情報ユニットが
規則的な瞬間に到達するのでデータクロックと同期して
おり、PCM伝送リンク上を伝送される特定のチャンネ
ルに含まれる情報ユニットがPCMフレーム内の同じ位
置に常に現れることを指摘すれば十分である。上記のこ
とから、特定のチャンネルに属する情報ユニットが前述
のデータクロックとも同期していることは明白である。
【0033】非同期化装置は、文献(1992年10月に発行
されたPauwels 氏らによるInternational Switching Sy
mposium における「Application of the multipath sel
f-routing switch in a combined STM/ATM cross-conne
ct system 」第1巻、第 324乃至 328頁)に開示され、
非同期転送モードすなわちATMネットワークのスイッ
チング非同期トラフィックのために開発されたような非
スイッチング構造(図示されていない)に同じ参照符号
が付けられたリンクを介して出力流OUTを供給する。
このスイッチング構造における入力ポートと出力ポート
の間の非恒久的な接続は、各情報ユニットがネットワー
クを通って独立して切替えられるように設定されるの
で、内部のリンクによってできるかぎり構造における負
荷を分配する利点を提供する。このようなスイッチング
構造の競合および対応している情報損失は、過度に多く
の情報ユニットが同時に構造の同じ部分に送られる場合
に生じる可能性がある。非同期トラフィックのスイッチ
ングにおける後者の情報損失は、このような極度に過負
荷の状態が非常にまれにしか起らず、このような過負荷
の状態はこのような非同期トラフィックの情報率の統計
的分配のため非常にまれであるので通常非常に低い。構
造の設計において、上記欠点は、構造によって切替えら
れる接続のサービスの質にあまり影響を及ぼさない程度
の大きさまで減少されることができる。
されたPauwels 氏らによるInternational Switching Sy
mposium における「Application of the multipath sel
f-routing switch in a combined STM/ATM cross-conne
ct system 」第1巻、第 324乃至 328頁)に開示され、
非同期転送モードすなわちATMネットワークのスイッ
チング非同期トラフィックのために開発されたような非
スイッチング構造(図示されていない)に同じ参照符号
が付けられたリンクを介して出力流OUTを供給する。
このスイッチング構造における入力ポートと出力ポート
の間の非恒久的な接続は、各情報ユニットがネットワー
クを通って独立して切替えられるように設定されるの
で、内部のリンクによってできるかぎり構造における負
荷を分配する利点を提供する。このようなスイッチング
構造の競合および対応している情報損失は、過度に多く
の情報ユニットが同時に構造の同じ部分に送られる場合
に生じる可能性がある。非同期トラフィックのスイッチ
ングにおける後者の情報損失は、このような極度に過負
荷の状態が非常にまれにしか起らず、このような過負荷
の状態はこのような非同期トラフィックの情報率の統計
的分配のため非常にまれであるので通常非常に低い。構
造の設計において、上記欠点は、構造によって切替えら
れる接続のサービスの質にあまり影響を及ぼさない程度
の大きさまで減少されることができる。
【0034】本発明の非同期化装置が一般に統計的多重
化、すなわち最悪の場合の計算が与えるものよりさらに
多くのトラフィックを処理する考えに基づいた任意のタ
イプの非同期スイッチング構造と共に使用されることに
注目すべきである。
化、すなわち最悪の場合の計算が与えるものよりさらに
多くのトラフィックを処理する考えに基づいた任意のタ
イプの非同期スイッチング構造と共に使用されることに
注目すべきである。
【0035】それにもかかわらず、複数のPCM流が非
同期スイッチング構造によって切替えられる場合、およ
びこのような競合問題が生じた場合、それはこのような
PCM流によって搬送されるトラフィックの周期性によ
り周期的に再び生じる。さらにこの問題は、これらの流
れにおいて同じチャンネルに常に影響を与える。このよ
うな競合は非同期スイッチング構造において完全には避
けることはできないので、これらの構造を通るPCMの
ようなスイッチング同期トラフィックは付加的な手段が
採用されなければ明白に実行できない。非同期化装置
は、この入力流INの同期が十分に破られる、すなわち
過負荷状態を周期的に繰返すことを防ぐような方法で入
力流INから出力情報流OUTを効果的に得ることによ
ってこの問題を解決し、既存の通信ネットワークにおけ
るATMネットワークの技術を漸進的に導入することを
可能にする。
同期スイッチング構造によって切替えられる場合、およ
びこのような競合問題が生じた場合、それはこのような
PCM流によって搬送されるトラフィックの周期性によ
り周期的に再び生じる。さらにこの問題は、これらの流
れにおいて同じチャンネルに常に影響を与える。このよ
うな競合は非同期スイッチング構造において完全には避
けることはできないので、これらの構造を通るPCMの
ようなスイッチング同期トラフィックは付加的な手段が
採用されなければ明白に実行できない。非同期化装置
は、この入力流INの同期が十分に破られる、すなわち
過負荷状態を周期的に繰返すことを防ぐような方法で入
力流INから出力情報流OUTを効果的に得ることによ
ってこの問題を解決し、既存の通信ネットワークにおけ
るATMネットワークの技術を漸進的に導入することを
可能にする。
【0036】非同期化装置は、以下の方法で入力流IN
から出力流OUTを得る。
から出力流OUTを得る。
【0037】前述されたように、この入力情報流IN
は、それぞれ1つの情報ユニットを含み、フレーム内の
予め定められた位置に生ずる32個のチャンネルの周期
的に生ずるフレームから構成される。この流れINは、
バッファ装置BMの連続するメモリ位置に連続的な情報
ユニットを書込む書込み制御装置WCに供給される。こ
のバッファ装置BMは、それぞれ1つの情報ユニットを
正確に記憶することができる32個の連続的に符号が付
けられたメモリ位置を含む。書込み制御装置WCはBM
の連続するメモリ位置に連続して受信された情報ユニッ
トを書込むので、これらの各メモリ位置は32個のチャ
ンネルの別々の1つの情報ユニットに割当てられ、その
後のメモリ位置はPCMフレームにおけるその後のチャ
ンネルに割当てられる。それ故、これらのメモリ位置は
割当てられるチャンネルにしたがって符号が付けられ、
これらの各符号はフレーム内の情報ユニットあるいはチ
ャンネルの位置を示す。
は、それぞれ1つの情報ユニットを含み、フレーム内の
予め定められた位置に生ずる32個のチャンネルの周期
的に生ずるフレームから構成される。この流れINは、
バッファ装置BMの連続するメモリ位置に連続的な情報
ユニットを書込む書込み制御装置WCに供給される。こ
のバッファ装置BMは、それぞれ1つの情報ユニットを
正確に記憶することができる32個の連続的に符号が付
けられたメモリ位置を含む。書込み制御装置WCはBM
の連続するメモリ位置に連続して受信された情報ユニッ
トを書込むので、これらの各メモリ位置は32個のチャ
ンネルの別々の1つの情報ユニットに割当てられ、その
後のメモリ位置はPCMフレームにおけるその後のチャ
ンネルに割当てられる。それ故、これらのメモリ位置は
割当てられるチャンネルにしたがって符号が付けられ、
これらの各符号はフレーム内の情報ユニットあるいはチ
ャンネルの位置を示す。
【0038】書込み制御装置WCは、その中に含まれる
モジューロ32カウンタ(図示されていない)によって
これらの連続的なアドレスを計算する。このようにして
供給されるアドレスCCは、同じ参照符号が付けられた
端子を介して以下に詳細に説明されるアドレス確認回路
AV1およびAV2に供給される。
モジューロ32カウンタ(図示されていない)によって
これらの連続的なアドレスを計算する。このようにして
供給されるアドレスCCは、同じ参照符号が付けられた
端子を介して以下に詳細に説明されるアドレス確認回路
AV1およびAV2に供給される。
【0039】非同期化装置は、一般に8あるいは偶数の
64のような予め定められた数のこのような情報ユニッ
トを搬送するサブフレーム内の情報ユニットを再び順序
づけするように構成されている。本実施例におけるこの
予め定められた数は1つのPCMフレームにおけるユニ
ット数と等しい32として選択されているが、これは非
同期化装置がPCMフレーム内の任意の点で付勢される
ことができるので、サブフレームがPCMフレームと一
致することを必ずしも意味しない。それ故、非同期化装
置によって考慮されるサブフレームの第1の情報ユニッ
トは、PCMフレームの第1のユニットではない。しか
しながら、明瞭さのため本明細書の説明では、サブフレ
ームがPCMフレームと一致するのでサブフレームが一
般的にフレームと呼ばれると仮定する。
64のような予め定められた数のこのような情報ユニッ
トを搬送するサブフレーム内の情報ユニットを再び順序
づけするように構成されている。本実施例におけるこの
予め定められた数は1つのPCMフレームにおけるユニ
ット数と等しい32として選択されているが、これは非
同期化装置がPCMフレーム内の任意の点で付勢される
ことができるので、サブフレームがPCMフレームと一
致することを必ずしも意味しない。それ故、非同期化装
置によって考慮されるサブフレームの第1の情報ユニッ
トは、PCMフレームの第1のユニットではない。しか
しながら、明瞭さのため本明細書の説明では、サブフレ
ームがPCMフレームと一致するのでサブフレームが一
般的にフレームと呼ばれると仮定する。
【0040】バッファ装置BMに記憶されている情報ユ
ニットは、読取り制御装置RCによって読出される。こ
の読取り制御装置RCはメモリ位置から情報ユニットを
読取り、そのアドレスRA1およびRA2は各アドレス
確認回路AV1およびAV2によって供給される。AV
1およびAV2と共にRCは、BM情報ユニットが読取
られなければならないときを決定する読取り制御手段R
CMを構成する。
ニットは、読取り制御装置RCによって読出される。こ
の読取り制御装置RCはメモリ位置から情報ユニットを
読取り、そのアドレスRA1およびRA2は各アドレス
確認回路AV1およびAV2によって供給される。AV
1およびAV2と共にRCは、BM情報ユニットが読取
られなければならないときを決定する読取り制御手段R
CMを構成する。
【0041】読取りアドレスRA1およびRA2は、特
定の読取りアドレスに対応している情報ユニットが後に
詳細に説明されるように読取られるべきでない場合、再
設定される読取りエネーブル部分を含む。アドレスカウ
ントCCの制御に基づいて、これらのエネーブル部分は
アドレス確認回路AV1およびAV2のそれぞれ1つに
よって得られ、対応している効果的なアドレスA1およ
びA2はそれぞれアドレス生成回路AG1およびAG2
によって計算される。これらのアドレスA1およびA2
は、同じ参照符号が付けられた端子を介してそれぞれA
V1およびAV2に供給される。
定の読取りアドレスに対応している情報ユニットが後に
詳細に説明されるように読取られるべきでない場合、再
設定される読取りエネーブル部分を含む。アドレスカウ
ントCCの制御に基づいて、これらのエネーブル部分は
アドレス確認回路AV1およびAV2のそれぞれ1つに
よって得られ、対応している効果的なアドレスA1およ
びA2はそれぞれアドレス生成回路AG1およびAG2
によって計算される。これらのアドレスA1およびA2
は、同じ参照符号が付けられた端子を介してそれぞれA
V1およびAV2に供給される。
【0042】これらのアドレスの生成は、この後に詳細
に説明される。非同期化装置は、疑似ランダム発生器P
RGに組込まれているシフトレジスタを初期化すること
によって初期化される。この疑似ランダム発生器PRG
は疑似ランダムシーケンスを発生し、適当に長い疑似ラ
ンダムシーケンスを発生するために一般に使用される任
意の線形フィードバックシフトレジスタである。このよ
うな発生器は当業者に非常に良く知られているので、P
RGについてはさらに詳細には説明されない。
に説明される。非同期化装置は、疑似ランダム発生器P
RGに組込まれているシフトレジスタを初期化すること
によって初期化される。この疑似ランダム発生器PRG
は疑似ランダムシーケンスを発生し、適当に長い疑似ラ
ンダムシーケンスを発生するために一般に使用される任
意の線形フィードバックシフトレジスタである。このよ
うな発生器は当業者に非常に良く知られているので、P
RGについてはさらに詳細には説明されない。
【0043】初期化されると、疑似ランダム発生器は、
例えば125μ秒のREG1が1つのPCMフレームを
受信するのに必要とされる時間内に新しく生成されたビ
ットで満たされる速度でレジスタREG1における連続
的なビットをシフトする。REG1がこのようにして満
たされると、アドレス発生器AG1はラインSAおよび
SS1を介してREG1の内容を読取り、内容の第1の
部分を開始アドレスSA1として、第2の部分をステッ
プの大きさSS1として翻訳される。AG1は上記され
たようにアドレスA1に対応するそれぞれ0乃至31の
数字の連続的シーケンスタグをそこから計算する。これ
らの連続的シーケンスタグはAG1およびAG2の動作
に関連して後に説明されるように0乃至31の数字の順
列を形成し、アドレス確認回路AV1にA1を通って連
続的に転送される。これらのシーケンスタグは端子IN
の情報ユニットの到達速度に等しい速度で生成されるの
で、計算順列は1つのPCMフレームを受信するのに必
要とされる時間で正確に生成される。順列は、PRG、
REG1およびAG1を含んでいる順列手段PMによっ
て端子A1上に生成される。
例えば125μ秒のREG1が1つのPCMフレームを
受信するのに必要とされる時間内に新しく生成されたビ
ットで満たされる速度でレジスタREG1における連続
的なビットをシフトする。REG1がこのようにして満
たされると、アドレス発生器AG1はラインSAおよび
SS1を介してREG1の内容を読取り、内容の第1の
部分を開始アドレスSA1として、第2の部分をステッ
プの大きさSS1として翻訳される。AG1は上記され
たようにアドレスA1に対応するそれぞれ0乃至31の
数字の連続的シーケンスタグをそこから計算する。これ
らの連続的シーケンスタグはAG1およびAG2の動作
に関連して後に説明されるように0乃至31の数字の順
列を形成し、アドレス確認回路AV1にA1を通って連
続的に転送される。これらのシーケンスタグは端子IN
の情報ユニットの到達速度に等しい速度で生成されるの
で、計算順列は1つのPCMフレームを受信するのに必
要とされる時間で正確に生成される。順列は、PRG、
REG1およびAG1を含んでいる順列手段PMによっ
て端子A1上に生成される。
【0044】一方、REGに記憶されているビットはレ
ジスタREG2中にシフトされ、PRGによって生成さ
れる新しいビットはREG1中にシフトされる。この方
法によって、両方のレジスタは1つのPCMフレームを
受信するのに必要とされる時間で正確に満たされる。そ
のような実行において上記された125μ秒の周期が経
過された後、REG2はこの周期の初めにREG1と同
じビットを正確に含むことに注目すべきである。
ジスタREG2中にシフトされ、PRGによって生成さ
れる新しいビットはREG1中にシフトされる。この方
法によって、両方のレジスタは1つのPCMフレームを
受信するのに必要とされる時間で正確に満たされる。そ
のような実行において上記された125μ秒の周期が経
過された後、REG2はこの周期の初めにREG1と同
じビットを正確に含むことに注目すべきである。
【0045】非同期化装置のこの瞬間から、フレーム速
度で同じステップを何度も反復する。各フレームの初め
に、REG1はPRGによって生成される新しい開始ア
ドレスSA1およびステップの大きさSS1を含み、R
EG2は125μ秒前のフレーム周期に正確に等しい時
にREG1に含まれていた開始アドレスSA2およびス
テップの大きさSS2を含む。
度で同じステップを何度も反復する。各フレームの初め
に、REG1はPRGによって生成される新しい開始ア
ドレスSA1およびステップの大きさSS1を含み、R
EG2は125μ秒前のフレーム周期に正確に等しい時
にREG1に含まれていた開始アドレスSA2およびス
テップの大きさSS2を含む。
【0046】各反復ステップは、同じ参照符号が付けら
れた端子を介してSA1およびSS1によりAG1を負
荷し、同じ参照符号が付けられた端子を介してSA2お
よびSS2によりAG2を負荷する。両方のアドレス発
生器AG1およびAG2は連続的シーケンスタグあるい
はアドレスA1およびA2を生成し、その生成は後に詳
細に説明される。上記説明から、フレーム周期中の同じ
順列が以前のフレーム周期中のA1としてA2上に供給
されるので、REG2およびAG2が順列反復手段PR
Mとして見られることが証明される。
れた端子を介してSA1およびSS1によりAG1を負
荷し、同じ参照符号が付けられた端子を介してSA2お
よびSS2によりAG2を負荷する。両方のアドレス発
生器AG1およびAG2は連続的シーケンスタグあるい
はアドレスA1およびA2を生成し、その生成は後に詳
細に説明される。上記説明から、フレーム周期中の同じ
順列が以前のフレーム周期中のA1としてA2上に供給
されるので、REG2およびAG2が順列反復手段PR
Mとして見られることが証明される。
【0047】非同期化装置の動作は、WCがBMの第1
のメモリ位置にPCMフレームの第1の情報ユニットを
記憶するように非同期化装置が付勢されるので、第1の
情報ユニットはサブフレームの第1の情報ユニットと一
致するという実施例で詳細に説明される。後に説明され
るように、RCはこの実施例において上記されたように
上記第1の記憶装置と同時に第1の情報ユニットを読取
ることを企図し、PRGはAG1に供給される開始アド
レスあるいは第1のシーケンスタグSA1およびステッ
プの大きさSS1をREG1に記憶する。
のメモリ位置にPCMフレームの第1の情報ユニットを
記憶するように非同期化装置が付勢されるので、第1の
情報ユニットはサブフレームの第1の情報ユニットと一
致するという実施例で詳細に説明される。後に説明され
るように、RCはこの実施例において上記されたように
上記第1の記憶装置と同時に第1の情報ユニットを読取
ることを企図し、PRGはAG1に供給される開始アド
レスあるいは第1のシーケンスタグSA1およびステッ
プの大きさSS1をREG1に記憶する。
【0048】AG1は、情報ユニットの到達速度に等し
い速度でSA1およびSS1の連続的シーケンスタグあ
るいはアドレスA1からの計算を開始する。第1のシー
ケンスタグA1は開始アドレスSA1に等しく、したが
ってAV1に供給される。次のシーケンスタグA1はS
S1をSA1モジューロ32に付加することによりAG
1によって生成され、AV1に供給される。後者の和は
AG1によって中間値として記憶され、すべての第1の
シーケンスタグA1はステップの大きさSS1を以前の
ステップにおける和である中間値に付加することにより
AG1によって計算される。
い速度でSA1およびSS1の連続的シーケンスタグあ
るいはアドレスA1からの計算を開始する。第1のシー
ケンスタグA1は開始アドレスSA1に等しく、したが
ってAV1に供給される。次のシーケンスタグA1はS
S1をSA1モジューロ32に付加することによりAG
1によって生成され、AV1に供給される。後者の和は
AG1によって中間値として記憶され、すべての第1の
シーケンスタグA1はステップの大きさSS1を以前の
ステップにおける和である中間値に付加することにより
AG1によって計算される。
【0049】32個の情報ユニットのサブフレームと組
合せて使用されるステップの大きさが奇数であるとき、
上記手順が0乃至31の数字の順列を表す32個の連続
的シーケンスタグに導くことは容易に証明される。ステ
ップの大きさの値におけるこの制約は一般に、サブフレ
ームの長さを表している予め定められた数の割算器の整
数倍であるステップの大きさが順列が明瞭に生成されな
い場合における予め定められた数以下の付加の後にその
開始値を到達するようにモジューロカウントを生じる。
合せて使用されるステップの大きさが奇数であるとき、
上記手順が0乃至31の数字の順列を表す32個の連続
的シーケンスタグに導くことは容易に証明される。ステ
ップの大きさの値におけるこの制約は一般に、サブフレ
ームの長さを表している予め定められた数の割算器の整
数倍であるステップの大きさが順列が明瞭に生成されな
い場合における予め定められた数以下の付加の後にその
開始値を到達するようにモジューロカウントを生じる。
【0050】開始アドレスおよびステップの大きさの両
方が実質的に無作為の方法でPRGによって生成される
ことにより、このように計算された連続的な序列が0乃
至31の数の限定された数の異なった序列から実質的に
無作為の方法で選択された序列に一致することは容易に
証明される。これに関して、無作為な数は一般に線形フ
ィードバックシフトレジスタによって生成されるときに
奇数となるようには強制されないので、奇数となるステ
ップの大きさのために、AG1がREG1によって供給
されるようなSS1から実際のステップの大きさを計算
しなければならないことに注目しなければならない。
方が実質的に無作為の方法でPRGによって生成される
ことにより、このように計算された連続的な序列が0乃
至31の数の限定された数の異なった序列から実質的に
無作為の方法で選択された序列に一致することは容易に
証明される。これに関して、無作為な数は一般に線形フ
ィードバックシフトレジスタによって生成されるときに
奇数となるようには強制されないので、奇数となるステ
ップの大きさのために、AG1がREG1によって供給
されるようなSS1から実際のステップの大きさを計算
しなければならないことに注目しなければならない。
【0051】前述されたように、各シーケンスタグある
いはアドレスA1は、BMのメモリ位置をアドレスする
ために使用されるこのシーケンスタグを書き込み制御装
置WCによって生成されるアドレスカウントの現在の値
CCと比較するアドレス確認回路AV1に供給される。
上記から明瞭であるように、CCは情報ユニットが記憶
されるメモリ位置を示す。したがって、A1がCCより
も大きい場合、この特定のシーケンスタグによって指示
される情報ユニットはまだ適当でなく、AV1はRCの
読取り動作をディスエーブルする読取りアドレスRA1
を生成する。その他の場合におけるAV1は、アドレス
A1を有するメモリ位置に記憶される情報ユニットを読
取るためにRA1を介してRCをエネーブルにし、それ
故後者はRA1を介してRCに送られる。
いはアドレスA1は、BMのメモリ位置をアドレスする
ために使用されるこのシーケンスタグを書き込み制御装
置WCによって生成されるアドレスカウントの現在の値
CCと比較するアドレス確認回路AV1に供給される。
上記から明瞭であるように、CCは情報ユニットが記憶
されるメモリ位置を示す。したがって、A1がCCより
も大きい場合、この特定のシーケンスタグによって指示
される情報ユニットはまだ適当でなく、AV1はRCの
読取り動作をディスエーブルする読取りアドレスRA1
を生成する。その他の場合におけるAV1は、アドレス
A1を有するメモリ位置に記憶される情報ユニットを読
取るためにRA1を介してRCをエネーブルにし、それ
故後者はRA1を介してRCに送られる。
【0052】上記方法において、前記序列の第1のパス
内でフレームの全情報ユニットがOUTに転送され、そ
れはこれらの情報ユニットの少なくともいくつかがそれ
らの関連したシーケンスタグがAV1によって処理され
るときよりも後に受信されるためであることは明白であ
る。第1のパスにおいては読取られないこれらのユニッ
トを読取るため、REG2,AG2およびAV2によっ
て構成される並列ブランチは次のフレームの装置の入力
INにおける到達と同時に第2のパスにおける同一の序
列を生成するように制御される。
内でフレームの全情報ユニットがOUTに転送され、そ
れはこれらの情報ユニットの少なくともいくつかがそれ
らの関連したシーケンスタグがAV1によって処理され
るときよりも後に受信されるためであることは明白であ
る。第1のパスにおいては読取られないこれらのユニッ
トを読取るため、REG2,AG2およびAV2によっ
て構成される並列ブランチは次のフレームの装置の入力
INにおける到達と同時に第2のパスにおける同一の序
列を生成するように制御される。
【0053】このため次のフレームの初めに、REG2
は、例えばPRGによって新しく生成され、REG1に
記憶されている各ビットの発生においてREG1に記憶
されたデータをREG2に段階的にシフトすることによ
ってSA1およびSS1の以前の値を含むように制御さ
れる。新しいフレーム周期の最後に、REG1は、AG
1が新しい開始アドレスSA1および新しいステップの
大きさSS1によって負荷され、AG2が以前のSA1
およびSS1にそれぞれ等しい開始アドレスSA2およ
びステップの大きさSS2によって負荷される結果とし
て、PRGによって生成されるビットの全体的な新しい
シーケンスを含む。AG1およびAG2の両方は、上記
されたように連続的シーケンスタグA1およびA2を同
時に生成する。
は、例えばPRGによって新しく生成され、REG1に
記憶されている各ビットの発生においてREG1に記憶
されたデータをREG2に段階的にシフトすることによ
ってSA1およびSS1の以前の値を含むように制御さ
れる。新しいフレーム周期の最後に、REG1は、AG
1が新しい開始アドレスSA1および新しいステップの
大きさSS1によって負荷され、AG2が以前のSA1
およびSS1にそれぞれ等しい開始アドレスSA2およ
びステップの大きさSS2によって負荷される結果とし
て、PRGによって生成されるビットの全体的な新しい
シーケンスを含む。AG1およびAG2の両方は、上記
されたように連続的シーケンスタグA1およびA2を同
時に生成する。
【0054】AV1は上記されたのと全く同じ方法によ
ってアドレスカウントCCを得る。一方、AV2はAV
1に類似した動作をするが、CCがシーケンスタグA2
の現在の値以下である場合は第2の読取りアドレスRA
2に関してRCをディスエーブルする。そのような実行
において、第1のパス中に読取られない前のフレームの
情報ユニットがOUTにおいて生じることは確認され
る。
ってアドレスカウントCCを得る。一方、AV2はAV
1に類似した動作をするが、CCがシーケンスタグA2
の現在の値以下である場合は第2の読取りアドレスRA
2に関してRCをディスエーブルする。そのような実行
において、第1のパス中に読取られない前のフレームの
情報ユニットがOUTにおいて生じることは確認され
る。
【0055】上記動作は、INに受信される新しい各フ
レームに関するPRGによって生成される新しいSA1
およびSS1によって反復される。
レームに関するPRGによって生成される新しいSA1
およびSS1によって反復される。
【0056】上記方法におけるバッファ装置BM中の情
報ユニットに対する最悪の場合の遅延は、1つのサブフ
レーム期間、すなわちこの実施例の場合における125
μ秒のフレーム周期に正確に等しい。実際に、この最悪
の場合は、対応しているシーケンスタグA1がAV1に
供給された後に特定の情報ユニットが正確に受信される
ときに生じ、第2のパスにおける序列の反復によってこ
のシーケンスタグが再発生し、125μ秒後にA2を介
してAV2に供給されることが保証される。
報ユニットに対する最悪の場合の遅延は、1つのサブフ
レーム期間、すなわちこの実施例の場合における125
μ秒のフレーム周期に正確に等しい。実際に、この最悪
の場合は、対応しているシーケンスタグA1がAV1に
供給された後に特定の情報ユニットが正確に受信される
ときに生じ、第2のパスにおける序列の反復によってこ
のシーケンスタグが再発生し、125μ秒後にA2を介
してAV2に供給されることが保証される。
【0057】上記非同期化装置において情報ユニットが
OUTに転送される前に新しいユニットによって重ね書
きされないことは上記の説明から明らかである。実際
に、BMにおける最悪の場合の遅延が125μ秒であ
り、これはBMの同じメモリ位置に予定される情報ユニ
ットのINにおける2つの発生の間を経過する時間であ
るため、フレームにおける情報ユニットが存在するのと
同数の位置を有するバッファ装置はこの非同期化装置に
関して十分であり、任意の情報ユニットは同じメモリ位
置に予定される次の情報ユニットは受信される時にOU
Tに転送されている。
OUTに転送される前に新しいユニットによって重ね書
きされないことは上記の説明から明らかである。実際
に、BMにおける最悪の場合の遅延が125μ秒であ
り、これはBMの同じメモリ位置に予定される情報ユニ
ットのINにおける2つの発生の間を経過する時間であ
るため、フレームにおける情報ユニットが存在するのと
同数の位置を有するバッファ装置はこの非同期化装置に
関して十分であり、任意の情報ユニットは同じメモリ位
置に予定される次の情報ユニットは受信される時にOU
Tに転送されている。
【0058】2つの情報ユニットが非同期化装置の出力
OUTに対して競合するようにRA1およびRA2の両
方が同時にエネーブルされることに注意すべきである。
この問題を解決するため、この出力OUTは入力情報流
INに必要とされるよりも大きな帯域幅のキャパシタン
スを有するべきである。この方法において、非同期化装
置の出力のピークデータ率における一時的な増加に本質
的に対応する上記競合はうまく対処される。
OUTに対して競合するようにRA1およびRA2の両
方が同時にエネーブルされることに注意すべきである。
この問題を解決するため、この出力OUTは入力情報流
INに必要とされるよりも大きな帯域幅のキャパシタン
スを有するべきである。この方法において、非同期化装
置の出力のピークデータ率における一時的な増加に本質
的に対応する上記競合はうまく対処される。
【0059】前述の特徴は、一般に非同期スイッチング
構造の入力で使用されるような非同期化装置の融通を限
定せず、その入力は通常期待される情報率に対して大き
くされる。
構造の入力で使用されるような非同期化装置の融通を限
定せず、その入力は通常期待される情報率に対して大き
くされる。
【0060】上記原理の簡単であるが効果的な拡張が多
重PCM流の同時非同期化であることに注目すべきであ
る。この場合における非同期化は、多数の連続的情報ユ
ニットに対する連続的メモリ位置に別々のPCM流内で
同時に到着する情報ユニットを書込むことによって達成
される。この方法においてバッファメモリBMの大きさ
に依存して、サブフレームは4つの別々のPCM流の8
個の連続的な情報ユニットを含む。非同期化装置がこの
場合において十分に実行できることは証明される。
重PCM流の同時非同期化であることに注目すべきであ
る。この場合における非同期化は、多数の連続的情報ユ
ニットに対する連続的メモリ位置に別々のPCM流内で
同時に到着する情報ユニットを書込むことによって達成
される。この方法においてバッファメモリBMの大きさ
に依存して、サブフレームは4つの別々のPCM流の8
個の連続的な情報ユニットを含む。非同期化装置がこの
場合において十分に実行できることは証明される。
【0061】本発明の原理は特定の装置に関連して上記
されているが、この説明は単なる例示として行われたも
のであり、本発明の技術的範囲を限定するものではない
ことを明らかに理解すべきである。
されているが、この説明は単なる例示として行われたも
のであり、本発明の技術的範囲を限定するものではない
ことを明らかに理解すべきである。
【図1】本発明の1実施例の概略ブロック図。
A1,A2…順列、BM…バッファメモリ、OUT…出
力流、IN…PCM流、PM…順列手段、PRM…順列
反復手段。
力流、IN…PCM流、PM…順列手段、PRM…順列
反復手段。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平3−267897(JP,A) 特開 平3−187547(JP,A) 特開 平2−170636(JP,A) 特開 昭61−2495(JP,A)
Claims (9)
- 【請求項1】 情報ユニットが予め定められた周期的順
序で生成されている入力情報流から、前記情報ユニット
が実質的にランダム化された順序で生成されている出力
情報流を導出する非同期化装置において、 予め定められた数の情報ユニットをそれぞれ含んでいる
複数の連続したサブフレームを前記入力情報流から選択
する選択手段と、 前記各サブフレームに対して、それぞれ異なる情報ユニ
ットに関係している1組の異なるシーケンスタグからな
る対応した順列を、実質的にランダムな方法で選択する
順列手段と、 前記対応した順列にしたがって、前記サブフレームのそ
れぞれ1つに含まれている情報ユニットを再び順序づけ
ることによって、前記実質的にランダム化された順序を
決定する再順序づけ手段とを具備していることを特徴と
する非同期化装置。 - 【請求項2】 前記選択手段がメモリ位置を有するバッ
ファ装置を含み、前記バッファ装置は前記メモリ位置の
連続する位置に少なくとも1つのサブフレームに関する
全情報ユニットを記憶するように構成され、前記再順序
づけ手段が前記メモリ位置、前記バッファ装置の位置が
読取られるシーケンスを示している順列、前記ランダム
な順序に対応している前記シーケンスをアドレスするた
めに前記シーケンスタグの連続的なタグを使用している
読取り制御手段であることを特徴とする請求項1記載の
非同期化装置。 - 【請求項3】 前記1組のシーケンスタグがゼロから前
記予め定められた数から1を引いた数の連続的な数を具
備し、前記順列手段が開始シーケンスタグおよび前記対
応している順列のステップ値を各サブフレームに対して
発生する少なくとも1つの疑似ランダム発生器を含み、
前記対応している順列が前記開始シーケンスタグから始
まる連続的なシーケンスタグを計算し、モジューロの前
記予め定められた数を数える前記連続的な数字によって
前記ステップ値を進め、前記開始シーケンスタグおよび
前記ステップ値の両方が前記予め定められた数より小さ
く、前記ステップ値が前記予め定められた数の割算器の
整数倍でないことを特徴とする請求項1または2記載の
非同期化装置。 - 【請求項4】 前記疑似ランダム発生器が線形フィード
バックシフトレジスタであり、前記予め定められた数が
2のべき乗の数であり、前記ステップ値が奇数であるこ
とを特徴とする請求項3記載の非同期化装置。 - 【請求項5】 前記順列の第1のパスにおいて前記順列
手段が前記対応しているサブフレームの初めの受信と同
時に前記シーケンスタグの前記読取り制御手段への転送
を開始し、前記1つの順列に対応しているシーケンスタ
グのシーケンスは第2のパスにおける少なくとも第2回
として順列反復手段によって前記読取り制御手段に転送
され、前記対応している情報ユニットが前記第1のパス
の対応しているシーケンスタグが生成される瞬間に前記
バッファ装置に記憶されている限り前記対応しているサ
ブフレームに対する前記ランダムな順列は前記1つの順
列に対応し、前記1つの順列が前記1つのサブフレーム
の前記全情報ユニットが非同期化装置によって転送され
るまで反復されることを特徴とする請求項2記載の非同
期化装置。 - 【請求項6】 前記情報ユニットが受信される率に等し
い率で前記順列手段および前記順列反復手段によって前
記シーケンスタグが前記読取り制御手段に転送され、前
記1つの順列の前記第2のパスが次のサブフレームに対
応している次の順列の第1のパスと同時に転送されるこ
とを特徴とする請求項5記載の非同期化装置。 - 【請求項7】 前記情報流がPCM流であり、前記各情
報ユニットがPCMフレームの特定の時間スロットに送
られる情報である請求項1乃至6のいずれか1項記載の
非同期化装置。 - 【請求項8】 複数の出力情報流を複数の入力情報流か
ら得るように構成され、前記順列手段が前記入力情報流
の全ての対応しているサブフレームに関する1つの順列
を選択することを特徴とする請求項1乃至7のいずれか
1項記載の非同期化装置。 - 【請求項9】 同期時分割多重アクセス入力情報流を非
同期スイッチング装置に転送される実質上非同期の出力
情報流に変換する請求項1乃至8のいずれか1項記載の
非同期化装置の使用。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
BE93200023.5 | 1993-01-07 | ||
EP93200023A EP0609570A1 (en) | 1993-01-07 | 1993-01-07 | Randomizer and use of the same for contention resolution |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH077508A JPH077508A (ja) | 1995-01-10 |
JP2577186B2 true JP2577186B2 (ja) | 1997-01-29 |
Family
ID=8213552
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30954693A Expired - Lifetime JP2577186B2 (ja) | 1993-01-07 | 1993-12-09 | 非同期化装置およびその使用法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5617453A (ja) |
EP (1) | EP0609570A1 (ja) |
JP (1) | JP2577186B2 (ja) |
CA (1) | CA2110341A1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4442532A1 (de) * | 1994-11-30 | 1996-06-05 | Sel Alcatel Ag | Verfahren zur Erzeugung eines Zufallselements sowie Verfahren zur Verkehrsmischung, Zufallselement-Generator und Systemkomponente damit |
JP3703997B2 (ja) * | 1999-07-06 | 2005-10-05 | 沖電気工業株式会社 | 映像信号制御回路 |
CA2307044A1 (en) * | 2000-04-28 | 2001-10-28 | Pmc-Sierra Inc. | Multi-channel sonet/sdh desynchronizer |
US20050008010A1 (en) * | 2003-07-10 | 2005-01-13 | Interactic Holdings, Llc | Self-regulating interconnect structure |
US7978848B2 (en) * | 2007-01-09 | 2011-07-12 | Microsoft Corporation | Content encryption schema for integrating digital rights management with encrypted multicast |
WO2012127552A1 (ja) | 2011-03-23 | 2012-09-27 | パナソニック株式会社 | 画像処理装置、撮像装置及び画像処理方法 |
US10747907B2 (en) | 2014-12-16 | 2020-08-18 | Cryptography Research, Inc. | Buffer access for side-channel attack resistance |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4891805A (en) * | 1988-06-13 | 1990-01-02 | Racal Data Communications Inc. | Multiplexer with dynamic bandwidth allocation |
JP2803262B2 (ja) * | 1989-12-15 | 1998-09-24 | 日本電気株式会社 | パケット・スイッチ |
US5062105A (en) * | 1990-01-02 | 1991-10-29 | At&T Bell Laboratories | Programmable multiplexing techniques for mapping a capacity domain into a time domain within a frame |
JP2690589B2 (ja) * | 1990-03-16 | 1997-12-10 | 日本電気株式会社 | メモリスイッチ監視方式 |
US5268935A (en) * | 1991-12-20 | 1993-12-07 | At&T Bell Laboratories | Synchronous digital signal to asynchronous digital signal desynchronizer |
-
1993
- 1993-01-07 EP EP93200023A patent/EP0609570A1/en not_active Withdrawn
- 1993-11-30 CA CA002110341A patent/CA2110341A1/en not_active Abandoned
- 1993-12-09 JP JP30954693A patent/JP2577186B2/ja not_active Expired - Lifetime
-
1994
- 1994-01-06 US US08/178,095 patent/US5617453A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP0609570A1 (en) | 1994-08-10 |
CA2110341A1 (en) | 1994-07-08 |
JPH077508A (ja) | 1995-01-10 |
US5617453A (en) | 1997-04-01 |
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