JP2575854B2 - ビタビ復号回路 - Google Patents
ビタビ復号回路Info
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- JP2575854B2 JP2575854B2 JP63326526A JP32652688A JP2575854B2 JP 2575854 B2 JP2575854 B2 JP 2575854B2 JP 63326526 A JP63326526 A JP 63326526A JP 32652688 A JP32652688 A JP 32652688A JP 2575854 B2 JP2575854 B2 JP 2575854B2
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Description
【発明の詳細な説明】 「産業上の利用分野」 この発明はディジタル信号伝送システムに利用され、
特に畳み込み符号化された信号を誤り訂正するビタビ復
号回路に関する。
特に畳み込み符号化された信号を誤り訂正するビタビ復
号回路に関する。
「従来の技術」 従来の畳み込み符号器、ビタビ復号器のブロック図を
第3図に示す。(参考文献(1)A.J.Viterbi,“Convol
utional Codes and Their Performance in Communicati
on Systems",IEEE.COM.Vol−19,Oct.1971(2)A.J.Vit
erbi,J.K.Omura,“Principles of Digital Communicati
on and Coding,Chapter4",McGRAW−HILL BOOK COMPAN
Y)畳み込み符号器ではM系列の信号を畳み込み符号化
し、N系列の符号化信号とする。ブランチメトリック発
生器(BMG)で各受信信号の尤度を演算し、ACS回路で符
号器の各ステートに対する最も確からしい状態遷移を選
択する。ここで符号器の各ステートとは符号器内のk個
のメモリの内容を意味し、拘束長k+1の符号器を用い
た場合は、2k種類のステートが存在する。状態遷移とは
あるステートからある入力信号があった場合に次のステ
ートへの遷移をいう。第4図に拘束長3、符号化率1/2
の畳み込み符号器を、第5図にその状態遷移図の例を示
す。符号器は二つのシフトレジスタSRと一つの排他的論
理和回路とから構成される。この図で横方向に時刻を示
し、縦方向にステートを示す。各時刻間にステートとス
テートを結ぶ線が状態遷移を示す。
第3図に示す。(参考文献(1)A.J.Viterbi,“Convol
utional Codes and Their Performance in Communicati
on Systems",IEEE.COM.Vol−19,Oct.1971(2)A.J.Vit
erbi,J.K.Omura,“Principles of Digital Communicati
on and Coding,Chapter4",McGRAW−HILL BOOK COMPAN
Y)畳み込み符号器ではM系列の信号を畳み込み符号化
し、N系列の符号化信号とする。ブランチメトリック発
生器(BMG)で各受信信号の尤度を演算し、ACS回路で符
号器の各ステートに対する最も確からしい状態遷移を選
択する。ここで符号器の各ステートとは符号器内のk個
のメモリの内容を意味し、拘束長k+1の符号器を用い
た場合は、2k種類のステートが存在する。状態遷移とは
あるステートからある入力信号があった場合に次のステ
ートへの遷移をいう。第4図に拘束長3、符号化率1/2
の畳み込み符号器を、第5図にその状態遷移図の例を示
す。符号器は二つのシフトレジスタSRと一つの排他的論
理和回路とから構成される。この図で横方向に時刻を示
し、縦方向にステートを示す。各時刻間にステートとス
テートを結ぶ線が状態遷移を示す。
ビタビ復号回路において、ACS回路から出力される信
号はパスメモリに入力される。第6図にパスメモリの構
成図を示し、第7図にパスメモリセルの構成を示す。図
では簡単のためステート数4、トランケーション3のも
のを挙げている。ただし、一般にはトランケーションは
拘束長の5倍程度のものが使われる。
号はパスメモリに入力される。第6図にパスメモリの構
成図を示し、第7図にパスメモリセルの構成を示す。図
では簡単のためステート数4、トランケーション3のも
のを挙げている。ただし、一般にはトランケーションは
拘束長の5倍程度のものが使われる。
パスメモリでは入力されたシンボルをTタイムスロッ
ト(T;トランケーション)に渡り記憶、選択する。符号
器入力がmの場合、パスメモリ回路としてはm2kT個のメ
モリ領域が必要になる。またパスメモリ回路では各状態
について前段のメモリ内容のうち2m個が次の段に接続さ
れ、うち尤度の最も大きい1つが選択される。従って、
1/2mセレクタが2kT個必要になる。
ト(T;トランケーション)に渡り記憶、選択する。符号
器入力がmの場合、パスメモリ回路としてはm2kT個のメ
モリ領域が必要になる。またパスメモリ回路では各状態
について前段のメモリ内容のうち2m個が次の段に接続さ
れ、うち尤度の最も大きい1つが選択される。従って、
1/2mセレクタが2kT個必要になる。
このシフトレジスタとセレクタをまとめてパスメモリ
セルとよぶ。また、同一段のステート数だけのパスメモ
リセルが一組の記憶回路(パスメモリセル)群となる。
また、この記憶回路群をp段接続してパスメモリは構成
される。ステートとは符号器のメモリの状態を意味し、
メモリ数をNとすると、ステート数は2Nとなる。トラン
ケーション段数とはパスメモリが記憶するパスの深さを
意味する。
セルとよぶ。また、同一段のステート数だけのパスメモ
リセルが一組の記憶回路(パスメモリセル)群となる。
また、この記憶回路群をp段接続してパスメモリは構成
される。ステートとは符号器のメモリの状態を意味し、
メモリ数をNとすると、ステート数は2Nとなる。トラン
ケーション段数とはパスメモリが記憶するパスの深さを
意味する。
しかし、上述のような従来の回路構成では拘束長及び
送信する符号器入力ビット数が大きくなるとパスメモリ
回路が飛躍的に大きくなる。パスメモリは記憶内容をシ
フトレジスタに蓄え、遷移させるため、全レジスタをク
ロック毎に動作させる必要があり、消費電力が大きくな
ること、および記憶されるビット数だけ遷移ネットワー
クが必要となるため配線量が大きくなるという欠点があ
る。
送信する符号器入力ビット数が大きくなるとパスメモリ
回路が飛躍的に大きくなる。パスメモリは記憶内容をシ
フトレジスタに蓄え、遷移させるため、全レジスタをク
ロック毎に動作させる必要があり、消費電力が大きくな
ること、および記憶されるビット数だけ遷移ネットワー
クが必要となるため配線量が大きくなるという欠点があ
る。
ここで初段において各タイムスロット毎に、各ステー
トに対応して選択された信号をACS回路から入力し、2
段目以降はACS回路の出力により前段の信号のうち接続
されている複数のステートから1つを選択し、そのメモ
リの内容を記憶する。
トに対応して選択された信号をACS回路から入力し、2
段目以降はACS回路の出力により前段の信号のうち接続
されている複数のステートから1つを選択し、そのメモ
リの内容を記憶する。
上述のことから拘束長、トランケーション段数を大き
くした場合、シフトレジスタ数は大きくなる。従来の回
路ではパスメモリの入力は常に変動するため、シフトレ
ジスタの内容が変化する確率が高く、そこで消費される
電力が大きくなるという欠点があった。
くした場合、シフトレジスタ数は大きくなる。従来の回
路ではパスメモリの入力は常に変動するため、シフトレ
ジスタの内容が変化する確率が高く、そこで消費される
電力が大きくなるという欠点があった。
「課題を解決するための手段」 この発明は、従来におけるパスメモリのシフトレジス
タの内容をACS回路の出力に応じて前段のシフトレジス
タから選択するかわりに、同一段の他のステートから選
択する。この発明の目的は、シフトレジスタの内容が変
化する場合のみクロックを与えることにより、シフトレ
ジスタの消費電力を大幅に低減するにある。
タの内容をACS回路の出力に応じて前段のシフトレジス
タから選択するかわりに、同一段の他のステートから選
択する。この発明の目的は、シフトレジスタの内容が変
化する場合のみクロックを与えることにより、シフトレ
ジスタの消費電力を大幅に低減するにある。
「実施例」 第1図はこの発明によるパスメモリの実施例である。
第3図の場合と同じ構成の符号器を用いたもので簡単の
ためトランケーション段数を3段の場合について示して
いる。
第3図の場合と同じ構成の符号器を用いたもので簡単の
ためトランケーション段数を3段の場合について示して
いる。
図で1は全パスメモリ(記憶回路)共通に供給される
クロック信号、2はACS回路出力、3はパスメモリセル
(記憶回路)、4はセレクタ、5はパスメモリ出力、6
はトランケーション段数pに対応するp相信号発生器出
力(この例では3相信号発生器出力)である。
クロック信号、2はACS回路出力、3はパスメモリセル
(記憶回路)、4はセレクタ、5はパスメモリ出力、6
はトランケーション段数pに対応するp相信号発生器出
力(この例では3相信号発生器出力)である。
この例では、縦方向4つのパスメモリセル(記憶回
路)で1つの記憶回路群を構成し、これを横方向にトラ
ンケーション段数分、この例では3段設けることにより
パスメモリを構成している。
路)で1つの記憶回路群を構成し、これを横方向にトラ
ンケーション段数分、この例では3段設けることにより
パスメモリを構成している。
6の3相信号発生器出力は、各タイムスロットにおい
て、ACS回路出力を、記憶回路群の1つに順次記憶させ
るための信号である。具体的には、第8図に示すように
トランケーション段数と同数の信号で、位相が1タイム
スロットだけ順次シフトした信号からなり、各記憶回路
群を順次循環的に初段の記憶回路群として選択する。こ
の選択された記憶回路群が請求の範囲でいう第i番目の
記憶回路群となる。2つのACS回路出力は各パスメモリ
セル内のセレクタを制御する信号となると同時に該当す
る段(記憶回路群)が初段に相当する場合にはメモリ入
力となる。即ちこのACS回路出力をメモリ(記憶回路)
3の入力とするのが請求の範囲でいう第1の機能であ
る。4のセレクタは3相信号発生器の出力6を用いて最
終段に相当する記憶回路群の出力をパスメモリ出力とす
るための回路である。
て、ACS回路出力を、記憶回路群の1つに順次記憶させ
るための信号である。具体的には、第8図に示すように
トランケーション段数と同数の信号で、位相が1タイム
スロットだけ順次シフトした信号からなり、各記憶回路
群を順次循環的に初段の記憶回路群として選択する。こ
の選択された記憶回路群が請求の範囲でいう第i番目の
記憶回路群となる。2つのACS回路出力は各パスメモリ
セル内のセレクタを制御する信号となると同時に該当す
る段(記憶回路群)が初段に相当する場合にはメモリ入
力となる。即ちこのACS回路出力をメモリ(記憶回路)
3の入力とするのが請求の範囲でいう第1の機能であ
る。4のセレクタは3相信号発生器の出力6を用いて最
終段に相当する記憶回路群の出力をパスメモリ出力とす
るための回路である。
ここで注目すべき点は、第1図の記憶回路(パスメモ
リセル)3の数と配置構成は第6図のそれと同一である
が、第6図と異なり、パスメモリセル(記憶回路)3の
出力が次段のパスメモリセル(記憶回路)3に接続され
ていない点である。従来は順次、次段にパスメモリセル
(記憶回路)3の内容を送ることにより、内容を更新あ
るいはメモリしていた。しかし、この発明では、同一の
段、即ち同一の記憶回路群内で記憶内容を更新あるいは
メモリしている。なお、この同一の段、即ち同一の記憶
回路群内で記憶内容を更新あるいはメモリする機能を、
請求の範囲では記憶回路群内でACS回路の出力で示され
る状態遷移に対応する記憶内容の転写を行う第2の機能
とよぶ。
リセル)3の数と配置構成は第6図のそれと同一である
が、第6図と異なり、パスメモリセル(記憶回路)3の
出力が次段のパスメモリセル(記憶回路)3に接続され
ていない点である。従来は順次、次段にパスメモリセル
(記憶回路)3の内容を送ることにより、内容を更新あ
るいはメモリしていた。しかし、この発明では、同一の
段、即ち同一の記憶回路群内で記憶内容を更新あるいは
メモリしている。なお、この同一の段、即ち同一の記憶
回路群内で記憶内容を更新あるいはメモリする機能を、
請求の範囲では記憶回路群内でACS回路の出力で示され
る状態遷移に対応する記憶内容の転写を行う第2の機能
とよぶ。
この図におけるパスメモリセル(記憶回路)3の構成
を第2図に示す。ここで1はp相信号発生器出力、2は
ACS回路出力、3は前タイムスロットにおけるシフトレ
ジスタの内容、4は4−1セレクタ、5は2−1セレク
タ、6はパスメモリセル出力、7はクロック信号であ
る。
を第2図に示す。ここで1はp相信号発生器出力、2は
ACS回路出力、3は前タイムスロットにおけるシフトレ
ジスタの内容、4は4−1セレクタ、5は2−1セレク
タ、6はパスメモリセル出力、7はクロック信号であ
る。
まず4−1セレクタ4において、ACS回路の出力2に
より、前タイムスロットのシフトレジスタの内容から1
つを選択する。更に、2−1セレクタ5において、p相
信号発生器の出力1を用いて、該当する記憶回路群が初
段に相当する場合にはACS回路の出力2をシフトレジス
タ入力として、他の場合においては、セレクタ4の出力
である前タイムスロットのシフトレジスタ内容を選択す
ると同時にこの内容と、当該記憶回路のシフトレジスタ
の内容とを比較し、値が異なる場合のみクロック信号7
に同期して、シフトレジスタの内容を反転させる。
より、前タイムスロットのシフトレジスタの内容から1
つを選択する。更に、2−1セレクタ5において、p相
信号発生器の出力1を用いて、該当する記憶回路群が初
段に相当する場合にはACS回路の出力2をシフトレジス
タ入力として、他の場合においては、セレクタ4の出力
である前タイムスロットのシフトレジスタ内容を選択す
ると同時にこの内容と、当該記憶回路のシフトレジスタ
の内容とを比較し、値が異なる場合のみクロック信号7
に同期して、シフトレジスタの内容を反転させる。
復号信号を取出す第1図のセレクタ4の構成を第9図
に示す。1,2,3は各記憶回路群から選ばれた記憶回路
(パスメモリ)の出力であり、4,5,6はこれと対応する
段に供給されるp相信号発生器の出力、7は復号信号出
力である。4,5,6の内の1つが指定されると、この段が
初段となり、この段の記憶回路群内のシフトレジスタに
保持されている記憶内容がpタイムスロット経過後の一
番古いデータを示していることになる。このデータが復
号信号として選択され、レジスタに保持されて復号出力
7として取出される。
に示す。1,2,3は各記憶回路群から選ばれた記憶回路
(パスメモリ)の出力であり、4,5,6はこれと対応する
段に供給されるp相信号発生器の出力、7は復号信号出
力である。4,5,6の内の1つが指定されると、この段が
初段となり、この段の記憶回路群内のシフトレジスタに
保持されている記憶内容がpタイムスロット経過後の一
番古いデータを示していることになる。このデータが復
号信号として選択され、レジスタに保持されて復号出力
7として取出される。
この発明を用いた場合と従来の回路を比較すると、従
来の回路では、ACS回路の出力により選択された内容は
次段の記憶回路へシフトされるため、初段および最終段
の記憶回路の位置が固定であり、そこにACS回路の出力
を入力する。あるいは、そこから復号出力を取り出せば
よい。しかし、各メモリセル(記憶回路)の内容は入力
信号に従い常に変化するため、消費電力が大きくなる。
これに対し、この発明を用いた場合には選択された内容
は同一の記憶回路群に記憶される。従って初段となる記
憶回路群および最終段となる記憶回路群は順次循環的に
変化するため、各時刻毎にその記憶回路群を選択するた
めのp相信号発生器が必要になる。しかし、同一の記憶
回路群内で内容を転写するため、メモリセル(記憶回
路)3内における記憶内容の更新量は少なく、消費電力
は削減される。
来の回路では、ACS回路の出力により選択された内容は
次段の記憶回路へシフトされるため、初段および最終段
の記憶回路の位置が固定であり、そこにACS回路の出力
を入力する。あるいは、そこから復号出力を取り出せば
よい。しかし、各メモリセル(記憶回路)の内容は入力
信号に従い常に変化するため、消費電力が大きくなる。
これに対し、この発明を用いた場合には選択された内容
は同一の記憶回路群に記憶される。従って初段となる記
憶回路群および最終段となる記憶回路群は順次循環的に
変化するため、各時刻毎にその記憶回路群を選択するた
めのp相信号発生器が必要になる。しかし、同一の記憶
回路群内で内容を転写するため、メモリセル(記憶回
路)3内における記憶内容の更新量は少なく、消費電力
は削減される。
「発明の効果」 パスメモリの内容は各タイムスロット毎の最も確から
しいパスを記憶する。各タイムスロット毎に信号は異な
るが、各ステートに関しては後段になるに従い正しい信
号が選択されるため、同じ信号が選ばれることが多い。
従って、この発明による回路によって、同一段内で信号
の転送を行えば、シフトレジスタ内にメモリされる信号
が変化する確率が大幅に低減し、その結果、メモリ書換
えの必要量が低減し、消費電力の低減が図れる。
しいパスを記憶する。各タイムスロット毎に信号は異な
るが、各ステートに関しては後段になるに従い正しい信
号が選択されるため、同じ信号が選ばれることが多い。
従って、この発明による回路によって、同一段内で信号
の転送を行えば、シフトレジスタ内にメモリされる信号
が変化する確率が大幅に低減し、その結果、メモリ書換
えの必要量が低減し、消費電力の低減が図れる。
第1図はこの発明の要部であるパスメモリの一例を示す
図、第2図は第1図中のパスメモリセルを示す図、第3
図は畳み込み符号器及びビタビ復号器を示すブロック
図、第4図は拘束長3、符号率1/2の畳み込み符号器を
示す図、第5図はその状態遷移図、第6図は従来のパス
メモリを示す図、第7図は従来のパスメモリセルを示す
図、第8図はこの発明で用いるp相信号のタイミング
図、第9図はこの発明に用いる信号復号回路の構成を示
すブロック図である。
図、第2図は第1図中のパスメモリセルを示す図、第3
図は畳み込み符号器及びビタビ復号器を示すブロック
図、第4図は拘束長3、符号率1/2の畳み込み符号器を
示す図、第5図はその状態遷移図、第6図は従来のパス
メモリを示す図、第7図は従来のパスメモリセルを示す
図、第8図はこの発明で用いるp相信号のタイミング
図、第9図はこの発明に用いる信号復号回路の構成を示
すブロック図である。
Claims (1)
- 【請求項1】拘束長が(k+1)で2k個の状態数を有す
る畳み込み符号器によって符号化された信号を入力と
し、各受信信号の尤度を演算するブランチメトリック発
生回路と、そのブランチメトリック発生回路出力を入力
として、各ステートに対し最も確からしい状態遷移を選
択するACS回路と、そのACS回路の出力を入力とし、pタ
イムスロットにおけるパスを記憶するパスメモリ回路か
らなるビタビ復号回路において、 上記パスメモリ回路はp個の記憶回路群からなり、 その各記憶回路群は上記2k個の各状態と対応した記憶回
路を備え、 これら各記憶回路は上記ACS回路の出力を記憶する第1
の機能及び各々の記憶回路群内で上記ACS回路の出力で
示される状態遷移に対応する記憶内容の転写を行う第2
の機能を持ち、 上記タイムスロット毎に歩進し、ある時刻tにおいては
第i番目(i=1〜p)の記憶回路群のみに第1の機能
を行わせ、他の記憶回路群には第2の機能を行わせ、第
i番目の記憶回路群から復号信号を出力させ、時刻(t
+1)においては、上記iをi+1としてpを周期に順
次循環的に記憶回路群を選択するp相信号発生器を具備
することを特徴とするビタビ復号回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63326526A JP2575854B2 (ja) | 1988-12-23 | 1988-12-23 | ビタビ復号回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63326526A JP2575854B2 (ja) | 1988-12-23 | 1988-12-23 | ビタビ復号回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02170725A JPH02170725A (ja) | 1990-07-02 |
JP2575854B2 true JP2575854B2 (ja) | 1997-01-29 |
Family
ID=18188817
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63326526A Expired - Fee Related JP2575854B2 (ja) | 1988-12-23 | 1988-12-23 | ビタビ復号回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2575854B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3277856B2 (ja) | 1997-08-29 | 2002-04-22 | 日本電気株式会社 | ビタビデコーダ |
JP3250550B2 (ja) | 1999-09-02 | 2002-01-28 | 日本電気株式会社 | パスメモリ回路およびビタビ復号回路 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60235529A (ja) * | 1984-05-08 | 1985-11-22 | Fujitsu Ltd | ヴイタビ復号装置 |
-
1988
- 1988-12-23 JP JP63326526A patent/JP2575854B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH02170725A (ja) | 1990-07-02 |
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Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |