JP2575056B2 - Camera having information signal confirmation means - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、カメラに搭載されて該カメラの動作制御
や情報の処理を司る複数のCPU間でシリアル転送によっ
て情報の交換を行う場合に、当該情報の適否を確認する
ための手段を有するカメラに関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention is applicable to a case where information is exchanged by serial transfer between a plurality of CPUs mounted on a camera and controlling operation of the camera and processing information. The present invention relates to a camera having means for confirming whether the information is appropriate.

〔従来の技術〕[Conventional technology]

写真撮影を手軽に行なえるようにするために、自動露
出機能やオートフォーカス機能、自動フイルム給送機
能、ストロボ自動発光機能などが備えられたカメラ、特
にコンパクトカメラが普及している。また、撮影日時な
どをフイルムのコマに写し込むデート機能が備えられて
いる。2. Description of the Related Art Cameras equipped with an automatic exposure function, an automatic focus function, an automatic film feeding function, a flash automatic light emission function, and the like, in particular, a compact camera, have been widely used in order to easily perform photography. A date function for imprinting the shooting date and time on the film frame is also provided.

この種のカメラには、自動露出回路やオートフォーカ
ス回路、フイルム給送手段、シャッター駆動手段、スト
ロボ回路などが適宜なシーケンスに従って作動するよう
これらの動作制御を司るメインCPUと、デート機能を制
御するために時計回路を有するとともに、当該日付をフ
イルム写し込み用やモニター用の液晶表示手段に表示さ
せるサブCPUとの２つのCPUが搭載されている。In this type of camera, a main CPU that controls the operation of an automatic exposure circuit and an auto focus circuit, a film feeding unit, a shutter driving unit, a strobe circuit, and the like are operated according to an appropriate sequence, and a date function is controlled. For this purpose, a clock circuit is provided, and two CPUs are mounted: a sub-CPU for displaying the date on liquid crystal display means for imprinting a film and a monitor.

従来では、カメラの動作制御に関する情報、例えばフ
イルム枚数やストロボ発光、セルフ撮影などの表示はカ
メラ本体側に表示され、日付や時間に関する情報はカメ
ラの裏蓋に表示されるようになっている。すなわち、カ
メラ本体側と裏蓋との２カ所に液晶表示手段が配設さ
れ、これらを駆動する回路がそれぞれ設けられている。
しかし、２つの液晶表示手段と駆動回路とを設けると複
雑な構成となり、またカメラの操作者はそれぞれの表示
手段から必要な情報を得る必要があるため煩雑となって
しまう。このため、カメラの動作に関する情報の表示手
段と日付情報との表示手段を１カ所に集約して配設し、
これらの情報をサブCPUで制御するようにしたものがあ
る（特開昭63−80238号）。Conventionally, information on operation control of a camera, such as display of the number of films, flash emission, self-photographing, etc., is displayed on the camera body side, and information on date and time is displayed on the back cover of the camera. That is, liquid crystal display means are provided at two places, the camera body side and the back cover, and circuits for driving these are provided.
However, providing two liquid crystal display means and a drive circuit results in a complicated configuration, and the camera operator is required to obtain necessary information from each display means, which is complicated. For this reason, the display means for displaying information related to the operation of the camera and the display means for displaying date information are collectively arranged in one place,
There is one in which such information is controlled by a sub CPU (Japanese Patent Laid-Open No. 63-80238).

〔発明が解決しようとする問題点〕[Problems to be solved by the invention]

上述のように１カ所に液晶表示手段および駆動回路を
集約すると、カメラの動作制御を司るメインCPUとデー
ト機能や表示制御のためのサブCPUとの間でカメラ動作
に関する情報の交換を行う必要が生じる。それぞれの情
報に関して、メインCPUとサブCPUのそれぞれのI/Oポー
トを情報線で接続してパラレルに情報の転送を行うよう
にすることが考えられるが、情報線の数が多数となって
煩雑となってしまう。このためこの情報交換をシリアル
転送によって行うようにすることが好ましい。When the liquid crystal display means and the driving circuit are integrated in one place as described above, it is necessary to exchange information regarding the camera operation between the main CPU that controls the operation of the camera and the sub CPU for the date function and display control. Occurs. For each piece of information, it is conceivable to connect the respective I / O ports of the main CPU and sub CPU with information lines to transfer information in parallel, but the number of information lines becomes large and complicated. Will be. Therefore, it is preferable that this information exchange be performed by serial transfer.

しかし、カメラの動作においては、フイルム給送用モ
ータや撮影レンズのズーム駆動用モータからノイズが発
生し、その他静電気、ストロボノイズ、外部ノイズなど
を受ける。これらのノイズがクロックパルスに同調する
と、メインCPUとサブCPUとの情報交換が適切に行えなく
なる。However, in the operation of the camera, noise is generated from the film feeding motor and the zoom driving motor of the photographing lens, and the camera receives static electricity, strobe noise, external noise, and the like. If these noises synchronize with the clock pulse, information exchange between the main CPU and the sub CPU cannot be performed properly.

そこで、この発明はカメラに搭載された２つのCPUの
間の情報交換をシリアル転送によって行う場合に、転送
される情報が正確なものであるか否かを判定できるよう
にした情報信号の確認手段を有するカメラを提供するこ
とを目的としている。In view of the above, the present invention provides an information signal confirming means capable of determining whether or not information to be transferred is accurate when information is exchanged between two CPUs mounted on the camera by serial transfer. It is an object of the present invention to provide a camera having:

〔問題点を解決するための手段〕[Means for solving the problem]

上記の目的のため、この発明に係る情報信号の確認手
段を有するカメラは、カメラの動作制御を担うメインCP
Uとデート機能を担うサブCPUとを備え、これらのメイン
CPUとサブCPUとの間の情報をシリアル転送によって交換
するカメラにおいて、前記メインCPUとサブCPUのうちい
ずれか一方のCPUから他方のCPUに対して情報を提供する
に際し、１つの情報に対して２回の信号を送信し、上記
２回の信号のうちの２回目の信号を１回目の信号を反転
させたものとし、上記他方のCPUで上記２回の信号を比
較することにより送信された情報の正否を判定すること
を特徴としている。For the above purpose, the camera having the information signal confirming means according to the present invention has a main CP which controls the operation of the camera.
U and a sub CPU that performs the date function.
In a camera that exchanges information between a CPU and a sub CPU by serial transfer, when information is provided from one of the main CPU and the sub CPU to the other CPU, only one The two signals are transmitted, the second signal of the two signals is obtained by inverting the first signal, and the other CPU is transmitted by comparing the two signals. It is characterized by determining whether the information is correct.

〔実施例〕 以下、図示した実施例に基づいて、この発明に係る情
報信号の確認手段を有するカメラを具体的に説明する。[Embodiment] A camera having an information signal confirmation unit according to the present invention will be specifically described below based on the illustrated embodiment.

第１図はこのカメラの制御機構を示す概略のブロック
図で、このカメラはメインCPU2とサブCPU4との２つのCP
Uを中心に構成されている。メインCPU2はカメラ本体側
に配置され、サブCPU4はカメラの裏蓋に配置されたもの
である。FIG. 1 is a schematic block diagram showing a control mechanism of this camera. This camera has two CPs, a main CPU 2 and a sub CPU 4.
It is composed mainly of U. The main CPU 2 is arranged on the camera body side, and the sub CPU 4 is arranged on the camera back cover.

メインCPU2は、第１図に示すように、各種の作動スイ
ッチ６、オートフォーカス（AF）回路８、自動露出（A
E）回路10、レンズ駆動手段12、シャッター駆動手段1
4、フイルム給送手段16、ストロボ回路18、ズーム駆動
手段20などと信号の授受を行なって必要な情報の交換が
行なわれる。作動スイッチ６には、シャッターボタンや
ズームスイッチなどがある。AF回路８は、被写体までの
距離を測定して得られた測距データをメインCPU2との間
で授受する。AE回路10は、被写体輝度を測定して得られ
た測光データをメインCPU2との間で授受する。レンズ駆
動手段12は、AF回路８で得られた測距データに基づい
て、レリーズ時に撮影レンズを合焦位置まで駆動させる
ものである。シャッター駆動手段14は、AE回路10で得ら
れた測光データに基づいて、レリーズ時に絞りやシャッ
ター速度などを制御する。フイルム給送手段16は、フイ
ルムが装填されたときに最初のコマまでフイルムを送
り、レリーズ後に次の撮影に備えてフイルムを１コマ巻
き上げ、全てのコマの撮影が終了したフイルムを巻き戻
したりするものである。ストロボ回路18はストロボを発
光させるもので、AE回路10で得られた測光データにより
輝度が不足した場合などもストロボが発光する。ズーム
駆動手段20は、ズーム機構を備えたカメラで撮影倍率を
変更するために撮影レンズを光軸に沿って進退させるも
のである。As shown in FIG. 1, the main CPU 2 includes various operation switches 6, an auto focus (AF) circuit 8, an automatic exposure (A)
E) Circuit 10, lens driving means 12, shutter driving means 1
4. Signals are exchanged with the film feeding means 16, the strobe circuit 18, the zoom driving means 20 and the like to exchange necessary information. The operation switch 6 includes a shutter button, a zoom switch, and the like. The AF circuit 8 exchanges distance measurement data obtained by measuring the distance to the subject with the main CPU 2. The AE circuit 10 transmits and receives photometric data obtained by measuring the luminance of the subject to and from the main CPU 2. The lens driving means 12 drives the photographing lens to the in-focus position at the time of release based on the distance measurement data obtained by the AF circuit 8. The shutter driving unit 14 controls the aperture, shutter speed, and the like at the time of release, based on the photometric data obtained by the AE circuit 10. The film feeding means 16 feeds the film to the first frame when the film is loaded, winds up the film by one frame after the release to prepare for the next photographing, and rewinds the film after all the frames have been photographed. Things. The strobe circuit 18 emits a strobe, and the strobe emits light even when the luminance is insufficient due to the photometry data obtained by the AE circuit 10. The zoom driving means 20 moves the photographing lens along the optical axis in order to change the photographing magnification with a camera having a zoom mechanism.

そして、例えば撮影を行なうためにシャッターボタン
を押し込むと、ほぼ半分まで押し込まれた時点で第１段
スイッチがONとなり、AF回路８で測距され、AE回路10で
測光されて測距データや測光データが取得される。さら
に、シャッターボタンが押し込まれると第２段スイッチ
がONされてレンズ駆動手段12により撮影レンズが駆動さ
れて合焦し、シャッター駆動回路14によりシャッターが
レリーズされてフイルムに露光される。レリーズ後には
フイルム給送手段16によりフイルムが巻き上げられる。For example, when the shutter button is depressed for photographing, the first-stage switch is turned on when the shutter button is depressed to almost half, the distance is measured by the AF circuit 8, the photometry is performed by the AE circuit 10, and the distance measurement data and photometry are measured. Data is obtained. Further, when the shutter button is depressed, the second-stage switch is turned ON, the photographing lens is driven by the lens driving means 12, and the lens is focused, and the shutter is released by the shutter driving circuit 14 to expose the film. After the release, the film is wound up by the film feeding means 16.

サブCPU4は、各種のモードセットスイッチ22の操作に
より送出された情報を受けて処理し、該処理された情報
をシリアル転送線25を介してメインCPU2にシリアル信号
によって提供する。各種のモードには、自動撮影モー
ド、セルフ撮影モード、ストロボ撮影モードなどがあ
る。また、メインCPU2で処理された情報をシリアル転送
線25を介してシリアル信号によって受けてこれを処理す
るとともに保存する。すなわち、メインCPU2では情報の
保存が行なわれず、その保存はサブCPU4によって行なわ
れる。さらに、サブCPU4には、時計回路が設けられてお
り日付や時間が記憶され、必要に応じてフイルムに日付
などを写し込む指令を送出する。また、サブCPU4には液
晶表示手段（LCD）24が接続されており、サブCPU4によ
ってこのLCD24が駆動される。このLCD24によって表示さ
れる情報には、フイルム枚数情報（撮影済み枚数あるい
は残存枚数）24aやフイルム給送情報24b、日付・時間情
報24c、ストロボ発光情報24d、ストロボ非発光情報24
e、日中シンクロ（強制ストロボ発光）情報24f、セルフ
撮影情報24g、遠景・夜景撮影情報24h、近接撮影情報24
i、バッテリー残量情報24j、日付・時間写し込み情報24
kなどがある。The sub CPU 4 receives and processes information transmitted by operating the various mode set switches 22, and provides the processed information to the main CPU 2 via a serial transfer line 25 by a serial signal. The various modes include an automatic shooting mode, a self shooting mode, and a flash shooting mode. Also, the information processed by the main CPU 2 is received as a serial signal via the serial transfer line 25, processed, and stored. That is, information is not stored in the main CPU 2, and the storage is performed by the sub CPU 4. Further, the sub CPU 4 is provided with a clock circuit, which stores a date and time, and sends a command for imprinting the date and the like on the film as needed. Further, a liquid crystal display (LCD) 24 is connected to the sub CPU 4, and the LCD 24 is driven by the sub CPU 4. The information displayed by the LCD 24 includes film number information (the number of photographed or remaining images) 24a, film feed information 24b, date / time information 24c, strobe light emission information 24d, and strobe non-lighting information 24.
e, Daytime synchro (forced flash) information 24f, Self shooting information 24g, Far / Night view shooting information 24h, Close-up shooting information 24
i, Battery level information 24j, Date / time imprint information 24
and k.

そして、サブCPU4のリセット信号出力ポートがメイン
CPU2のリセットポート2aにメインリセット情報線26で接
続され、サブCPU4のサブリセットポート4aがサブリセッ
ト情報線28によってメインCPU2のリセット信号出力ポー
トに接続されて、メインCPU2あるいはサブCPU4から送出
されるリセット信号によりそれぞれがリセットされるよ
うにしてある。The reset signal output port of the sub CPU 4 is
The main reset information line 26 is connected to the reset port 2a of the CPU 2 and the sub reset port 4a of the sub CPU 4 is connected to the reset signal output port of the main CPU 2 by the sub reset information line 28, and is transmitted from the main CPU 2 or the sub CPU 4. Each is reset by a reset signal.

第２図は、情報信号の送信形態の一例を示す表であ
る。FIG. 2 is a table showing an example of an information signal transmission mode.

SIo1はメインCPU2からサブCPU4に対してカメラの情報
を送信する場合を示す。例えば、カメラがレリーズされ
て撮影が終了すると、次の撮影に備えてフイルムが１コ
マ巻き上げられる。使用しているフイルムが何枚撮りの
ものであるかやフイルムの撮影枚数などの情報はサブCP
U4で記憶されており、フイルムの巻き上げ制御はメイン
CPU2で行われるから、フイルムを１コマ巻き上げた旨の
情報がメインCPU2からサブCPU4に提供されることにな
る。第２図のSIo1の欄に示すように、メインCPU2から送
信しないデータを含むコマンドを出力する。サブCPU4で
はこの信号が記憶される。さらに、メインCPU2からは、
上記出力された信号と等しい信号（チェックサム）を出
力する。サブCPU4では、記憶されている最初の信号と２
回目に出力されたチェックサムとを照合し、これらが等
しいものである場合には出力された情報が正常に送信さ
れたものと判断して適切に受信した旨のコマンドとチェ
ックサムをメインCPU2に出力する。なお、ノイズが情報
信号に混入すると、メインCPU2から出力されたコマンド
とチェックサムとが相違することになり、この場合には
サブCPU4からはメインCPU2に対して再送要求信号を出力
することになる。SIo1 indicates a case where camera information is transmitted from the main CPU 2 to the sub CPU 4. For example, when the camera is released and shooting is completed, the film is wound up by one frame in preparation for the next shooting. Information such as the number of shots of the film being used and the number of shots of the film is a sub CP
It is stored in U4, and the film winding control is the main
Since the processing is performed by the CPU 2, information indicating that the film has been wound up by one frame is provided from the main CPU 2 to the sub CPU 4. As shown in the column of SIo1 in FIG. 2, a command including data not to be transmitted from the main CPU 2 is output. The sub CPU 4 stores this signal. Furthermore, from the main CPU2,
A signal (check sum) equal to the output signal is output. In the sub CPU 4, the stored first signal and 2
Check the checksum output at the second time, and if they are equal, judge that the output information has been transmitted normally, and send a command and checksum to the main CPU 2 indicating that the information was received properly. Output. If noise is mixed in the information signal, the command output from the main CPU 2 and the checksum will be different, and in this case, a retransmission request signal will be output from the sub CPU 4 to the main CPU 2. .

コマンドとチェックサムとを同一の信号にして送信し
ても構わないが、信号線の断線やショートなどのハード
的な故障も検知できるようにするためには、チェックサ
ムをコマンドを反転した信号形態とすることが望まし
い。すなわち、８ビットの信号とする場合に、コマンド
では「10010101」でデータを出力したならば、チェック
サムでは「01101010」と反転した信号とする。サブCPU4
では、コマンドとチェックサムとの各桁を加算して
「１」である場合には出力された情報信号に異常がない
と判断できる。また、信号線の断線やショートなどのハ
ード的な故障があった場合には、受信するコマンドおよ
びデータはどちらも等しく「00000000」、または「1111
1111」となるので、異常であることが検知できる。The command and the checksum may be transmitted as the same signal.However, in order to detect a hardware failure such as disconnection or short-circuit of the signal line, the checksum is inverted from the command. It is desirable that In other words, in the case of an 8-bit signal, if the command outputs data with “10010101”, the checksum is a signal inverted to “01101010”. Sub CPU4
Then, it is possible to determine that there is no abnormality in the output information signal when each digit of the command and the checksum is "1". If there is a hardware failure such as disconnection or short circuit of the signal line, the received command and data are both equal to “00000000” or “1111”.
1111 ", so that it is possible to detect an abnormality.

SIo2はメインCPU2からサブCPU4に対して必要な情報を
要求する場合を示す。例えばモードセットスイッチ22が
操作された場合などでは、カメラを当該モードに従って
作動させる必要があるから、これに必要な情報をメイン
CPU2がサブCPU4に対して出力するよう要求する。第２図
のSIo2の欄に示すように、メインCPU2から要求する情報
に対応したINFoを出力し、さらにチェックサムを出力す
る。サブCPU4では前述と同様にINFoとチェックサムとを
比較処理し、信号が等しいものであれば正常に受信した
ものとして、要求された情報に関するステイタスとチェ
ックサムとを出力する。なお、ノイズが混入して信号に
異常がある場合にはサブCPU4は再送要求信号をメインCP
U2に対して出力する。SIo2 indicates a case where the main CPU 2 requests the sub CPU 4 for necessary information. For example, when the mode set switch 22 is operated, it is necessary to operate the camera according to the mode.
CPU2 requests sub CPU4 to output. As shown in the column of SIo2 in FIG. 2, INFO corresponding to the information requested from the main CPU 2 is output, and further a checksum is output. In the same manner as described above, the sub CPU 4 compares INfo with the checksum, and if the signals are equal, determines that the signal has been normally received and outputs the status and checksum relating to the requested information. If the signal is abnormal due to noise, the sub CPU 4 sends the retransmission request signal to the main CP.
Output to U2.

SIo3はメインCPU2からサブCPU4に対して一連の情報を
提供する場合を示す。この場合にはそれぞれの情報に関
する信号を数バイト連続して出力することになる。SIo3
では、第２図に示すように一連の情報を送信する旨のヘ
ッダとチェックサムとを出力する。ヘッダでは、一連の
情報を送信する旨や例えば情報に関して送信するバイト
数などを出力する。サブCPU4ではヘッダとチェックサム
とを比較処理し不一致であれば再送要求する。異常がな
ければ、サブCPU4はヘッダによる情報に基づいてメイン
CPU2から送信される情報を受信する。SIo3 indicates a case where a series of information is provided from the main CPU2 to the sub CPU4. In this case, a signal relating to each information is output continuously for several bytes. SIo3
Then, as shown in FIG. 2, a header and a checksum for transmitting a series of information are output. The header outputs a message indicating that a series of information is to be transmitted and, for example, the number of bytes to be transmitted regarding the information. The sub CPU 4 compares the header with the checksum, and if they do not match, requests retransmission. If there is no abnormality, the sub CPU 4 performs main
Receives information sent from CPU2.

次に、第３図および第４図に示すフローチャートに基
づいて、作用手順を説明する。Next, the operation procedure will be described based on the flowcharts shown in FIGS.

まず、第４図によって８ビットの信号の送受信につい
て説明する。メインCPU2から８ビットの信号転送が開始
されると（ステップ401）、サブCPU4に情報をシリアル
転送するべく、この旨の信号DSRを０にし（ステップ40
2）これをサブCPU4にシリアル転送し、サブCPU4から受
信信号DTRが出力されるのを待つことになる（ステップ4
03）。First, transmission and reception of an 8-bit signal will be described with reference to FIG. When an 8-bit signal transfer is started from the main CPU 2 (step 401), the signal DSR to that effect is set to 0 to serially transfer information to the sub CPU 4 (step 40).
2) This is serially transferred to the sub CPU 4 and waits for the reception signal DTR to be output from the sub CPU 4 (step 4).
03).

サブCPU4では、メインCPU2からDSRの信号が入力され
るとシリアル転送の準備を行い（ステップ422）、DTR信
号を０にしてこれをメインCPU2に送信する（ステップ42
3）。メインCPU2はこのDTRの信号を受信したならばサブ
CPU4に必要な情報をシリアル転送して（ステップ40
4）、DSR信号を１にしてサブCPU4に送信する（ステップ
405）。When the DSR signal is input from the main CPU 2, the sub CPU 4 prepares for serial transfer (step 422), sets the DTR signal to 0, and transmits it to the main CPU 2 (step 42).
3). If the main CPU 2 receives this DTR signal,
Serially transfer the necessary information to CPU4 (step 40
4), set DSR signal to 1 and send to sub CPU4 (step
405).

一方、サブCPU4では必要な情報のシリアル転送終了を
待って（ステップ424）、転送が終了したならばさらに
所定時間待って（ステップ425）DSRの判定を行う（ステ
ップ426）。このときDSRが１ならば転送準備信号DTRを
１にして（ステップ427）、シリアル転送の終了処理を
行った後（ステップ428）、正常終了する（ステップ42
9）。On the other hand, the sub CPU 4 waits for the end of the serial transfer of necessary information (step 424), and if the transfer is completed, waits for a further predetermined time (step 425) to determine the DSR (step 426). At this time, if the DSR is 1, the transfer preparation signal DTR is set to 1 (step 427), the serial transfer end processing is performed (step 428), and the process ends normally (step 42).
9).

メインCPU2ではサブCPU4によりDTRが１とされたなら
ば（ステップ406）、シリアル転送の処理を終了して
（ステップ407）正常終了する（ステップ408）。When DTR is set to 1 by the sub CPU 4 in the main CPU 2 (step 406), the serial transfer process is terminated (step 407) and the process is normally terminated (step 408).

ステップ403で所定時間が経過しても、サブCPU4のス
テップ423にてDTRが０とされない場合には、エラーセッ
トして（ステップ409）、シリアル転送が中断した状態
の処理を行って（ステップ411）中断終了する（ステッ
プ412）。また、ステップ406で所定時間が経過してもサ
ブCPU4のステップ427にてDTRが１とされない場合には、
エラーセットした後（ステップ410）、中断終了する
（ステップ412）。If the DTR is not set to 0 in step 423 of the sub CPU 4 even if the predetermined time has elapsed in step 403, an error is set (step 409), and the process in a state where the serial transfer is interrupted is performed (step 411). ) The interruption ends (step 412). If the DTR is not set to 1 in step 427 of the sub CPU 4 even if the predetermined time has elapsed in step 406,
After the error is set (step 410), the operation is terminated (step 412).

サブCPU4のステップ424では、所定時間が経過しても
シリアル転送が終了しない場合には、さらに所定時間待
ってDTRを１として（ステップ431）シリアル転送の中断
処理を行ってステップ432）中断終了する（ステップ43
3）。In step 424 of the sub CPU 4, if the serial transfer is not completed even after the lapse of the predetermined time, the DTR is set to 1 after further waiting for the predetermined time (step 431), the serial transfer is interrupted, and step 432) is interrupted (Step 43
3).

また、サブCPU4のステップ426でDSRが０のままである
場合には、中断終了する（ステップ433）。これは、DSR
はメインCPU2のシリアル転送が終了した場合に１となっ
てこれがサブCPU4に送信されるが、ノイズなどがサブCP
U4に送信されてシリアル転送が終了しないにも拘らずス
テップ424で転送終了と判断されてしまう場合があり、
この場合には転送された情報が不適切なもので、DSRは
０のままであるからこの旨をステップ426で判定するの
である。すなわち、サブCPU4では、情報の転送が遅すぎ
る場合であっても（ステップ424）、早すぎる場合であ
っても（ステップ426）中断終了（ステップ433）するの
である。If the DSR remains at 0 in step 426 of the sub CPU 4, the interruption ends (step 433). This is the DSR
Is set to 1 when the serial transfer of the main CPU 2 is completed, and this is sent to the sub CPU 4.
In some cases, the transfer is determined to be completed in step 424 even though the serial transfer is not completed after being transmitted to U4.
In this case, the transferred information is inappropriate, and the DSR remains 0, so this is determined in step 426. That is, the sub CPU 4 terminates the interruption (step 433) whether the transfer of information is too slow (step 424) or too early (step 426).

上述のように８ビットの転送を行って提供された情報
が正常であるか否かを確認するための作用手順を第３図
に基づいて説明する。An operation procedure for confirming whether or not the information provided by performing the 8-bit transfer as described above is normal will be described with reference to FIG.

同図はメインCPU2がサブCPU4からの受信信号を得る必
要がある場合、すなわち、第２図においてSIo1およびSI
o2で示す場合について示してある。SIo1またはSIo2がス
タートすると（ステップ301）、エラーカウンタおよび
エラーフラグがクリアされる（ステップ302）。次いでD
TRが判断されて（ステップ303）、これが１となれば８
ビットの信号が出力される（ステップ304）。ステップ3
03でDTRが０の場合にはサブCPU4での先の処理が終了し
ていないので、これが終了するまで待機する。FIG. 3 shows a case where the main CPU 2 needs to obtain a reception signal from the sub CPU 4, that is, in FIG.
The case indicated by o2 is shown. When SIo1 or SIo2 starts (step 301), the error counter and the error flag are cleared (step 302). Then D
TR is determined (step 303), and when this becomes 1, 8
A bit signal is output (step 304). Step 3
If the DTR is 0 in 03, the previous processing in the sub CPU 4 has not been completed, and the process waits until this is completed.

信号の出力が開始されると（ステップ304）、サブCPU
4ではシリアル信号が受信される（ステップ322）。When signal output starts (step 304), the sub CPU
At 4, a serial signal is received (step 322).

メインCPU2では、１回目の８ビット信号を転送したな
らば所定時間の経過を待って（ステップ305）２回目の
信号を転送する（ステップ306）。この２回目の信号は
１回目の信号を反転させたものであれば好ましいことは
前述の通りである。After transferring the first 8-bit signal, the main CPU 2 waits for a predetermined time to elapse (step 305), and transfers the second signal (step 306). As described above, it is preferable that the second signal is obtained by inverting the first signal.

サブCPU4では１回目の８ビット信号を受信し（ステッ
プ322）、これを記憶するとともに所定の時間を待って
（ステップ323）２回目の８ビット信号を受信する（ス
テップ324）。そして、これら１回目と２回目の信号と
を比較し（ステップ325）、この信号による情報に従っ
た処理を行う。そして、メインCPU2に対して８ビット信
号を転送し（ステップ326）、所定時間が経過したなら
ば（ステップ327）２回目の信号を出力する（ステップ3
28）。そして、メインCPU2から転送された情報に従って
処理を行った後（ステップ329）、処理を終了する（ス
テップ330）。The sub CPU 4 receives the first 8-bit signal (step 322), stores it and waits for a predetermined time (step 323) to receive the second 8-bit signal (step 324). Then, the first and second signals are compared (step 325), and processing is performed according to information based on the signals. Then, an 8-bit signal is transferred to the main CPU 2 (step 326), and if a predetermined time has elapsed (step 327), a second signal is output (step 3).
28). Then, after performing the process according to the information transferred from the main CPU 2 (step 329), the process ends (step 330).

メインCPU2では、８ビット信号の２回目の転送が終了
した後（ステップ306）、所定時間の経過を待って（ス
テップ307）サブCPU4から転送される信号を、所定時間
遅延させて２回にわたって受信する（ステップ308〜31
0）。そして、サブCPU4から転送された情報に従った処
理を行い（ステップ311）、所定時間の経過を待ってス
テップ312）正常終了する（ステップ313）。After the second transfer of the 8-bit signal is completed (step 306), the main CPU 2 waits for a lapse of a predetermined time (step 307) and receives the signal transferred from the sub CPU 4 twice for a predetermined time. Yes (Steps 308-31
0). Then, a process according to the information transferred from the sub CPU 4 is performed (step 311), and after a predetermined time has passed, the process is normally terminated (step 312) (step 313).

メインCPU2において、ステップ303で所定の時間が経
過してもDTRが１とならない場合には、サブCPU4で行わ
れている処理が終了していないものと判断し、エラーフ
ラグをセットした後（ステップ314）、エラー終了する
（ステップ317）。また、信号の送受信に異常がある場
合には、エラーカウンタをインクリメントして（ステッ
プ315）、カウンタの数値が判定される（ステップ31
6）。このカウンタの値が所定の値ｎ以下であれば、ス
テップ303に戻って再度転送することになり、エラーカ
ウンタが所定の値ｎ以上となった場合にはエラー終了す
る（ステップ317）。また、サブCPU4からエラー信号が
出力されたり、サブCPU4から出力された情報が不適切で
ある場合には、ステップ311において、再送要求やチェ
ックサムのエラーと判断されて、ステップ315でエラー
カウンタをインクリメントする。In the main CPU 2, if the DTR does not become 1 after a predetermined time has elapsed in step 303, it is determined that the processing being performed in the sub CPU 4 has not been completed, and an error flag is set (step 314), the process ends with an error (step 317). If there is an abnormality in signal transmission / reception, the error counter is incremented (step 315), and the value of the counter is determined (step 31).
6). If the value of the counter is equal to or smaller than the predetermined value n, the process returns to step 303 and the data is transferred again. If the error counter becomes equal to or larger than the predetermined value n, the process ends with an error (step 317). If an error signal is output from the sub CPU 4 or if the information output from the sub CPU 4 is inappropriate, it is determined in step 311 that a retransmission request or checksum error has occurred, and the error counter is incremented in step 315. Increment.

他方、サブCPU4では、ステップ322、324、326、328の
処理において信号の送受信に異常がある場合には、それ
ぞれ中断終了することになる（ステップ330）。On the other hand, in the sub CPU 4, when there is an abnormality in the transmission and reception of the signal in the processing of the steps 322, 324, 326, and 328, the interruption ends respectively (step 330).

なお、SIo3によって情報を提供する場合には、サブCP
U4のステップ325でその旨が判断され、以後サブCPU4
は、ヘッダに従ってメインCPU2から転送される情報を受
信することになる。When information is provided by SIo3, the sub CP
That is determined in step 325 of U4.
Receives information transferred from the main CPU 2 according to the header.

〔発明の効果〕〔The invention's effect〕

以上説明したように、この発明に係る情報信号の確認
手段を有するカメラによれば、１回目の信号とこれを反
転させた２回目の信号とを比較して照合するようにした
から、ノイズなどが混入して、１回目の信号と２回目の
信号との間に反転状態における相違がある場合には異常
が生じたと容易に判断できる。すなわち、１回目の信号
と２回目の信号の各桁を加算し、その結果の各桁が
「１」である場合には出力された情報に異常がないと判
断され、加算結果のいずれかの桁が「１」でない場合に
は情報に異常があると判断される。このため、転送され
る情報の確認を容易に行うことができる。As described above, according to the camera having the information signal confirming means according to the present invention, the first signal is compared with the second signal obtained by inverting the first signal, so that the first signal is compared with the second signal. Is mixed, and if there is a difference in the inversion state between the first signal and the second signal, it can be easily determined that an abnormality has occurred. That is, each digit of the first signal and each digit of the second signal are added, and when each digit of the result is “1”, it is determined that there is no abnormality in the output information, and any of the addition results is determined. If the digit is not "1", it is determined that there is an abnormality in the information. Therefore, it is possible to easily confirm the information to be transferred.

また、２回目の信号を１回目の信号に対して反転させ
てあるから、１回目と２回目の信号が、例えば、「0000
0000」または「11111111」となって等しくなった場合に
は、信号線の断線やショートなどのハード的な故障があ
ることを検知でき、カメラの動作などの制御を円滑に行
うことができる。Further, since the second signal is inverted with respect to the first signal, the first and second signals are, for example, “0000”.
If they become equal to “0000” or “11111111”, it is possible to detect that there is a hardware failure such as disconnection or short circuit of the signal line, and it is possible to smoothly control the operation of the camera and the like.

【図面の簡単な説明】[Brief description of the drawings]

図面はこの発明の好ましい実施例を示すもので、第１図
はこの確認手段を有するカメラの制御機構を示す概略の
ブロック図である。 第２図は、情報信号の送信形態の一例を示す表である。
第３図は、このカメラの２つのCPUの情報の送受信に関
する作用手順を説明するためのフローチャートである。
第４図は１つの信号を送受信するときの作用手順を説明
するためのフローチャートである。 ２……メインCPU、４……サブCPU ６……作動スイッチ 22……モードセットスイッチ 24……LCDThe drawings show a preferred embodiment of the present invention, and FIG. 1 is a schematic block diagram showing a control mechanism of a camera having the checking means. FIG. 2 is a table showing an example of an information signal transmission mode.
FIG. 3 is a flowchart for explaining an operation procedure regarding transmission and reception of information between two CPUs of the camera.
FIG. 4 is a flowchart for explaining an operation procedure when one signal is transmitted and received. 2 Main CPU 4 Sub CPU 6 Operation switch 22 Mode set switch 24 LCD

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】カメラの動作制御を担うメインCPUとデー
ト機能を担うサブCPUとを備え、これらのメインCPUとサ
ブCPUとの間の情報をシリアル転送によって交換するカ
メラにおいて、 前記メインCPUとサブCPUのうちいずれか一方のCPUから
他方のCPUに対して情報を提供するに際し、１つの情報
に対して２回の信号を送信し、 上記２回の信号のうちの２回目の信号を１回目の信号を
反転させたものとし、 上記他方のCPUで上記２回の信号を比較することにより
送信された情報の正否を判定することを特徴とする情報
信号の確認手段を有するカメラ。1. A camera comprising: a main CPU for controlling operation of a camera; and a sub CPU for performing a date function, wherein information between the main CPU and the sub CPU is exchanged by serial transfer. When information is provided from one of the CPUs to the other CPU, two signals are transmitted for one piece of information, and a second signal of the two signals is used as a first signal. Wherein the other CPU compares the two signals to determine whether or not the transmitted information is correct.