JP2574312B2 - High speed Hadamard converter - Google Patents
High speed Hadamard converterInfo
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- JP2574312B2 JP2574312B2 JP62186241A JP18624187A JP2574312B2 JP 2574312 B2 JP2574312 B2 JP 2574312B2 JP 62186241 A JP62186241 A JP 62186241A JP 18624187 A JP18624187 A JP 18624187A JP 2574312 B2 JP2574312 B2 JP 2574312B2
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Description
産業上の利用分野 本発明は、既存のデバイスで構成し得る高速かつ経済
的な高速アダマール変換装置に関する。 従来の技術 画像や音声等のアナログ信号を処理する際には、FFT
（高速フーリェ変換）やFHT（高速アダマール変換）等
の直交変換の手法が一般的に用いられている。そして、
これら直交変換のアルゴリズムも種々提案され、それな
りの効果を上げているが、高速性と経済性を両立させる
という点については、必ずしも十分とは言えない。 まず、この発明の高速アダマール変換装置の理解を助
けるために、その第一のアルゴリズムの一種を８次の場
合を例にとって、第10図の流れ図に基づいて説明する。 この図に於いて X0（０）〜X7は被変換入力、 X3（０）〜X3（７）は変換された出力を示し、Xh-1と
Xhは第11図に示す関係により結ばれる。X3（０）〜X
3（７）を更に交番数順に並べるためには、X3（ｉ）に
於けるｉを２進法で表現し、ビットの順序を逆に並べ換
えたものを交番２進法で読み、その値を新しい番号とす
ればよい。例えば、ｉ＝011であれば、110を交番２進法
であればX3（ｉ）は交番数４の成分を表すことになる。 また、X3（０）〜X3（７）そのものが交番数順に並ぶ
ように入力X0（０）〜X0（７）の順序の並べ換えてから
入力する方法もある。即ち、X0（ｉ）に於けるｉを２進
法で表現し、ビットの順序を逆に並び換えたものを交番
２進法で読み、その値をｊとするとき、前記X0（ｊ）を
ｉ番目の位置に移すことによって並べ換えた系列を入力
とすれば、その時得られるX3（０）〜Ｘ（７）は交番数
順になっている。例えば、X0（３）はｉ＝011であるか
ら上記説明に従えば、ｊ＝４となるのでX3（３）をY
0（４）で置換えることになる。 次数ｎ＝2m（ｍ＝1,2,…）の場合も全く同様の流れ図
で実行することができ、これは次式で表わせる。 但し、ｉ＝0,1,2,…,n−１ ｈ＝1,2,…,m ｐ＝0,1,2,…,2h-1−１ このアルリズムの特徴は、第10図からも明らかなよう
に、ｈ段目の変換におけるXh（ｉ）,Xh（ｊ）は（ｈ−
１）段目に於けるXh-1（ｉ）とXh-1（ｊ）から求めるこ
とができ、以後Xh-1（ｉ）,Xh-1（ｊ）なる値は使用し
ていないから、Xh（ｉ）の記憶場所としてXh-1（ｉ）と
同じ場所を使用することが出来る点にある。即ち、X
h（ｉ）が求まるとXh-1（ｉ）を記憶していた場所の内
容をXh（ｉ）なる値に書き換えることが出来るから、ｎ
次の高速アダマール変換を求めるための変換の途中段階
で必要とする記憶場所はｎ個の数値を記憶する場所のみ
でよい。 同様な特徴を有する第２のアルゴリズムを第12図に示
す。この場合は、次式で表わせる。 但し、ｉ＝0,1,2,…,n−１ ｈ＝1,2,3,…,m ｐ＝0,1,2,…,2m-h−１ 第13図はこの様なアルゴリズムをハード化した従来の
高速アダマール変換装置の概略ブロックを示すものであ
る（特公昭62−14133号参照）。 図中、30は変換の途中段階でデータを記憶するRAM、3
1はRAM30へ入力するデータを選択する入力データ選択回
路、32はRAM30のアドレスを選択するアドレス選択回
路、33は変換途中のデータのアドレスを発生するアドレ
ス発生回路、34,35はRAM30のデータを一時的に保存する
ラッチ、36はレジスタ34,35のデータを加減算する加算
回路である。また、40は高速アダマール変換されるべき
被変換データ、41は変換結果の出力を示す変換データ、
42はデータの書込読出時に必要とするアドレス信号であ
る。また、43はこの変換装置の動作モードを切換える書
込読出変換切換信号、44は加減算器36の加算モードまた
は減算モードを指定し、アドレス発生回路33にそのモー
ドを伝える加減算制御信号である。 以上の様に構成された高速アダマール変換装置につい
て、以下その動作について説明する。 最初は、書込読出変換切換信号43により、書込モード
となり、入力データ選択回路31を被変換データ40を選択
する様にし、アドレス選択回路32をアドレス（データ書
込時）42を選択する様にして、被変換データ40をRAM30
に書込む。 次に変換モードとなり、第10図または第12図のアルゴ
リズムにより、データは逐次変換される。即ち、変換途
中のアドレスをアドレス発生回路33で発生させ、このア
ドレスに対応したデータをRAM30より読出し、ラッチ3
4、35に一時保存し、加減算回路36にデータを送り、加
減算制御信号44により、加算または減算を行い、その結
果を入力データ選択回路31を経て、RAM30に書込む。こ
のサイクルをｎ×ｍ回繰返して、最後に書込読出変換切
換信号43により、アドレス選択回路32をアドレス（デー
タ読出時）42を選択する様にして、変換データ41を出力
して変換を完了する。 発明が解決しようとする問題点 しかし、ここで従来例の構成からわかる様に、記憶装
置RAM30のデータ線が入出力各１ワードしかない為、ア
ドレス操作により変換を行う。この為、変換サイクル数
がｎ×ｍ回と多くなり、画像データの如き高速データを
リアルタイムで処理することが困難となる問題点を有し
ていた。 本発明は、上記問題点に鑑み、高速アダマール変換に
於ける変換サイクル数をｍ回に減少せしめ、画像データ
の如き高速データをリアルタイムで処理できる高速アダ
マール変換装置を提供することを目的とするものであ
る。 問題点を解決するための手段 この目的を達成するために、本発明の高速アダマール
変換装置は記憶装置に夫々が各１ワードの入出力線を持
つｎ個のレジスタ群を使用し、データ選択操作と（n/
2）個の加減算器群により高速アダマール変換を行うこ
とを特徴とする。 作用 この構成によって、従来ｎ×ｍ回要していた変換サイ
クルをｍ回と大幅に減少せしめ、画像データの如き高速
データを既存のデバイスにより、リアルタイムで、経済
的に高速アダマール変換できることになる。 実 施 例 本発明は第12図のアルゴリズムを採用しており、以下
その一実施例を画面を参照しながら説明する。 第１図は本発明の一実施例（８次高速アダマール変換
装置）の概略ブロック図を示すものである。図中、１は
データ選択信号により、被変換データ群X0（０）〜X
0（７）と変換途中のデータ群S0〜S7を選択するデータ
セレクタ群D0〜D7、２はレジスタクロックCRにより前記
データセレクタ群１の出力を記憶するレジスタ群R0〜
R7、３はデータ選択ビットBk〔ｑ〕（ｋ＝1,2,…,6:q＝
0,1,2）により前記レジスタ群２の出力を選択するマル
チプレクサ群M1〜M6、４は加減算器A0被加減算入力
（＋）は前記レジスタ群２のレジスタR0の出力に、また
加減算器A3加減算入力（−）はレジスタR7の出力に夫々
直接接続され、他の加減算器A0〜A3の被加減算入力
（＋）は前記マルチプレクサ群のMk（ｋ＝2,4,6）の出
力に、加減算入力（−）はMk（ｋ＝1,3,5）の出力に接
続されるか加減算器群A0〜A3、５は前記加減算器群４の
Al（ｌ＝0,1,2,3）の出力をラッチL2lL2l+1に入力し、
その出力S0〜S7を前記データセレクタ群１に入力するラ
ッチ群L0〜L7である。 以上のように構成された８次高速アダマール変換装置
について、第２図のタイミング図を用いながら、以下そ
の動作について説明する。 まず初期状態に於てはデータセレクタ群１はデータ選
択信号Ｄにより、被変換データX0（０）〜X0（７）を選
択する。データセレクタ群１の出力はレジスタロックCR
の立ち上りよりレジスタ群２に記憶される。引続いて変
換状態に入り、第12図の流れ図でも明らかな様に、レジ
スタR0の出力は常に被加減数になるので、加減算器A0の
被加減入力（＋）に直接入力され、またレジスタR7の出
力は常に加減数になるので、加減算器A3の加減数入力
（−）に直接入力される。また残りのレジスタR1〜R6の
出力はマルチプレクサ群３に供給され、データ選択ビッ
トBk〔ｑ〕（ｋ＝12,…6,;q＝0,1,2）により、マルチプ
レクサ群３の出力は夫々レジスタR1〜R6を選択する。第
１図に示す如く、マルチプレクサMk（ｋ＝1,3,5）の出
力は残りの加減算器群４の加減数入力（−）に、またマ
ルチプレクサMk（ｋ＝2,4,6）の出力は被加減数入力
（＋）に供給される。加減算器群４は第２図の加減算制
御信号Ｐの（＋）と示す期間に加算モードとなり、その
出力はラッチLk（ｋ＝0,2,4,6）に供給され、第２図の
偶数ラッチクロックC+の立ち上りにより一時保存され
る。 一方、加減算制御信号Ｐの（−）と示す期間に減算モ
ードとなり、その出力はラッチLk（ｋ＝1,3,5,7）に供
給され、奇数ラッチクロックC-の立上りにより一時保存
される。ラッチ群５の出力S0〜S7はデータセレクタ群１
に供給され、データセレクタ群１はデータ選択信号によ
り、ラッチ群５の出力S0〜S7を選択し、レジスタ群２に
供給して、第一の変換サイクルを終了する。この変換サ
イクルをｍ回繰返えすことにより、高速アダマール変換
が完了し、第２図のレジスタクロックCRの最後のパルス
の立上りにより、レジスタ群２は変換データ群X3（０）
〜X3（７）を記憶し、その出力により変換データ群X
3（０）〜X3（７）を得る。 ここで、マルチプレクサ群M1〜M6のデータ選択ビット
Bk〔ｑ〕（ｋ＝１〜6;q＝0,1,2）を求めるアルゴリズム
を第６図に示す。第６図に於て、Ak〔ｑ〕（ｋ＝１〜6;
q＝0,1,2）はマルチプレクサMkを添字ｋを２進数で表現
した固定ビットである。例えば、ｋ＝３とすれば、２進
数表現では011となるから、A3 BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high-speed and economical high-speed Hadamard conversion device that can be constituted by existing devices. 2. Description of the Related Art When processing analog signals such as images and sounds, an FFT
Orthogonal transformation techniques such as (Fast Fourier Transform) and FHT (Fast Hadamard Transform) are generally used. And
Various algorithms for these orthogonal transformations have been proposed, and their effects have been improved. However, it is not always sufficient to achieve both high speed and economy. First, in order to facilitate understanding of the fast Hadamard transform apparatus of the present invention, one of the first algorithms will be described with reference to the flowchart of FIG. 10 taking an eighth-order case as an example. In this figure, X 0 (0) to X 7 indicate converted inputs, X 3 (0) to X 3 (7) indicate converted outputs, and X h-1 and X h-1
Xh is connected by the relationship shown in FIG. X 3 (0) to X
In order to further arrange 3 (7) in the order of the alternating number, i in X 3 (i) is expressed in the binary system, and the result obtained by rearranging the bits in the reverse order is read in the alternating binary system, and the value is read. Should be the new number. For example, if i = 011, 110 is an alternating binary number, and X 3 (i) represents a component having an alternating number of 4. There is also a method of rearranging the input X 0 (0) to X 0 (7) such that X 3 (0) to X 3 (7) themselves are arranged in the order of the alternation number before inputting. That is, when i in X 0 (i) is expressed in a binary system, a value obtained by rearranging the bits in the reverse order is read in an alternating binary system, and when the value thereof is j, the X 0 (j ) To the i-th position, and inputting a sequence rearranged, X 3 (0) to X (7) obtained at that time are in the order of the alternation number. For example, since X 0 (3) has i = 011 and according to the above description, j = 4, so X 3 (3) is Y
0 will be replaced by (4). In the case of the order n = 2 m (m = 1, 2,...), The same flow chart can be used, and this can be expressed by the following equation. However, i = 0,1,2, ..., n-1 h = 1,2, ..., mp = 0,1,2, ..., 2 h-1 -1 As is apparent, X h (i) and X h (j) in the h- th transformation are (h−
1) It can be obtained from X h-1 (i) and X h-1 (j) in the stage, and the values X h-1 (i) and X h-1 (j) are used thereafter. no because, in a point that can be used X h-1 (i) and the same location as the storage location for X h (i). That is, X
Since h (i) is obtained when X h-1 (i) can be rewritten content location which has been stored in the X h (i) becomes a value of, n
The storage location required in the middle of the conversion for obtaining the next fast Hadamard conversion is only required to store n numerical values. A second algorithm with similar features is shown in FIG. In this case, it can be expressed by the following equation. However, i = 0,1,2, ..., n-1 h = 1,2,3, ..., m p = 0,1,2, ..., 2 mh -1 Fig.13 shows such an algorithm 1 is a schematic block diagram of a conventional high-speed Hadamard transform apparatus (see Japanese Patent Publication No. 62-14133). In the figure, 30 is a RAM for storing data in the middle of conversion, 3
1 is an input data selection circuit for selecting data to be input to the RAM 30, 32 is an address selection circuit for selecting an address of the RAM 30, 33 is an address generation circuit for generating an address of data being converted, and 34 and 35 are data for the RAM 30. A latch 36 for temporarily storing data is an adder circuit for adding and subtracting data in the registers 34 and 35. Also, 40 is converted data to be subjected to high-speed Hadamard conversion, 41 is conversion data indicating an output of a conversion result,
Reference numeral 42 denotes an address signal required for writing and reading data. Reference numeral 43 denotes a write / read conversion switching signal for switching the operation mode of the conversion device, and reference numeral 44 denotes an addition / subtraction control signal for designating the addition mode or the subtraction mode of the adder / subtractor 36 and transmitting the mode to the address generation circuit 33. The operation of the high-speed Hadamard transform apparatus configured as described above will be described below. At first, the write mode is set by the write / read conversion switching signal 43, the input data selection circuit 31 selects the data to be converted 40, and the address selection circuit 32 selects the address (during data writing) 42. And the converted data 40 is stored in the RAM 30
Write to. Next, a conversion mode is set, and the data is sequentially converted by the algorithm of FIG. 10 or FIG. That is, an address during conversion is generated by the address generation circuit 33, data corresponding to this address is read from the RAM 30,
The data is temporarily stored in 4 and 35, data is sent to the addition / subtraction circuit 36, and addition or subtraction is performed by the addition / subtraction control signal 44. This cycle is repeated n × m times. Finally, the address selection circuit 32 selects the address (during data reading) 42 by the write / read conversion switching signal 43, and outputs the conversion data 41 to complete the conversion. I do. Problems to be Solved by the Invention However, as can be seen from the configuration of the conventional example, since the data line of the storage device RAM 30 has only one word for each input and output, conversion is performed by address operation. For this reason, the number of conversion cycles increases to n × m, and there is a problem that it is difficult to process high-speed data such as image data in real time. An object of the present invention is to provide a high-speed Hadamard conversion device capable of reducing the number of conversion cycles in high-speed Hadamard conversion to m times and processing high-speed data such as image data in real time in view of the above problems. It is. Means for Solving the Problems In order to achieve this object, a fast Hadamard transform apparatus according to the present invention uses a group of n registers each having an input / output line of one word for a storage device, and performs a data selection operation. And (n /
2) High-speed Hadamard transform is performed by a group of adder / subtracters. Operation With this configuration, the number of conversion cycles conventionally required n × m times is greatly reduced to m times, and high-speed data such as image data can be economically converted to real-time, high-speed Hadamard conversion using existing devices. Embodiment The present invention employs the algorithm of FIG. 12, and an embodiment thereof will be described below with reference to a screen. FIG. 1 is a schematic block diagram showing an embodiment (eighth-order fast Hadamard transform device) of the present invention. In the figure, reference numeral 1 denotes a data selection signal, and the data group to be converted X 0 (0) to X
0 (7) and conversion data selector group D 0 to D 7 to select the data group S 0 to S 7 in the middle, 2 register clock C R by registers R 0 for storing the output of the data selector group 1
R 7 and 3 are data selection bits B k [q] (k = 1, 2,..., 6: q =
The multiplexer groups M 1 to M 6 , 4 which select the output of the register group 2 according to (0, 1, 2), the adder / subtractor A 0 the added / subtracted input (+) is the output of the register R 0 of the register group 2, and subtracter a 3 subtraction input (-) is the register R 7 connected outputted respectively direct, the other of the subtraction input of the subtracter a 0 to a 3 (+) of the multiplexer group M k (k = 2,4 , 6), the addition / subtraction input (−) is connected to the output of M k (k = 1, 3, 5) or the addition / subtraction unit group A 0 to A 3 , 5
The output of A l (l = 0,1,2,3) is input to the latch L 2l L 2l + 1 ,
The outputs S 0 to S 7 are latch groups L 0 to L 7 which input the data selector group 1. The operation of the 8th-order fast Hadamard transform device configured as described above will be described below with reference to the timing chart of FIG. First, in the initial state, the data selector group 1 selects the data to be converted X 0 (0) to X 0 (7) by the data selection signal D. The output of the data selector group 1 is the register lock C R
Is stored in the register group 2 from the rising edge of. Subsequently, the conversion state is entered, and as is clear from the flow chart of FIG. 12, the output of the register R 0 is always the addend / subtractive number, so that it is directly input to the add / subtract input (+) of the adder / subtractor A 0 , the output of the register R 7 is always the number of acceleration, acceleration and number of input of adder-subtracter a 3 (-) are input directly. The outputs of the remaining registers R 1 to R 6 are supplied to the multiplexer group 3, and the data selection bits B k [q] (k = 12,..., 6; q = 0, 1, 2) The output selects registers R 1 to R 6 respectively. As shown in FIG. 1, the output of the multiplexer M k (k = 1, 3, 5) is supplied to the adder / subtractor input (−) of the remaining adder / subtractor group 4 and the multiplexer M k (k = 2, 4, 6). Is supplied to the addend / subtract input (+). The adder / subtractor group 4 enters the addition mode during the period indicated by (+) of the addition / subtraction control signal P in FIG. 2, and its output is supplied to the latch L k (k = 0, 2, 4, 6), The data is temporarily stored when the even latch clock C + rises. On the other hand, addition and subtraction control signal P (-) and period becomes subtraction mode shown, the output of which is supplied to the latch L k (k = 1,3,5,7), the odd-numbered latch clock C - is temporarily stored by the rising of You. The outputs S 0 to S 7 of the latch group 5 are the data selector group 1
, And the data selector group 1 selects the outputs S 0 to S 7 of the latch group 5 according to the data selection signal and supplies them to the register group 2 to complete the first conversion cycle. By to the conversion cycle m Kaiku Kaee, Fast Hadamard conversion is complete, the rising edge of the last pulse of the register clock C R of FIG. 2, the register group 2 converts data group X 3 (0)
~ X 3 (7) is stored, and the converted data group X
3 (0) to X 3 (7) are obtained. Here, the data selection bit multiplexer group M 1 ~M 6
FIG. 6 shows an algorithm for obtaining B k [q] (k = 1 to 6; q = 0, 1, 2). In FIG. 6, A k [q] (k = 1 to 6;
(q = 0, 1, 2) is a fixed bit that expresses the suffix k of the multiplexer M k in a binary number. For example, if k = 3, since it is 011 in binary notation, A 3
〔０〕＝1,A3〔１〕＝1,A
3〔２〕＝０となる。第６図からも明らかな様に、第12
図のX0→X1の変換時にはBk〔ｑ〕＝Ak〔ｑ〕となり、Xh
→Xh+1（ｈ＝0,1,2）の変換時には、０番目のビット位
置とｈ番目のビット位置を変換することにより、B
k〔ｑ〕（ｋ＝１〜6;q＝0,1,2）を得ることが出来る。
これを真理値図にしたのが第７図である。第７図に於い
て、カウンタ出力C0,C1、デコーダ出力a,b,cはデータ選
択ビットBk〔ｑ〕（ｋ＝１〜6;q＝0,1,2）を生成する為
に設けられたもので、本実施例の場合、前記カウンタは
３進カウンタである。 また、16次高速アダマール変換に於いても同様のこと
が言え、データ選択ビットBk〔ｑ〕（ｋ＝１〜14;q＝0,
1,2,3）の生成アルゴリズムを第８図に、また、その真
理値図を第９図に示す。第8,9図に於ける各変数は第6,7
図に於る各変数と同様の意味を持つ。このような手段に
よりｎ次（ｎ＝2m）の高速アダマール変換に於ても同様
のデータ選択ビットの生成アルゴリズムが成立する。 このアルゴリズムを本実施例（８次高速アダマール変
換装置）に於いてハードウェアで構成したのが第３回で
ある。図中、６は３進カウンタ、７はデューダ、８〜16
はAND回路、17〜19はOR回路である。またCTは３進カウ
ンタクロック、Ｒは３進カウンタリセット信号、C0,C1
は３進カウンタ出力、a,b,cはデコーダ出力である。 以上の如く構成されたデータ選択ビット発生回路の動
作について、第２図のタイミング図を用いて以下説明す
る。３進カウンタ６は３進カウンタリセット信号により
リセットされ、その出力はC0＝0,C1＝０となり、デコー
ダ７に供給される。デコーダ７はこのC0,C1をデコード
し、ａ＝1,b＝0,c＝０となる。従って、第３図から明ら
かな様にBk〔ｑ〕＝Ak〔ｑ〕（ｋ＝１〜6,q＝0,1,2）と
なる。引続いて、３進カウンタクロックの第一の立上り
で３進カウンタ出力はC0＝1,C1＝０となり、デコーダ出
力はａ＝0,b＝1,c＝０となって、Bk [0] = 1, A 3 [1] = 1, A
3 [2] = 0. As is clear from FIG.
In the conversion of X 0 → X 1 in the figure, B k [q] = Ak [q], and X h
→ At the time of conversion of X h + 1 (h = 0, 1, 2), by converting the 0th bit position and the hth bit position,
k [q] (k = 1 to 6; q = 0, 1, 2) can be obtained.
FIG. 7 shows this as a truth diagram. In FIG. 7, the counter outputs C 0 and C 1 and the decoder outputs a, b and c are used to generate data selection bits B k [q] (k = 1 to 6; q = 0, 1, 2). In the case of the present embodiment, the counter is a ternary counter. The same can be said for the 16th-order fast Hadamard transform, and the data selection bits B k [q] (k = 1 to 14; q = 0,
The generation algorithm of (1, 2, 3) is shown in FIG. 8, and its truth diagram is shown in FIG. The variables in Figs. 8 and 9 are
It has the same meaning as each variable in the figure. By such means, a similar data selection bit generation algorithm is established in the n-th order (n = 2 m ) fast Hadamard transform. It is the third time that this algorithm is implemented by hardware in this embodiment (8th-order high-speed Hadamard transform device). In the figure, 6 is a ternary counter, 7 is a duder, 8 to 16
Is an AND circuit, and 17 to 19 are OR circuits. C T is a ternary counter clock, R is a ternary counter reset signal, C 0 , C 1
Is a ternary counter output, and a, b, and c are decoder outputs. The operation of the data selection bit generation circuit configured as described above will be described below with reference to the timing chart of FIG. The ternary counter 6 is reset by a ternary counter reset signal, and its outputs become C 0 = 0 and C 1 = 0, and are supplied to the decoder 7. The decoder 7 decodes C 0 and C 1 so that a = 1, b = 0, and c = 0. Therefore, as is apparent from FIG. 3, B k [q] = A k [q] (k = 1 to 6, q = 0, 1, 2). Subsequently, at the first rising edge of the ternary counter clock, the ternary counter output becomes C 0 = 1, C 1 = 0, and the decoder output becomes a = 0, b = 1, c = 0, and B k
〔０〕＝Ak〔１〕,B
k〔１〕＝AK [0] = A k [1], B
k [1] = A K
〔０〕,Bk〔２〕＝Ak〔２〕と０番目と１番
目のデータ選択ビットの位置が交換される。更に３進カ
ウンタクロックの最後の立合いで３進カウンタ出力はC0
＝0,C1＝１となり、デコーダ出力はａ＝0,b＝0,c＝１と
なり、 Bk [0], B k [2] = A k [2] and the positions of the 0th and 1st data selection bits are exchanged. Further, at the last rising edge of the ternary counter clock, the ternary counter output becomes C 0.
= 0, C 1 = 1, and the decoder outputs a = 0, b = 0, c = 1, and B k
〔０〕＝Ak〔２〕,Bk〔１〕＝AK [0] = A k [2], B k [1] = A K
〔０〕,Bk〔２〕＝
Ak〔１〕となって、前記の状態より０番目と２番目のデ
ータ選択ビットの位置が変換される。 ここで本実施例の８次高速アダマール変換装置に於
て、第３図の回路は６個必要となるが、第４図の如く、 Ak〔ｑ〕（ｋ＝１〜6,q＝１〜２）は固定ビットである
ので、 Bk〔ｑ〕（ｋ＝１〜6,q＝0,1,2）は0,1あるいはデコ
ーダ出力a,b,の論理和で表現できるので、回路は大幅に
簡単化されて第５図の如くになる。図中、３進カウンタ
６およびデューダ７は第３図の同じ動作をし、20〜27は
OR回路である。なお、図中B0〔ｑ〕（ｑ＝0,1,2）は全
て０となるから、常にレジスタR0が選ばれ、 B7〔ｑ〕（ｑ＝0,1,2）は全て１となるから、常にレ
ジスタR7が選ばれるので、この点からもマレチプレクサ
M0,M7省略できる。 発明の効果 以上のように、本発明によれば、 ｎ次（ｎ＝2m）の高速アダマール変換装置に於いて、従
来ｎ×ｍ回の変換サイクルを必要としたものが、ｍ回の
サイクルと大幅に短縮でき、画像データの如き高速デー
タをリアルタイムで取り扱うことが可能となり、その実
用的効果は大なるものである。[0], B k [2] =
As A k [1], the positions of the 0th and 2nd data selection bits are converted from the above state. Here, in the eighth-order fast Hadamard transform apparatus of the present embodiment, six circuits of FIG. 3 are required, but as shown in FIG. 4, A k [q] (k = 1 to 6, q = 1 2) are fixed bits, so that B k [q] (k = 1 to 6, q = 0, 1, 2) can be represented by the logical sum of 0, 1 or the decoder outputs a, b. Is greatly simplified as shown in FIG. In the figure, the ternary counter 6 and the duder 7 operate the same as in FIG.
OR circuit. In the figure, B 0 [q] (q = 0, 1, 2) is all 0, so the register R 0 is always selected, and B 7 [q] (q = 0, 1, 2) is all 1 Therefore, the register R 7 is always selected.
M 0 and M 7 can be omitted. Effect of the Invention As described above, according to the present invention, in the n-th order (n = 2 m ) high-speed Hadamard conversion device, the one that conventionally required n × m conversion cycles is replaced by m cycles It is possible to handle high-speed data such as image data in real time, and the practical effect is great.
第１図は本発明の一実施例における高速アダマール変換
装置の概略ブロック図、第２図は第１図，第３図，第５
図に用いられる各種制御信号のタイミング図、第３図は
第１図におけるデータ選択ビット発生回路の回路図、第
４図は各データ選択ビットの論理説明図、第５図はデー
タ選択ビット発生回路の簡単化した回路図、第６図およ
び第８図はそれぞれ８次および16次の高速アダマール変
換装置に於ける本発明のデータ選択ビット生成のアルゴ
リズムを示すフローチャート、第７図および第９図はそ
れぞれ８次および16次の高速アダマール変換装置におけ
る本発明のデータ選択ビットの真理値説明図、第10図は
高速アダマール変換を行うためのアルゴリズムを示すフ
ローチャート、第11図は第10図および第12図の表記方法
を説明するための模式図、第12図は高速アダマール変換
を行うための他のアルゴリズムを示すフローチャート、
第13図は高速アダマール変換装置の従来例を示す概略ブ
ロック図である。 １……データセレクタ群、２……レジスタ群、３……マ
ルチプレクサ群、４……加減算器群、５……ラッチ群、
６……３進カウンタ、７……デコーダ。FIG. 1 is a schematic block diagram of a high-speed Hadamard transform apparatus according to one embodiment of the present invention, and FIG. 2 is a schematic diagram of FIGS.
FIG. 3 is a circuit diagram of the data selection bit generation circuit in FIG. 1, FIG. 4 is a logic explanatory diagram of each data selection bit, and FIG. 5 is a data selection bit generation circuit. FIGS. 6 and 8 are flow charts showing an algorithm for generating data selection bits of the present invention in an 8th and 16th order Hadamard transform apparatus, respectively. FIGS. FIG. 10 is a diagram for explaining the truth value of a data selection bit of the present invention in an 8th-order and 16th-order high-speed Hadamard transform device, FIG. 10 is a flowchart showing an algorithm for performing fast Hadamard transform, FIG. Schematic diagram for explaining the notation method of the diagram, FIG. 12 is a flowchart showing another algorithm for performing the fast Hadamard transform,
FIG. 13 is a schematic block diagram showing a conventional example of a high-speed Hadamard transform device. 1 data selector group, 2 register group, 3 multiplexer group, 4 adder / subtractor group, 5 latch group,
6 ... ternary counter, 7 ... decoder.
Claims (2)
において、変換初期にはｎ個の被変換データ群を変換途
中にはｎ個の変換途中のデータ群をそれぞれ選択するデ
ータセレクタ群と、前記データセレクタの出力を記憶す
るｎ個のレジスタ群とを備え、前記レジスタ群の０番目
と（ｎ−１）番目のレジスタを除くレジスタ群の出力を
それぞれｍビットのデータ選択ビットにより選択される
（ｎ−２）個のマルチプレクサ群に入力し、前記レジス
タ群の０番目のレジスタの出力を０番目の加減算器の被
加減数入力に、ｎ番目のレジスタの出力を（（n/2）−
１）番目の加減算器の加減数入力にそれぞれ直接入力
し、前記マルチプレクサ群の偶数番目（2,4,6,…，｛ｎ
−２））のマルチプレクサの出力を他の被加減数入力
に、奇数番目（1,3,5,…，（ｎ−３））のマルチプレク
サの出力を他の加減数入力にそれぞれ入力する（n/2）
個の加減算器群を備え、前記加減算器群は加減算制御信
号により加算モードまたは減算モードとなり、加算モー
ド中には前記加減算器群の出力を偶数番目（0,2,4,…，
（ｎ−２））のラッチに一時保存し、減算モード中には
奇数番目（1,3,5,…，（ｎ−１））のラッチに一時保存
するラッチ群を備え、前記ラッチ群の出力を変換途中の
データとして前記データセレクタに入力し、このサイク
ルをｍ回繰返すことにより変換データ群を前記レジスタ
群の出力より得るようにしたことを特徴とする高速アダ
マール変換装置。1. An n-order (n = 2 m ) high-speed Hadamard transform apparatus, wherein a data selector for selecting n data groups to be converted in the initial stage of conversion and n data groups in the middle of conversion during conversion. And an n number of register groups for storing the output of the data selector. The output of the register group excluding the 0th and (n-1) th registers of the register group is respectively set by m data selection bits. Input to the selected (n-2) multiplexer groups, output of the 0th register of the register group to the addend / subtractive input of the 0th adder / subtractor, and output of the nth register to ((n / 2)-
1) Directly input to the adder / subtractor inputs of the adder / subtracter, and to the even-numbered (2,4,6,.
-2)) The multiplexer output is input to the other addend / subtractive inputs, and the output of the odd-numbered (1,3,5,..., (N-3)) multiplexer is input to the other addend / subtractive inputs (n / 2)
The adder / subtractor group is set to an addition mode or a subtraction mode by an addition / subtraction control signal. During the addition mode, the output of the adder / subtractor group is set to an even number (0, 2, 4,...).
(N-2)), and a latch group for temporarily storing in the odd-numbered (1,3,5,..., (N-1)) latches during the subtraction mode. A high-speed Hadamard conversion apparatus wherein an output is input to the data selector as data being converted, and this cycle is repeated m times to obtain a converted data group from the output of the register group.
れｍビットのデータ選択ビットをｈ番目（ｈ＝1,2,…,
m）番目の変換サイクルにおいて決定するに際し、ｋ番
目（ｋ＝1,2,3,…，（ｎ−２））のマルチプレクタ番号
ｋを２進数ｍビットで表現し、０番目のビット位置とｈ
番目のビット位置を交換することにより、ｈ番目の変換
サイクルに於けるデータ選択線ビットを得るようにした
ことを特徴とする特許請求の範囲第１項記載の高速アダ
マール変換装置。2. An m-th data selection bit of each of the (n-2) multiplexer groups is set to an h-th (h = 1, 2,...,
When determining in the m) th conversion cycle, the k-th (k = 1, 2, 3,..., (n−2)) multiplexer number k is represented by m binary bits, and the 0th bit position and h
2. The high-speed Hadamard conversion device according to claim 1, wherein the data selection line bit in the h-th conversion cycle is obtained by exchanging the bit position of the data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62186241A JP2574312B2 (en) | 1987-07-24 | 1987-07-24 | High speed Hadamard converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62186241A JP2574312B2 (en) | 1987-07-24 | 1987-07-24 | High speed Hadamard converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6429970A JPS6429970A (en) | 1989-01-31 |
| JP2574312B2 true JP2574312B2 (en) | 1997-01-22 |
Family
ID=16184820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62186241A Expired - Lifetime JP2574312B2 (en) | 1987-07-24 | 1987-07-24 | High speed Hadamard converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2574312B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7680344B2 (en) | 2004-04-22 | 2010-03-16 | Sanyo Electric Co., Ltd. | Encoding control circuit and encoding circuit |
| US7711046B2 (en) | 2004-04-22 | 2010-05-04 | Sanyo Electric Co., Ltd. | Encoding circuit |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5561618A (en) * | 1993-12-22 | 1996-10-01 | Qualcomm Incorporated | Method and apparatus for performing a fast Hadamard transform |
-
1987
- 1987-07-24 JP JP62186241A patent/JP2574312B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7680344B2 (en) | 2004-04-22 | 2010-03-16 | Sanyo Electric Co., Ltd. | Encoding control circuit and encoding circuit |
| US7711046B2 (en) | 2004-04-22 | 2010-05-04 | Sanyo Electric Co., Ltd. | Encoding circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6429970A (en) | 1989-01-31 |
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