JP2573651B2 - 信号処理装置 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、信号処理装置に関し、更に詳しくは、信号
処理回路の故障を検査することが可能な信号処理装置に
関する。

（発明の背景） 近年、信号処理回路には、ゲートアレイ等に代表され
るカスタムICが多数使用されている。更に、装置の多機
能化のためにカスタムIC1個あたりの入出力数は増加す
ると共に、多数のカスタムICが直列若しくは並列に接続
されている。

この様なICのパッケージとしては、入出力を多数使用
できるフラット型，チップキャリア型に代表される表面
実装型が多く使用されている。この様な場合、表面実装
時にオープン（テンプラ），部品の位置ずれ，パターン
断線等により、回路が断線し、正常に動作しない場合が
ある。その他、半田ブリッジやパターンショートを原因
とするものや、IC自体の故障を原因とする回路故障も考
えられる。

これらの回路故障を発見する方法としては、以下の方
法がある。

（１）目視による外観チェック。

（２）テスタを使用し、２点間の導通検査。

（３）ICの入出力信号の波形観測。

（４）所定のプログラムにより動作させ、ボードテスタ
で各部の信号を確認する。

（発明が解決しようとする課題） 上記した方法によれば、以下に述べるような欠点があ
る。その欠点について、上記の項目に合わせて説明す
る。

（１）〜（３）人間の経験に頼るため、故障の発見率
を高くできない。また、熱練や多くの工数を要する。

（４）専用の装置（専用ボードテスタ）を必要とする
ため、費用がかかる。また、専用のプログラムの作成な
どの工数を要する。

フラットパッケージICを使用している場合は、そのま
までは検査することができない。また、高密度実装の基
板ではボードテスタのコンタクトプローブを使用するこ
とができず、検査不可能である。

また、故障発生から対処までの間に、異常動作をし、
他の部品の破壊，事故をもたらす恐れもある。

本発明は上記問題点に鑑みてなされたもので、その目
的とするところは、簡単な構成で、信号処理回路等の故
障検査が容易にできる信号処理装置を実現することにあ
る。

（課題を解決するための手段） 上記課題を解決する本発明は、信号処理を行うため、
データ伝達手段を介し直列に接続されたICからなる第１
及び第２の信号処理手段と、前記第１の信号処理手段に
データを与えるコントロール手段とを有する信号処理装
置であって、前記第２の信号処理手段は、前記データ伝
達手段を介し前記第１の信号処理手段から与えられる入
力データを記憶する入力データ記憶手段と、該入力デー
タ記憶手段で記憶されたデータを前記データ伝達手段を
介し前記第１の信号処理手段に返送するデータ返送手段
とを具備し、前記第１の信号処理手段は、前記コントロ
ール手段から与えられたデータを前記データ伝達手段を
介して前記第２の信号処理手段へ出力するデータを記憶
する出力データ記憶手段と、該出力データ記憶手段で記
憶されたデータと前記データ返送手段から返送されたデ
ータとを比較することにより第２の信号処理手段との間
の前記データ伝達手段の故障を検出する故障検出回路と
を具備したことを特徴とするものである。

（作用） 本発明では、コントロール手段が第１の信号処理手段
にデータ（検査データ）を与える。第１の信号処理手段
からデータ伝送手段を介して第２の信号処理手段に供給
された検査データを入力データ記憶手段が記憶する。デ
ータ返送手段は入力データ記憶手段で記憶された検査デ
ータを第１の信号処理手段に返送する。第１の記憶手段
内の出力データ信号処理手段は、第２の信号処理手段に
出力した検査データを記憶している。この出力データ記
憶手段の記憶データと、データ返送手段から返送された
データとを比較して、両者が異なっていれば故障と判断
する。

（実施例） 以下、図面を参照して、本発明の実施例を詳細に説明
する。

第１図は本発明の一実施例の要部の構成を示す構成図
である。

図において、10はIC等で構成され、ｎ（ｎは１以上の
正の整数）チャンネルの信号処理を行う第１信号処理手
段である。ここで、10aはテストと通常動作とを切換え
るためのテストモードデータが印加される端子、10bは
テスト時にテストデータが印加される端子、10cはテス
ト時にテストトリガが印加される端子である。11は第１
チャンネルの信号処理部（図示せず）からの信号を出力
するための第１出力部である。11aはテストモードデー
タに従い、信号処理部からの信号若しくはテストデータ
を切換えるセレクタ、11bはテストトリガによって状態
が制御される出力バッファ、11cは信号線を介して第２
信号処理手段の入力端子とデータの授受を行うための出
力端子、11dはテストトリガによってスルー状態及びラ
ッチ状態が切替わるＤタイプラッチ回路（以下、単にラ
ッチ回路という）、11eは出力端子11cに表れているデー
タを増幅する入力バッファ、11fはラッチ回路11dの出力
と入力バッファ11eの出力とを比較することにより回路
の異常を検出する排他的論理和回路、11gは排他的論理
和回路11fの異常時における出力を増幅する出力バッフ
ァ、11hは異常検出信号出力端子である。以下、第ｎチ
ャンネルの第ｎ出力部1nまで同じ構成であるため、説明
は省略する。20はIC等で構成され、ｎチャンネルの信号
処理を行う第２信号処理手段である。この第２信号処理
手段20は、第１信号処理手段10の出力を更に信号処理す
るため、各チャンネルの入力端子は第１信号処理手段10
の各出力端子と信号線を介して直列接続されている。20
aはテスト時にテストトリガが印加される端子である。2
1は第１出力部11からの信号を入力し、信号処理部（図
示せず）に伝達するための第１入力部である。21aは信
号線を介して第１信号処理手段10の出力端子とデータの
授受を行うための入力端子、21bは入力端子21aを通過し
たデータを増幅して信号処理部（図示せず）に伝達する
ための入力バッファ、21cはテストトリガによってスル
ー状態及びラッチ状態が切替わるラッチ回路、21dはテ
ストトリガによって状態が制御される出力バッファであ
る。以下、第ｎチャンネルの第ｎ入力部2nまで同じ構成
であるため、詳細な説明は省略する。

第２図は本発明の全体の概略構成を示す構成図であ
る。図において、第１図と同一物には同一番号を付し、
説明は省略する。30はテストデータ，テストモードデー
タ，テストトリガを発生して、前記第１信号処理手段10
及び第２信号処理手段20に印加するコントロール部、31
はコントロール部30からの指示及び第１信号処理手段10
からの異常検出信号に基づいて表示を行う表示部であ
る。

以下、第１図及び第２図により動作の説明を行う。

先ず、通常の信号処理時の動作について説明する。こ
の時、端子10aに印加されるテストモードデータは０、
端子10c及び端子20aに印加されるテストトリガも０に設
定しておく。この為、セレクタ11aは出力信号側に、出
力バッファ11bはスルー状態に、ラッチ回路11dはスルー
状態に、出力バッファ21dはストップ状態に、ラッチ回
路21はスルー状態になっている。第１信号処理手段の図
示しない信号処理部からの信号はセレクタ11aを通過し
た後、出力バッファ11hを通過し、出力端子11cから信号
線を介して第２信号処理手段に印加される。第２信号処
理手段20の入力端子21aに印加された信号は入力バッフ
ァ21bを通過した後、図示しない信号処理部に供給され
て所定の信号処理が施される。尚、この時、排他的論理
和回路11fの両入力端子に与えられる信号は同一である
ため出力は０（正常）であり、異常検出信号は出力され
ない。ここでは、第１チャンネルの動作について説明し
たが、第ｎチャンネルまで同様の動作を行う。

次に、テストモード時の動作について説明する。この
テストモードは電源投入直後若しくは信号処理後などに
行う。この時、端子10aに印加されるテストモードデー
タは１に、端子10c及び端子20aに印加されるテストトリ
ガは０に設定しておく。この為、セレクタ11aはテスト
データ側に切替わっており、出力バッファ11bはスルー
状態に、ラッチ回路11dはスルー状態に、出力バッファ2
1dはストップ状態に、ラッチ回路21はスルー状態になっ
ている。

コントロール部30からテストデータとして０が与えら
れると、このテストデータはセレクタ11aを通過した
後、出力バッファ11bを通過して、第２信号処理手段の
入力端子に印加される。このデータは入力バッファ21b
を通過し、ラッチ回路21cにも与えられている。また、
バッファ11eの出力データとラッチ回路11dの出力はとも
に０であり、排他的論理和回路11fの出力も０（正常）
になっており、異常検出信号は出力されない。

ここで、コントロール部30からのテストトリガを１に
変更すると、出力バッファ11bはストップ状態に、ラッ
チ回路11dはラッチ状態に、ラッチ回路21cはラッチ状態
に、出力バッファ21dはスルー状態になる。従って、ラ
ッチ回路11dはラッチ状態になる直前のデータ０をラッ
チし、ラッチ回路21cもラッチ状態になる直前のデータ
０をラッチする。ここで、出力バッファ21dがスルー状
態となっており、また出力バッファ11bがストップ状態
になっているために、ラッチ回路21cの出力０が端子21
a,信号線，端子11c,入力バッファ11eを通り排他的論理
和回路11fの一方の入力端子に印加される。排他的論理
和回路11fの他方の入力端子にはラッチ回路11dでラッチ
された出力０が印加されている。この時、排他的論理和
回路11fの両入力端子に与えられる信号は同一であるた
め出力は０（正常）になっており、異常検出信号は出力
されない。

以上の説明では第１信号処理手段10と第２信号処理手
段20との間の信号線に異常が無い場合について説明し
た。次に、第１信号処理手段10と第２信号処理手段20と
の間の信号線若しくは接続状態に異常が有る場合につい
て説明する。

先ず、第１信号処理手段10と第２信号処理手段20との
間が断線している場合について説明する。テストモード
データを１に、テストトリガを０に、テストデータを０
に設定する。この為、ラッチ回路11d及び21cに０が印加
される。ここで、テストトリガを１に設定すると、出力
バッファ11bはストップ状態に、ラッチ回路11dはラッチ
状態に、ラッチ回路21cはラッチ状態に、出力バッファ2
1dはスルー状態になる。従って、ラッチ回路11dはラッ
チ状態になる直前のデータ０をラッチし、ラッチ回路21
cもラッチ状態になる直前のデータ０をラッチする。排
他的論理和回路11fの一方の入力端子にはラッチ回路11d
の出力０が印加されているが、信号線が断線しているた
めに他方の入力（入力バッファ11eの出力）は不定とな
る。そして、テストトリガを0,テストデータを１にした
後にテストトリガを１に変更すると、排他的論理和回路
の一方の入力（ラッチ回路11dの出力）は１になるが、
他方の入力（入力バッファ11eの出力）は不定となる。
この場合、排他的論理和回路の両入力がたまたま同一で
あったとしても、テストデータが０か１のいずれかの場
合で排他的論理和回路の両入力が一致しないことが予想
される。従って、排他的論理和回路11fの出力が１（異
常）になり、異常検出信号が出力される。この異常検出
信号により、表示部31に異常が発生していることが表示
される。以上の説明は、回路がCMOSにより構成されてい
る場合である。回路がTTL,NMOS,PMOS等により構成され
ている場合は、信号線が断線したときは入力バッファ11
eの出力は０又は１に固定されるので、テストデータを
０と１と切り替えることで同様に断線を検出できる。

次に、第１信号処理手段10と第２信号処理手段20との
間が半田ブリッジやパターンショートしている場合、若
しくはバッファが故障している場合について説明する。
この場合でも、正しいレベルの信号の転送が行われない
ので、テストデータを０と１とに切替えることで、前記
同様故障検出を行える。

表示部31としては、発光ダイオード等を用いて、各チ
ャンネルの異常検出信号出力端子にそれぞれ接続する。
この様にすれば、どのチャンネルで異常が発生したかを
容易に確認することができる。

尚、ICの入出力端子数の都合により、各チャンネル毎
に異常検出信号端子を設けることができない場合は、各
チャンネルの排他的論理和回路の出力をそれぞれオア回
路に並列入力してから、単一の異常検出信号出力として
もよい。この方法によれば、いずれかのチャンネルに異
常が生じれば検出できるので、以後テスタ等で導通を確
認すれば良い。１つの装置内に多数のICが配置されてい
る場合には、この方法も故障の早期発見に有効である。

また、異常の説明では、テストデータ，テストトリ
ガ，テストモードデータをコントロール部から出力する
ものとしたが、スイッチを設け手動でデータを与えても
良い。

以上のような構成にすることにより、人間の経験に頼
らず故障を発見できるので、発見率は極めて高い。ま
た、部品の追加を要しないので、部品追加（部品な増
加）に起因する信頼性の低下を防止できる。この為、基
板面積の増加も抑えられる。更に、本発明は、最近多用
されているフラットパッケージのICや高密度実装基板に
も使用できる。また、外部よりの指示若しくは内部タイ
ミングにより自動テストを行うことが可能なので、電源
を切ったり基板を取り外す必要がない。そして、故障検
査を一定期間毎に実行しれば、動作中に故障が発生して
も、故障発生とほぼ同時に検出が可能である。この為、
異常動作，部品の破壊，事故を防止することも可能にな
る。

尚、上記した実施例では、画像処理装置に適用した場
合について説明したが、これに限定されるものではな
く、種々の信号処理装置に適用できることは言うまでも
ない。

（発明の効果） 以上詳細に説明したように、本発明では、複数の信号
処理手段を備えた信号処理装置において、第１の信号処
理手段から第２の信号処理手段に送信したテストデータ
と、これを受信した第２の信号処理手段から第１の信号
処理手段に返送したデータとを比較することにより故障
の検査を行うよう構成している。この為、信号処理装置
内部の故障を、簡単な回路構成で検査し、確実に発見す
ることのできる信号処理装置を実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の要部構成を示す構成図、第
２図は第１図の回路の全体の構成を示す構成図である。 10……第１信号処理手段 10a,10b,10c……端子 11……第１出力部、11a……セレクタ 11b……出力バッファ、11c……出力端子 11d……Ｄタイプラッチ回路 11e……入力バッファ 11f……排他的論理和回路 11g……出力バッファ 11h……異常検出データ出力端子 12……第２出力部、1n……第ｎ出力部 20……第２信号処理手段 20a……端子、21……第１入力部 21a……入力端子、21b……入力バッファ 21c……Ｄタイプラッチ回路 21d……出力バッファ、22……第２入力部 2n……第ｎ入力部、30……コントロール部 31……表示部

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】信号処理を行うため、データ伝達手段を介
   し直列に接続されたICからなる第１及び第２の信号処理
   手段と、前記第１の信号処理手段にデータを与えるコン
   トロール手段とを有する信号処理装置であって、 前記第２の信号処理手段は、前記データ伝達手段を介し
   前記第１の信号処理手段から与えられる入力データを記
   憶する入力データ記憶手段と、該入力データ記憶手段で
   記憶されたデータを前記データ伝達手段を介し前記第１
   の信号処理手段に返送するデータ返送手段とを具備し、 前記第１の信号処理手段は、前記コントロール手段から
   与えられたデータを前記データ伝達手段を介して前記第
   ２の信号処理手段へ出力するデータを記憶する出力デー
   タ記憶手段と、該出力データ記憶手段で記憶されたデー
   タと前記データ返送手段から返送されたデータとを比較
   することにより第２の信号処理手段との間の前記データ
   伝達手段の故障を検出する故障検出回路とを具備したこ
   とを特徴とする信号処理装置。