JP2571521B2 - 差動増幅器 - Google Patents
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Description
号路にNPN型バイポーラ・トランジスタのみを用いる
ことが可能な内部レベル・シフタを有する高精度線形差
動増幅器に関する。
は、従来のレベル・シフト型差動増幅器10の一例を示
している。この差動増幅器10は、レベル・シフト回路
網があるので、NPN型バイポーラ・トランジスタのみ
を用いた半導体処理により構成出来る。信号経路にPN
P型バイポーラ・トランジスタは必要ではない。主差動
増幅器は、トランジスタQ1及びQ2、負荷電流源I1及
びI2並びに利得設定用抵抗器R1を含み、入力端12及
び14には、入力信号INPUTN及びINPUTPが入
力される。トランジスタQ2のコレクタは、コンデンサ
C1及び抵抗器R4で構成されたレベル・シフト回路網に
接続されると共に、トランジスタQ5及びQ6、電流源I
5及びI6並びに負荷抵抗器R5を含む出力増幅器のコレ
クタ入力端に接続されている。同様のレベル・シフト回
路網がコンデンサC2及び抵抗器R2で構成され、トラン
ジスタQ1のコレクタに接続されている。同様構成の出
力増幅器がトランジスタQ3及びQ4、電流源I3及びI4
並びに負荷抵抗器R3で構成されている。増幅器10の
差動出力は、シングル・エンド出力OUTn及びOUTp
として回路ノード16及び18から出力される。図16
の増幅器10に設けられたこれらのレベル・シフト回路
網R2、C2及びR4、C1は、「アディス(Addis)のレ
ベル・シフタ」として一般に知られている。これらレベ
ル・シフト回路網は、主差動増幅器の出力電圧を夫々I
3×R2及びI5×R4の電圧分だけ低下させる。この出力
電圧は、入力電圧以下にシフトすることが出来るので、
多段接続した場合に各段を飽和させないようにすること
が出来る。このような増幅器10の動作についての詳細
は、アディス発明の米国特許第4725790号の明細
書(特公平5−36967号公報)に記載されている。
器は、所謂カスコンプ増幅器、カスコード増幅器その他
の一般に使用される増幅器で置換することが可能であ
る。このような増幅器の入力信号は、トランジスタQ1
及びQ2のエミッタ結合抵抗器R1を流れる信号電流を発
生させる。更に、この信号電流は、出力増幅器のトラン
ジスタQ3〜Q6にも流れる。この結果、十分な駆動電流
が電流源I4、I6、I7及びI8により維持出来るので、
どのトランジスタにおいても最大電流のダイナミックレ
ンジまで動作が遮断されることがない。代表的な例で
は、電流源I4及びI6の電流値は、電流源I7及びI8の
電流値の2倍よりも少しだけ大きく設定される。これら
バイアス電流I4及びI6は、信号が印加されない時に
は、トランジスタQ3−Q4及びQ5−Q6に夫々等しく分
流される。差動増幅器10は、大きな駆動電流を必要と
するのに加えて、レベル・シフト回路網及び出力増幅器
の回路構成は主増幅器の線形性の精度に関して何等寄与
する点がない。よって、全てNPNトランジスタで構成
され、レベル・シフト機能を有する増幅器であって、駆
動電流が小さく、線形性の精度も改善させたいという要
望がある。従って、本発明の目的は、駆動電流が小さ
く、全てNPNトランジスタで構成されたレベル・シフ
ト機能を有する差動増幅器を提供することである。本発
明の別の目的は、線形性の精度を向上した差動増幅器を
提供することである。
器は、同一構成の第1及び第2増幅部分を有し、第1及
び第2増幅部分間を差動結合手段(R1)により結合し
て構成される。これら第1及び第2増幅部分の各々は、
負荷(11又は12)と、電流源(13又は15)と、
上記負荷に結合された第1ノード及び上記電流源に結合
された第2ノードとを有する電圧シフト手段(R2、C
2又はR1、C4)と、シングル・エンド入力端(14
又は12)を有し、且つ上記電圧シフト手段の上記第1
ノードに結合された出力端を有する第1増幅器(Q1又
はQ2)と、上記電圧シフト手段の上記第2ノードに結
合された入力端を有し、且つ差動対の一方にシングル・
エンド出力端(16又は18)を有する差動対形式の第
2増幅器(Q3、Q4又はQ5、Q6)と、上記第1増
幅器に流れるバイアス電流及び信号電流が上記第2増幅
器の上記差動対の他方に流れるように上記第1及び第2
増幅器を結合する結合手段(15又は17)とを含み、
上記第1及び第2増幅部分間において、夫々の上記第1
増幅器のシングル・エンド入力端により差動入力端が構
成され、夫々の上記第2増幅器のシングル・エンド出力
端により差動出力端が構成される。また、本願の第2発
明の差動増幅器では、第1及ぴ第2増幅部分の夫々の第
1増輻器のシングル・エンド入力端が共通電位源(接地
電位源)に結合され、差動結合手段の代わりに、これら
第1及び第2増幅部分の間に入力電流を流す入力電流源
(I10)を設けている。
回路図である。以下の図1〜図13の実施例において、
図16の従来例の回路に対応する部分には、同じ参照符
号を付している。図1の増幅器20において、トランジ
スタQ3及びQ5のコレクタは、夫々導線15及び17を
介してトランジスタQ1及びQ2のエミッタに接続されて
いる。これは、図16の従来の増幅器10でQ3及びQ5
のコレクタがQ1及びQ2のコレクタに接続されていたの
と異なる点である。トランジスタQ1及びQ2は、トラン
ジスタQ3及びQ5を駆動するベース電流のみを供給する
ことに留意されたい。よって、トランジスタQ1及びQ2
のエミッタ電流の変調に起因する非線形性特性が格段に
低減される。この結果、熱歪も大幅に低減される。更
に、出力トランジスタ対Q3−Q4及びQ5−Q6の熱歪及
び非線形性特性も夫々帰還ループQ2−Q5−R4及びQ1
−Q3−R2があるので、極めて低いレベルまで低減され
る。また、トランジスタQ3及びQ5の駆動電流は、トラ
ンジスタQ1及びQ2でも使用されるので、従来のように
電流源I7及びI8を設ける必要がなくなる。このよう
に、電流源I7及びI8をこの増幅器20では使用しない
ので、電源Vccから電源VEEまで流れるバイアス電流
は、略半減することとなる。
路の時定数は、R2×C2及びR4×C1であり、トランジ
スタの遮断周波数(ロールオフ周波数)Fbetaと2πと
の積の逆数に略等しい。このように時定数を設定する
と、レベル・シフト回路のインピーダンスは、R2(又
はR4)をトランジスタの電流増幅率βで除算した略一
定の抵抗値に近似される。トランジスタQ1及びQ2のコ
レクタ電圧は、バイアス電圧VBBを基準としてレベル・
シフト電圧I3×R2及びI5×R4だけ夫々シフトした電
圧となる。
20も高周波の補償をすることにより、良好な過渡応答
特性を達成する必要がある。この周波数特性の補償を行
う効果的な方法の1つは、トランジスタQ1又はQ2のコ
レクタからグランドまで、RC直列回路を接続して、開
ループ応答にポール・ゼロの応答を加算することであ
る。この技法は、過渡応答特性について良好に制御出来
るが、帯域幅が減少するのが普通である。
あり、上述のRC直列補償回路を含んでいる。しかし、
この実施例では、補償電流をグランドに側路するのでは
なく、補償回路R5−C3及びR6−C4からトランジスタ
Q10及びQ11を介して出力ノード16及び18に帰還す
る。直列RC補償回路は、トランジスタQ1及びQ2のコ
レクタからトランジスタQ10及びQ11のエミッタとの間
に夫々接続される。トラQ10及びQ11のベースは基準電
圧VBBでバイアスされ、両トランジスタのエミッタに
は、夫々電流源I7及びI8からのバイアス電流が流れ
る。トランジスタQ10及びQ11のコレクタは、出力ノー
ド16及び18に夫々接続されている。高周波領域で
は、基本増幅器20ではもはや応答し得無いが、トラン
ジスタQ10、Q11、Q1及びQ2は、広帯域のカスコード
・フィードビサイド増幅器として機能を開始し、入力エ
ネルギーを出力端に直接通過させる。トランジスタQ1
及びQ2のエミッタに夫々コンデンサC5及びC6を付加
した結果、増幅器のステップ応答の前縁立ち上がりピー
クを良好に制御して殆どのリンギングを除去することが
出来る。これらエミッタ・ピーキング・コンデンサC5
及びC6を夫々出力ノード16及び18に直接接続する
ことにより、ステップ応答に対して所望のプリシュート
を生じさせて更に改善している。
素子があればPNPトランジスタの電流源か又は高電圧
源Vccに高抵抗を接続した電流源回路で置換しても良
い。PNPトランジスタの素子が入手出来ず、若しくは
低電圧の電源Vccを使用する場合、又は高抵抗値の負荷
抵抗器が使用できない場合には、ブートストラップ構成
の負荷を、高インピーダンスの電流源として近似的に使
用しても良い。図3は、ブートストラップ構成の増幅器
40の実施例を示す回路図である。この回路では、抵抗
器R8及びR10の電流源は電流源I1を置換し、抵抗器R
9及びR11の電流源は電流源I2を置換するものである。
これらの抵抗器の電流源は、トランジスタQ1及びQ2の
コレクタに対して高インピーダンスなので、過度の電力
を消費せずに増幅器の開ループ利得を高く維持すること
ができる。ブートストラップ・トランジスタQ7及びQ8
は、エミッタ結合抵抗器R12と共に信号電流を負荷抵抗
器に注入する差動トランジスタ対を構成している。トラ
ンジスタQ7のコレクタは、抵抗器R9及びR11間のノー
ド23に接続され、そのベースは、トランジスタQ1の
コレクタと抵抗器R8のノード及びコンデンサC2に接続
され、エミッタは、エミッタ結合抵抗器R12及び抵抗器
R2に接続されている。同様に、トランジスタQ8のコレ
クタは、抵抗器R8及びR11間のノード21に接続さ
れ、そのベースは、トランジスタQ2のコレクタと抵抗
器R9とのノード及びコンデンサC4に接続され、そのエ
ミッタは、エミッタ結合抵抗器R12の他端と抵抗器R4
に接続されている。
和に等しくなるように選択されたら、抵抗器R8及びR
10の両端間の電圧が略一定値に維持される。極めて高
い等価抵抗値がトランジスタQ1及びQ2のコレクタに
接続される。抵抗器R8及びR9の抵抗値は、抵抗器R
10及びR11の値に等しく設定される。レベル・シフ
ト用抵抗器R2及びR4から直流バイアス電流がトラン
ジスタQ7及びQ8に夫々供給され、コンデンサC2及
びC4が夫々トランジスタQ7及びQ8のベースに接続
され、これらのトランジスタのエミッタにおける位相シ
フトを防止している。この増幅器40の回路構成では、
交流及び直流のいずれにおいても良好な特性を示し、基
本増幅器20の特性と略同様である。
は、トランジスタQ1及びQ5又はQ2及びQ3が大きな入
力電圧でオーバドライブされると飽和するので、現実に
は比較的お粗末である。図4は、別の実施例のブートス
トラップ型増幅器50の回路図である。この回路では、
図3のブートストラップ増幅器にクランプ・トランジス
タQ9及びQ10を追加してオーバドライブの保護を実現
している。クランプ・トランジスタQ9のベース及びコ
レクタは、トランジスタQ7のエミッタ・ベース間に接
続されている。クランプ・トランジスタQ9のエミッタ
は、トランジスタQ2のコレクタに接続されている。同
様に、クランプ・トランジスタQ10のベース及びコレク
タは、トランジスタQ8のエミッタ・ベース間に接続さ
れ、そのトランジスタQ10のエミッタは、トランジスタ
Q1のコレクタに接続されている。
トランジスタQ4(Q6)の駆動電流がトランジスタQ3(Q
5)の電流より僅かに大きくなるようにバイアスされてい
る。トランジスタQ7及びQ8のエミッタ・ベースの順バ
イアスによって、トランジスタQ9及びQ10のエミッタ
・ベース接続が逆バイアスされてトランジスタQ9及び
Q10がオフになっている。入力電圧が正方向に増加する
につれて、抵抗器R1の電流は、トランジスタQ3のコレ
クタ電流の減少分に等しい値だけ増加する。このトラン
ジスタQ3のコレクタ電流の減少は、トランジスタQ3が
オフ状態となるまで継続する。トランジスタQ3がオフ
になると、増幅器Q1−Q3−Q4は定常状態が解除さ
れ、トランジスタQ1のコレクタが高インピーダンス状
態となる。入力電圧の連続的な増加により、トランジス
タQ1のコレクタ電圧が急速に低下し、トランジスタQ1
0を導通させ、トランジスタQ1及びQ2のコレクタ間を
短絡させる。トランジスタQ4及びQ6の出力電流は、入
力電圧が更に増加しても変化せず、トランジスタ・ルー
プQ1−Q2−Q5は、入力電圧のコモン・モードの変化
を揃えるだけで良い。実際に、大きな入力電圧によりト
ランジスタQ2が遮断されると、このループ回路は、ト
ランジスタQ1及びQ5により規制される。トランジスタ
Q9及びQ10は、本質的に、増幅器のオーバードライブ
動作時に導通するクランプ用トランジスタである。トラ
ンジスタQ9及びQ10の何れか一方の導通により、オー
バードライブ状態においても増幅器50内の何れのトラ
ンジスタも飽和することがなく、ループ回路の好適動作
が維持される。オーバードライブ状態が解除されると、
僅かな回復時間後に通常動作が再開される。
を示している。この増幅器60は、飽和状態の防止の為
の別の手段を設けている。第1の差動トランジスタ対Q
10及びQ11のエミッタは電流源I4に接続され、第2の
差動トランジスタ対Q12及びQ13のエミッタは電流源I
6に接続されている。トランジスタQ10(Q12)のベー
スは基準電圧VBB1に接続され、トランジスタQ11(Q1
3)のベースは、抵抗器R9(R10)の一端に接続され、
抵抗器R9(R10)の他端は、トランジスタQ3(Q5)
のエミッタに接続されている。トランジスタQ10(Q1
2)のコレクタは、トランジスタQ4(Q6)のエミッタ
に接続され、クランプ電流を発生するトランジスタQ11
(Q13)のコレクタは、トランジスタQ1(Q2)のコレ
クタに接続されている。
ジスタ対のエミッタ電圧を検出する。トランジスタQ4
又はQ6の何れかがオフ状態になると、出力トランジス
タ対のエミッタ電圧が上昇し、これに接続されたクラン
プ用トランジスタQ11又はQ13は、バイアス電流源から
レベル・シフト回路の最上端に電流を供給する。トラン
ジスタQ10及びQ11(Q12及びQ13)、抵抗器R9(R1
0)及びバイアス電圧源VBB1は、トランジスタQ3及び
Q4(Q5及びQ6)のエミッタ電圧を検出する差動対を
構成している。この結果、クランプ用トランジスタQ11
又はQ13を含むループ回路は、出力トランジスタ対に供
給される電圧を制御し、トランジスタQ3又はQ5が飽和
するのを防止する。
路図を示している。増幅器70は、増幅器20よりも高
い利得帯域幅を有し、効率も高い。ここで、効率とは、
Isignal/(I1+I2)で定義される量であり、Isign
alは、I(R3)+I(R5)に等しい。電源VCCからの電
流は、出力信号に寄与することなく浪費される。増幅器
70では、トランジスタQ3及びQ5を置換する為に3ノ
ード型FTダブラ回路を設けている。第1FTダブラ回路
は、トランジスタQ3、Q3A及びQ3Bを含んでいる。ト
ランジスタQ3A及びQ3Bは、標準的な電流ミラー回路を
構成している。この電流ミラー回路の入力端は、トラン
ジスタQ3Aのコレクタ・ベース接続ノードであり、この
入力ノードはトランジスタQ3のエミッタに接続されて
いる。トランジスタQ3のコレクタ及びベースは、FTダ
ブラ回路のコレクタ及びベースを夫々構成し、トランジ
スタQ3A及びQ3Bのエミッタ・ノードは、FTダブラ回
路のエミッタを構成している。同様に、第2の3ノード
型FTダブラ回路は、トランジスタQ5を置換する回路で
あり、トランジスタQ5、Q5A及びQ5Bで同様に構成さ
れている。
に記載されているように、トランジスタQ3B及びQ5B
は、トランジスタQ3A及びQ5Aと略等しい信号電流を発
生し、帯域幅の損失は殆ど生じない。よって、トランジ
スタQ3A及びQ3Bのエミッタを流れる出力電流は、抵抗
器R1を流れる電流の2倍となり、この時、電圧源VCC
の電圧を増加することなく、帯域幅の減少も殆ど生じな
い。増幅器70の別の実施例では、トランジスタQ3B
(Q5B)のコレクタから帰還電流を取り出す。この構成
では、トランジスタQ3A及びQ3Bが異なる負荷線上で動
作するので、線形性の精度がある程度損なわれ、熱歪も
増加する。
成を示す回路図である。この増幅器80では、増幅器7
0にダイオードD1〜D4を追加し、利得を正確に2倍に
変化させることが出来る。利得を変化する機能は、オシ
ロスコープ等において有用であり、例えば、リレーや別
の減衰回路を使用することなく、入力減衰器の設定を切
り換えるのに使用される。ダイオードD2及びD4のアノ
ードは、ノード11A及び11Bに接続されており、こ
れらのノードには、増幅器80の利得を変化させる制御
電圧GAINが供給される。ダイオードD2及びD4のカ
ソードは、トランジスタQ3B及びQ5Bのコレクタに夫々
接続されている。ダイオードD1及びD3のアノードは、
トランジスタQ3及びQ5のコレクタに夫々接続され、カ
ソードは、トランジスタQ3B及びQ5Bのコレクタに夫々
接続されている。
11Bの電圧GAINを十分に正側に変化させ、ダイオ
ードD2及びD4を順バイアスし、ダイオードD1及びD3
を逆バイアスする。トランジスタQ3B及びQ5Bのコレク
タ電流は、交流グランドに帰還され、増幅器70に関し
て上述した増幅器20の2倍の利得を改善している。ノ
ード11A及び11Bの電圧GAINが低電圧に戻っ
て、ダイオードD2及びD4を逆バイアスし、ダイオード
D1及びD3を順バイアスすると、トランジスタQ3B及び
Q5Bのコレクタ電流が帰還電流として戻され、利得2倍
の動作が解除され、増幅器20と同じ元の利得に戻る。
の構成を示す回路図である。この回路では、基本増幅器
20と同じ帯域幅を維持しながら3倍の出力電流を出力
することができる。増幅器70と略同様の回路構成であ
るが、トランジスタQ3B及びQ5Bのコレクタは、グラン
ドではなく、出力回路ノード18B及び16Bに夫々接
続されている。よって、トランジスタQ3B及びQ5Bの出
力電流は、反対の出力トランジスタ対の出力端子に供給
される。この増幅器の第1シングル・エンド出力端子O
UTNは、増幅器70と同じノード16Aの外に、トラ
ンジスタQ5Bのコレクタである16Bも含んでおり、上
述の増幅器70とは異なっていることに留意されたい。
同様に、第2シングル・エンド出力端子OUTPは、回
路ノード18Aの外にトランジスタQ3Bのコレクタであ
る18Bも含んでいる。この回路では、基本増幅器20
に比較して歪が増加する。何故なら、トランジスタQ3A
及びQ3Bで構成された電流ミラー回路のミラー電流が正
確には等しくないからである。各トランジスタ対のコレ
クタ電圧は等しくないので、アーリー電圧効果の為に誤
差が発生することに留意されたい。
ある増幅器90を修正した電流利得増幅器100の構成
を示す回路図である。トランジスタQ4及びQ6のコレク
タに出力電流を発生する。エミッタ抵抗器R1は除去さ
れ、差動入力電流源I10に置換されている。トランジス
タQ1及びQ2のベースは、グランド又は低インピーダン
ス源に接続されている。差動入力電流源I10は、トラン
ジスタQ1及びQ2のエミッタにより直接駆動される。帰
還のために、入力インピーダンスは、ベース接地段の場
合よりβ倍(βはトランジスタの電流利得)だけ低くな
っている。この回路の主な効果は、トランジスタQ1
(Q2)及びQ3(Q4)のミラー容量を低減し、且つ、
トランジスタQ1及びQ2のベースの入力電圧変動を排除
する結果、利得帯域幅積が非常に高くできることであ
る。トランジスタQ1及びQ2は熱歪には寄与していない
ので、熱歪も改善される。この増幅器100の熱歪の大
部分は、トランジスタQ3、Q3BとトランジスタQ5、Q
5Bとの間の負荷線の相違に起因している。トランジスタ
Q1及びQ2のベースのバイアス電圧は、熱調整電圧とし
て利用され、トランジスタQ3及びQ5の消費電力を調整
する。
の変形例の1つのである増幅器110の構成を示す回路
図である。上述のトランジスタQ3、Q3A及びQ3B(Q
5、Q5A及びQ5B)からなる単純構成のFTダブラ増幅器
は、2つのFTダブラ増幅器(トランジスタQ3、Q3B及
びQ3C並びにトランジスタQ3A、Q3D及びQ3E)で置換
されている。トランジスタQ3及びQ3Aのベースは、両
方共、抵抗器R2及びコンデンサC2のレベル・シフト回
路の一端に接続されている。トランジスタQ3のエミッ
タは、入力トランジスタQ3B及び出力トランジスタQ3C
を含む単純な電流ミラー回路の入力端に接続されてい
る。トランジスタQ3Aのエミッタは、入力トランジスタ
Q3D及び出力トランジスタQ3Eからなる単純な電流ミラ
ー回路の入力端に接続されている。トランジスタQ3及
びQ3Eのコレクタは、両方とも、出力ノード18Bに接
続されている。トランジスタQ3A及びQ3Bのコレクタは
共にトランジスタQ1のエミッタに接続されている。各
電流ミラー回路のエミッタ・ノードは、共にトランジス
タQ4のエミッタに接続されている。同様に、トランジ
スタQ5、Q5A及びQ5Bの単純FTダブラ増幅器は、トラ
ンジスタQ5、Q5B、Q5C及びQ5A、Q5D、Q5Eで構成
された2つのFTダブラ増幅器で置換されているが、図
10では図示していない。
ランジスタQ3DとトランジスタQ3Cとからの帰還により
大幅に低減される。他方、出力電流は、ダイオード接続
のトランジスタQ3B及びトランジスタQ3Eからの電流か
らなる。複合トランジスタQ3をみると、トランジスタ
Q3B及びQ3Dは同様の負荷線を有し、トランジスタQ3C
及びQ3Eは同様の動作条件になっていることが判る。こ
れにより、Voutは、グランド電位と−1Vとの間であ
り、アーリー電圧誤差の第1次までは相殺されるものと
なる。4つのトランジスタQ3B〜Q3Eの入念な回路配置
により更に特性が改善される。これらトランジスタQ3B
〜Q3E(Q5B〜Q5E)の好適な回路配置は、図11に示
すような集積回路配置である。
増幅器120の構成を示す回路図である。この増幅器
は、出力のコモン・モード電圧を維持出来、高周波応答
を犠牲にすることなく、出力をオフ状態(入力電圧から
の接続遮断)にすることが出来る。追加の差動トランジ
スタ対Q7及びQ8では、コレクタが夫々トランジスタQ
1及びQ2のエミッタに接続され、トランジスタQ7及び
Q8のベースは、トランジスタQ3及びQ5のベースに夫
々接続されている。追加の抵抗器R8は、トランジスタ
Q7及びQ8のエミッタとグランドとの間に接続されてい
る。ダイオード接続のトランジスタQ9及びQ10は、各
々のアノードがトランジスタQ7及びQ8のエミッタと、
回路ノードVOFFとに接続されている。出力差動増幅器
のエミッタは、トランジスタQ11及びQ13並びにQ12及
びQ14のコレクタに接続されている。トランジスタQ11
〜Q14のベースは、バイアス電圧VCSを受ける。トラン
ジスタQ11〜Q14のエミッタは、エミッタ抵抗器R11〜
R14に夫々接続されている。更に、トランジスタQ11の
エミッタはトランジスタQ9のカソード(エミッタ)に
接続され、トランジスタQ12のエミッタはトランジスタ
Q10のカソード(エミッタ)に接続されている。
圧は、電流源のバイアス電圧VCSより低い電圧に維持さ
れ、トランジスタQ9及びQ10は導通しない。抵抗器R8
は、トランジスタQ7及びQ8のエミッタ電圧をプルアッ
プし、そのエミッタ・ベース接合を逆バイアスしてオフ
にしている。VOFFがVCSまで上昇するにつれて、トラ
ンジスタQ11及びQ12からトランジスタQ9及びQ10に
電流が流れ始める。すると、抵抗器R8の下側の電圧
は、トランジスタQ7及びQ8が導通するまで低下する。
この結果、トランジスタQ3及びQ5がオフとなるので、
全ての信号電流は、トランジスタQ7及びQ8に流れる。
これらトランジスタQ7及びQ8の両エミッタに流れる合
計電流の値は一定となる。VOFFが上昇し続けるにつれ
て、抵抗器R8に流れる電流も増加し、トランジスタQ3
(Q5)のベースのバイアス電圧は低下し、トランジス
タQ7及びQ8は、トランジスタQ3(Q5)を更に逆バイ
アスする。信号路は、オフ条件では、トランジスタQ
1、Q2、Q7、Q8及び抵抗器R1である。トランジスタ
Q13(Q14)を流れる電流は、トランジスタQ4(Q6)
の定常電流に等しくなるように選択されているので、出
力のコモン・モード電圧は、出力がオフの時にも維持さ
れる。
ある増幅器130の構成を示す回路図である。この増幅
器130も同様な特性を有するが、VBB1により制御さ
れた際に負電圧源VEEのレベルシフトを数百ミリボルト
以内にする手段を含んでいる。また、トランジスタQ4
及びQ6を流れる駆動電流が必要なくなるので、消費電
力も低くなる。
去したので、トランジスタQ3及びQ5のエミッタは、負
荷抵抗器R3及びR4を介して基準電位源VBB1に接続さ
れている。基準電圧VBB1は、VEEと同程度まで低くす
ることが出来る。増幅器130の出力は、トランジスタ
Q3及びQ5のエミッタから得られる。上述の実施例のト
ランジスタQ4及びQ6は、トランジスタQ8及びQ9で置
換されている。トランジスタQ8及びQ9のベースは、共
に基準電圧源VBBに接続されている。トランジスタQ8
(Q9)のコレクタは、トランジスタQ3(Q5)のベー
ス及びレベル・シフト回路網R2、C2(R4、C4)に接
続されている。コンデンサC3及びC4は、トランジスタ
Q2のエミッタとトランジスタQ2のコレクタとの間、並
びにトランジスタQ8のエミッタとトランジスタQ1のコ
レクタとの間に夫々接続されている。
のエミッタの出力電流が増加する。よって、出力インピ
ーダンスは抵抗器R3(R5)によって決まり、利得は、
基本増幅器20と同様に、(R3+R5)/R1に等し
い。増幅器130は帯域幅がいくらか狭くなる。トラン
ジスタQ1及びQ2のコレクタの電圧変動がより大きくな
るからである。トランジスタQ3及びQ5のベースの電圧
変動は、出力電圧プラストランジスタQ3及びQ5のΔV
BEに等しい。出力電圧の値が増加する程、これらのノー
ドの寄生容量の影響が大きくなり、交流応答特性が中間
周波数でもロールオフし始める。従って、コンデンサC
3及びC4を追加し、電流源でバイアスされたトランジス
タQ8及びQ9のエミッタに信号を供給して、このロール
オフを補正している。コンデンサC5を抵抗器R1に並列
に追加し、増幅器の出力が容量性負を駆動する時に信号
電流がピークになるようにする。
線形性の改善、広い帯域幅及びレベル・シフト機能等の
効果が得られるが、これらは、上述の実施例に対応する
シングル・エンド構成の増幅器においても同様に達成で
きるものである。本発明のシングル・エンド構成の増幅
器の実施例を図14及び図15に示す。これら本発明の
シングル・エンド増幅器の実施例は、反転増幅器であっ
て、上述の実施例の差動増幅器20〜130の片側半分
の増幅器に略対応するものである。
の片側半分の構成であり、ノード14にシングル・エン
ド入力信号を受ける。よって、この回路構成は、図1の
回路の半分に略相当するが、違いは、ダイオードD1と
電流源I5及びI6とが追加されていることである。これ
らの追加回路要素は、入力レベル・シフト回路を構成し
ているので、エミッタ抵抗器R1の両端間の電圧はゼロ
である。電流源I5がトランジスタQ1のベースとダイオ
ードD1のアノードに接続されている。ダイオードD1の
カソードは、電流源I6に接続され、シングル・エンド
の電圧入力を受ける電圧入力ノードとなる。電流源I5
及びI6の電流値は、電流源I4の電流値の2分の1に設
定することが望ましい。このように電流が設定された場
合、ダイオードD1の両端間の電圧は、トランジスタQ1
のエミッタ・ベース間電圧に正確に一致する。エミッタ
抵抗器R1がグランド又は適当な基準電位源に接続され
るので、抵抗器R1の両端電圧はゼロである。入力電圧
の変化は、トランジスタQ1からの誤差成分を含まず、
抵抗器R1の両端に直接現れる。なお、入力レベル・シ
フト回路I5、I6及びD1は、エミッタ抵抗器R1の両端
間の電圧から線形誤差を排除するように構成した数多く
のレベル・シフト回路の中の一例であることに留意され
たい。
の片側半分の回路であるが、シングル・エンドの電流入
力信号を受ける回路である。シングル・エンド電流源I
10は、トランジスタQ1のエミッタ及びトランジスタQ3
のコレクタに接続されている。通常は、電流源I10に供
給される電流値は、ゼロに設定されている。この増幅器
150は、電流入力且つ電圧出力のトランス・インピー
ダンス増幅器であるが、容易に電流入力且つ電流出力の
電流増幅器を構成出来る。すなわち、出力電流をトラン
ジスタQ4のコレクタから取り出せば良い。以上本発明
の好適実施例について説明したが、本発明はここに説明
した実施例のみに限定されるものではなく、本発明の要
旨を逸脱することなく必要に応じて種々の変形及び変更
を実施し得ることは当業者には明らかである。
幅部分の各々において、第1増幅器から第2増幅器へと
バイアス電流及び信号電流を流すように構成し、第1増
幅器の専用のバイアス電流源を省略することができるの
で、回路全体の駆動電流を大幅に低減できる。この結
果、第1増幅器の消費電力が大幅に低減し、熱歪の発生
が激減し、非線形特性も大幅に改善される。また、第2
増幅器は差動対形式であるので、この第2増輻器全体が
第1増幅器との帰還ループ内となり、第2増幅器自体の
熱歪及び非線形特性も大輻に改善される。さらに、第1
及び第2増幅部分の夫々の第1増幅器のシングル・エン
ド入力端が共通電位源に結合され、これら第1及び第2
増幅部分の間に入力電流を流す入力電流源を設けること
により、第1増幅器のミラー容量を低減し、且つ、この
第1増幅器の入力電圧変動を排除する結果、利得帯域幅
積を非常に高くできる。また、第1増幅器は熱歪には寄
与していないので、熱歪も改善される。
る。
る。
る。
る。
る。
る。
る。
る。
る。
際の好適な回路配置の例を示す配置図である。
る。
である。
る。
る。
る。
Claims (2)
- 【請求項1】 負荷と;電流源と;上記負荷に結合され
た第1ノード及び上記電流源に結合された第2ノードを
有する電圧シフト手段と;シングル・エンド入力端を有
し、且つ上記電圧シフト手段の上記第1ノードに結合さ
れた出力端を有する第1増幅器と;上記電圧シフト手段
の上記第2ノードに結合された入力端を有し、且つ差動
対の一方にシングル・エンド出力端を有する差動対形式
の第2増幅器と;上記第1増幅器に流れるバイアス電流
及び信号電流が上記第2増幅器の上記差動対の他方に流
れるように上記第1増幅器及び上記第2増幅器を結合す
る結合手段とを夫々含む同一構成の第1増幅部分及び第
2増幅部分と、 上記第1増幅部分及び上記第2増幅部分を互いに結合す
る差動結合手段とを具え、 上記第1増輻部分及び上記第2増幅部分の各々の上記第
1増幅器の上記シングル・エンド入力端が差動入力端を
形成し、上記第1増幅部分及び上記第2増輻部分の各々
の上記第2増輻器の上記シングル・エンド出力端が差動
出力端を形成する ことを特徴とする差動増幅器。 - 【請求項2】 負荷と;電流源と;上記負荷に結合され
た第1ノード及び上記電流源に結合された第2ノードを
有する電圧シフト手段と;共通電位源に結合されたシン
グル・エンド入力端を有し、且つ上記電圧シフト手段の
上記第1ノードに結合された出力端を有する第1増幅器
と;上記電圧シフト手段の上記第2ノードに結合された
入力端を有し、且つ差動対の一方にシングル・エンド出
力端を有する差動対形式の第2増幅器と;上記第1増幅
器に流れるバイアス電流及び信号電流が上記第2増幅器
の上記差動対の他方に流れるように上記第1増幅器及び
上記第2増幅器を結合する結合手段とを夫々含む同一構
成の第1増幅部分及び第2増幅部分と、 上記第1増幅部分及び上記第2増幅部分の間に入力電流
を流す入力電流源とを具え、 上記第1増幅部分及び上記第2増幅部分の各々の上記第
2増幅器の上記シングル・エンド出力端が差動出力端を
形成することを特徴とする差動増幅器。
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