JP2571004B2 - Thin film transistor - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は薄膜トランジスタに関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor.
【０００２】[0002]
【従来の技術】ポリシリコンなどを活性層として用いる
薄膜トランジスタは、絶縁膜上に容易に形成できるため
に、シリコン基板上のバルクトランジスタと組み合わせ
て立体的な配置の回路を構成することができる。例え
ば、４メガビット程度の高集積度のスタティックＲＡＭ
のメモリセル回路では、シリコン基板上のＮチャネルＭ
ＯＳトランジスタとその上層の絶縁膜上に集積化したＰ
チャネル薄膜トランジスタとの組み合わせで形成したＣ
ＭＯＳ構成のフリップフロップ回路が用いられている。2. Description of the Related Art Since a thin film transistor using polysilicon or the like as an active layer can be easily formed on an insulating film, a three-dimensionally arranged circuit can be formed in combination with a bulk transistor on a silicon substrate. For example, a highly integrated static RAM of about 4 megabits
In the memory cell circuit of FIG.
OS transistor and P integrated on the upper insulating film
C formed in combination with a channel thin film transistor
A MOS configuration flip-flop circuit is used.
【０００３】しかしながら、一般に薄膜トランジスタで
は、シリコン単結晶基板に形成されるバルクトランジス
タに比べ、移動度が小さいため、同様な構造寸法で得ら
れるオン電流は小さく、回路構成上の制限となってい
た。However, in general, a thin film transistor has a lower mobility than a bulk transistor formed on a silicon single crystal substrate, so that an on-current obtained with similar structural dimensions is small, which is a limitation on a circuit configuration.
【０００４】この点を改善するための一例がテクニカル
・ダイジェスト・インターナショナル・エレクトロン・
デバイス・ミーティング（Ｔｅｃｈｎｉｃａｌ Ｄｉｇ
ｅｓｔ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏ
ｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ）１９９０年、第３
９９頁に記載されている。One example of improving this point is Technical Digest International Electron.
Device Meeting (Technical Dig)
est International Electro
n Device Meeting), 1990, No. 3
It is described on page 99.
【０００５】図４はこの従来の薄膜トランジスタの第１
の例を示す断面図である。FIG. 4 shows a first example of the conventional thin film transistor.
It is sectional drawing which shows the example of.
【０００６】図４に示すように、ポリシリコン膜からな
る活性層２０３の下面に設けたゲート絶縁膜２０２およ
び上面に設けたゲート絶縁膜２０４を介して下面に第１
のゲート電極２０１と上面に第２のゲート電極２０５を
それぞれ配置した構造により、活性層２０３の上下両面
にチャネルを形成して駆動能力を向上させたダブルゲー
ト構造があり、二つのゲート電極を同電位で駆動した場
合には、片方のみのゲート電極で駆動した場合の２倍以
上の高い駆動能力が得られることが確認されている。As shown in FIG. 4, a gate insulating film 202 provided on a lower surface of an active layer 203 made of a polysilicon film and a first insulating film 204 provided on a lower surface via a gate insulating film 204 provided on an upper surface.
With the structure in which the gate electrode 201 and the second gate electrode 205 are arranged on the upper surface, respectively, there is a double gate structure in which channels are formed on the upper and lower surfaces of the active layer 203 to improve the driving capability. It has been confirmed that, when driven by a potential, a driving capability twice or more as high as that obtained by driving only one of the gate electrodes can be obtained.
【０００７】また、ダブルゲート構造では、チャネル部
分が上下ともにゲート電極で覆われる構造となるため
に、片側のみにゲート電極を配置した構造の素子に比
べ、周囲の電位の影響による特性変動、例えばしきい値
シフトなどを生じにくいという特徴も有している。Further, in the double gate structure, since the channel portion is covered with the gate electrodes on both the upper and lower sides, the characteristic variation due to the influence of the surrounding electric potential, for example, the characteristic variation, for example, compared with the device having the structure in which the gate electrode is arranged only on one side It also has a feature that threshold shift and the like are unlikely to occur.
【０００８】しかしながら、このような平面的な寸法で
決定される素子構造では、回路上の要求電流に見合うよ
うにゲート幅を大きくするなどの手法は高集積化の点で
限界がある。このため、なんらかの立体的な集積化を考
慮して効率的な配置を検討する必要があった。However, in an element structure determined by such a planar dimension, there is a limit to a method of increasing a gate width to meet a required current on a circuit in terms of high integration. Therefore, it is necessary to consider an efficient arrangement in consideration of some three-dimensional integration.
【０００９】このような観点から、図５に示すように、
従来の薄膜トランジスタの第２の例では、絶縁基板２０
０上に設けたブロック状のゲート電極２１１と、このゲ
ート電極２１１の表面に設けたゲート絶縁膜２１２と、
ゲート絶縁膜２１２を含む表面に設けた半導体層の水平
面に高濃度の不純物を導入して形成したソース・ドレイ
ン領域２０７とを有し、ゲート電極２１１の側面に対向
する半導体層の垂直部に活性層２１３を形成しており、
微細なゲート長を実現して性能向上をはかっている（特
開昭６０−１６０１６９号公報参照）。From such a viewpoint, as shown in FIG.
In the second example of the conventional thin film transistor, the insulating substrate 20
A gate insulating film 212 provided on the surface of the block-shaped gate electrode 211 provided on the gate electrode 211;
A source / drain region 207 formed by introducing a high-concentration impurity into a horizontal plane of the semiconductor layer provided on the surface including the gate insulating film 212; and active in a vertical portion of the semiconductor layer facing the side surface of the gate electrode 211. Forming a layer 213;
The performance is improved by realizing a fine gate length (see JP-A-60-160169).
【００１０】また、活性層に単結晶を用いて縦型トラン
ジスタを構成した例がテクニカル・ダイジェスト・イン
ターナショナル・エレクトロン・デバイス・ミーティン
グ（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ Ｉｎｔｅｒｎ
ａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍ
ｅｅｔｉｎｇ）１９９０年、第８３３頁に記載されてい
る。An example in which a vertical transistor is formed by using a single crystal for an active layer is disclosed in Technical Digest International Electron Device Meeting (Technical Digest International).
national Electron Device M
Eating), 1990, p. 833.
【００１１】図６はこの従来の薄膜トランジスタの第３
の例を示す断面図である。FIG. 6 shows a third example of the conventional thin film transistor.
It is sectional drawing which shows the example of.
【００１２】図６に示すように、単結晶のシリコン基板
２２０の表面を選択的にエッチングして帯状の突起部を
形成した後、その突起部を耐酸化性膜で被覆してシリコ
ン基板２２０の水平面部を熱酸化し、突起部の底面部を
側面から酸化してシリコン基板２２０から絶縁する酸化
シリコン膜２２１を形成し、垂直方向に突出した板状の
活性層２２２を形成する。しかる後、耐熱性膜を除去
し、活性層２２２の表面にゲート絶縁膜２２３およびゲ
ート電極２２４を選択的に順次形成してダブルゲート構
造を形成する。As shown in FIG. 6, after the surface of the single crystal silicon substrate 220 is selectively etched to form a band-like projection, the projection is covered with an oxidation resistant film to form a silicon substrate 220. A horizontal surface portion is thermally oxidized, and a bottom surface portion of the protrusion is oxidized from a side surface to form a silicon oxide film 221 that is insulated from the silicon substrate 220, and a plate-shaped active layer 222 protruding in the vertical direction is formed. Thereafter, the heat-resistant film is removed, and a gate insulating film 223 and a gate electrode 224 are selectively formed sequentially on the surface of the active layer 222 to form a double gate structure.
【００１３】[0013]
【発明が解決しようとする課題】この従来の薄膜トラン
ジスタは、第２の例の縦型構造では、チャネルが基板表
面に垂直な方向に形成され、ゲート長が膜厚などのプロ
セス条件で一義的に決まるために、設計上の自由度がな
く、またゲート幅方向については平面的な寸法を占有す
るために、必ずしも駆動能力の大きい素子の高集積化に
対応できるとは限らないという問題点があった。In this conventional thin film transistor, in the vertical structure of the second example, the channel is formed in a direction perpendicular to the substrate surface, and the gate length is uniquely determined by process conditions such as film thickness. Therefore, there is no design freedom, and the gate occupies a planar dimension in the gate width direction. Therefore, there is a problem that it is not always possible to cope with high integration of a device having a large driving capability. Was.
【００１４】また第３の例では、垂直方向の活性層の寸
法がゲート幅となる。このように活性層として基板の単
結晶シリコンを用いる場合には、活性層の底面部は基板
との素子分離のために絶縁層が形成される必要があり、
例えば、窒化膜などをマスクとした選択酸化法を底部付
近に適用して側面からの酸化を行い絶縁層を形成する場
合には、活性層の横方向の寸法は、活性層両側側面から
の酸化が進行し酸化部分の先端が重なる程度に制限され
る。このために、コンタクト形成領域として十分な平面
的寸法を活性層上に確保することができず、活性層の側
面でコンタクトを形成しなければならないため、安定的
に低抵抗のコンタクト形成が困難であるという問題点が
あった。In the third example, the dimension of the active layer in the vertical direction is the gate width. In the case where single-crystal silicon of the substrate is used as the active layer, an insulating layer needs to be formed on the bottom surface of the active layer for element isolation from the substrate.
For example, when a selective oxidation method using a nitride film or the like as a mask is applied near the bottom to oxidize from the side to form an insulating layer, the lateral dimension of the active layer is And the extent to which the tips of the oxidized portions overlap is limited. For this reason, a sufficient planar dimension cannot be secured on the active layer as a contact formation region, and a contact must be formed on the side surface of the active layer. Therefore, it is difficult to stably form a low-resistance contact. There was a problem.
【００１５】本発明の目的は、素子寸法の設計の自由度
を束縛しない手法で駆動能力の大きな素子の配置を高集
積化し、従来と同等のコンタクト形成領域を確保できる
新規な薄膜トランジスタを提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a novel thin film transistor in which the arrangement of elements having a large driving capability is highly integrated by a method which does not restrict the degree of freedom in element size design, and a contact formation area equivalent to the conventional one can be secured. It is in.
【００１６】[0016]
【課題を解決するための手段】本発明の第１の薄膜トラ
ンジスタは、絶縁基板又は絶縁膜の上に形成した第１の
ゲート電極と、前記第１のゲート電極上に形成した第１
のゲート絶縁膜を介して前記第１のゲート電極の上面と
平行に形成した第１の半導体活性層と、前記第１の半導
体活性層の表面に形成し且つ前記第１の半導体活性層の
上面と垂直方向に突出した板状の第２の半導体活性層
と、前記第１および第２の半導体活性層の表面を被覆す
る第２のゲート絶縁膜と、前記第２のゲート絶縁膜の表
面に形成して前記第１および第２の半導体活性層と対向
する第２のゲート電極とを含んで構成される。The first thin film transistor of the present invention comprises a first gate electrode formed on an insulating substrate or an insulating film, and a first gate electrode formed on the first gate electrode.
A first semiconductor active layer formed in parallel with an upper surface of the first gate electrode with a gate insulating film interposed therebetween, and an upper surface of the first semiconductor active layer formed on a surface of the first semiconductor active layer A second semiconductor active layer having a plate shape protruding in a direction perpendicular to the first semiconductor active layer, a second gate insulating film covering surfaces of the first and second semiconductor active layers, and a surface of the second gate insulating film. And a second gate electrode facing the first and second semiconductor active layers.
【００１７】本発明の第２の薄膜トランジスタは、絶縁
基板又は絶縁膜の上に該絶縁基板又は絶縁膜の上面と平
行に形成した第１の半導体活性層と、前記第１の半導体
活性層の側面に接続し且つ前記第１の半導体活性層の上
面と垂直方向に突出した板状の第２の半導体活性層と、
前記第１および第２の半導体活性層の表面を被覆するゲ
ート絶縁膜と、前記ゲート絶縁膜の表面に形成して前記
第１および第２の半導体活性層と対向するゲート電極と
を含んで構成される。According to a second thin film transistor of the present invention, a first semiconductor active layer formed on an insulating substrate or an insulating film in parallel with an upper surface of the insulating substrate or the insulating film, and a side surface of the first semiconductor active layer. A second semiconductor active layer having a plate shape connected to the first semiconductor active layer and projecting in a direction perpendicular to the upper surface of the first semiconductor active layer;
A gate insulating film covering the surfaces of the first and second semiconductor active layers; and a gate electrode formed on the surface of the gate insulating film and facing the first and second semiconductor active layers. Is done.
【００１８】[0018]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Next, embodiments of the present invention will be described with reference to the drawings.
【００１９】図１（ａ）〜（ｄ）は本発明の第１の実施
例の製造方法を説明するための工程順に示した断面図、
図２（ａ），（ｂ）は本発明の第１の実施例を示す平面
図およびＡ−Ａ′線断面図である。FIGS. 1A to 1D are sectional views showing a manufacturing method according to a first embodiment of the present invention in the order of steps.
FIGS. 2A and 2B are a plan view and a cross-sectional view taken along the line AA 'of the first embodiment of the present invention.
【００２０】まず、図１（ａ）に示すように、絶縁基板
１０の表面にポリシリコン膜を堆積してリンイオンをイ
オン注入した後パターニングし、第１のゲート電極１１
を形成する。次に、ゲート電極１１を含む表面に減圧Ｃ
ＶＤ（ＬＰＣＶＤ）法により酸化シリコン膜を堆積して
第１のゲート絶縁膜１２を形成する。次に、ゲート絶縁
膜１２の上にＬＰＣＶＤ法により第１のアモルファスシ
リコン膜を堆積してパターニングする。次に、第１のア
モルファスシリコン膜を含む表面にプラズマＣＶＤ法に
よる酸化シリコン膜（以下プラズマ酸化膜と記す）を５
００ｎｍの厚さに堆積してパターニングしダミースペー
サ１４を形成する。次に、ダミースペーサ１４を含む表
面に第２のアモルファスシリコン膜を堆積し、約６００
℃の窒素雰囲気中で５０時間熱処理してポリシリコン膜
からなる活性層１３，１５を形成する。First, as shown in FIG. 1A, a polysilicon film is deposited on the surface of an insulating substrate 10 and ion-implanted with phosphorus ions, followed by patterning.
To form Next, the surface containing the gate electrode 11 is decompressed C
A first gate insulating film 12 is formed by depositing a silicon oxide film by a VD (LPCVD) method. Next, a first amorphous silicon film is deposited on the gate insulating film 12 by LPCVD and patterned. Next, a silicon oxide film (hereinafter, referred to as a plasma oxide film) is formed on the surface including the first amorphous silicon film by a plasma CVD method.
Dummy spacers 14 are formed by depositing and patterning to a thickness of 00 nm. Next, a second amorphous silicon film is deposited on the surface including the dummy spacers 14,
Active layers 13 and 15 made of a polysilicon film are formed by performing a heat treatment in a nitrogen atmosphere at 50 ° C. for 50 hours.
【００２１】ここで、ダミー・スペーサー１４の形成に
プラズマ酸化膜を用いたのは、固相成長熱処理よりも低
温で成長する必要があるためである。より高温のＣＶＤ
酸化膜等を用いる場合は、アモルファスシリコン膜の堆
積毎に固相成長熱処理を行うことが必要である。Here, the reason why the plasma oxide film is used to form the dummy spacers 14 is that it is necessary to grow at a lower temperature than the solid phase growth heat treatment. Higher temperature CVD
When an oxide film or the like is used, it is necessary to perform a solid phase growth heat treatment every time an amorphous silicon film is deposited.
【００２２】次に、図１（ｂ）に示すように、活性層１
５をエッチバックしてダミースペーサ１４の上面を露出
させ、ダミースペーサ１４の側面にのみポリシリコン活
性層１５を残して活性層２３を形成する。Next, as shown in FIG.
5 is etched back to expose the upper surface of the dummy spacer 14, and the active layer 23 is formed leaving the polysilicon active layer 15 only on the side surface of the dummy spacer 14.
【００２３】次に、図１（ｃ）に示すように、ダミース
ペーサ１４をエッチング除去して活性層１３の表面を露
出させた後、チャネル領域の不純物濃度を調整するため
にリンイオンを８×１０12ｃｍ-2程度のドーズ量で活性
層１３，２３にイオン注入する。Next, as shown in FIG. 1C, after removing the dummy spacers 14 by etching to expose the surface of the active layer 13, 8 × 10 3 phosphorus ions are used to adjust the impurity concentration of the channel region. Ions are implanted into the active layers 13 and 23 at a dose of about 12 cm -2 .
【００２４】次に、図１（ｄ）に示すように、ＬＰＣＶ
Ｄ法により活性層１３，２３を含む表面に酸化シリコン
膜を堆積して第２のゲート絶縁膜１６を形成し、その上
にリンをドープしたポリシリコン膜を堆積してパターニ
ングし第２のゲート電極１７を形成する。Next, as shown in FIG.
A second gate insulating film 16 is formed by depositing a silicon oxide film on the surface including the active layers 13 and 23 by the method D, and a polysilicon film doped with phosphorus is deposited thereon and patterned to form a second gate insulating film. An electrode 17 is formed.
【００２５】次に、図２（ａ），（ｂ）に示すように、
ゲート電極１７をマスクとしてホウ素イオンを５×１０
15ｃｍ-2程度のドーズ量で活性層１３，２３にイオン注
入し、ソース・ドレイン領域１８を形成し、全面に層間
絶縁膜１９を堆積する。次に、９００℃程度の温度で３
０分間熱処理し、イオン注入されたキャリア不純物を活
性化し、層間絶縁膜１９，ゲート電極１７，ゲート絶縁
膜１６，１２を順次エッチングしてコンタクトホール２
０を形成し、コンタクトホール２０のゲート電極１１，
１７と接続するアルミニウム配線２１およびソース・ド
レイン領域１８と接続するアルミニウム配線２２のそれ
ぞれを形成する。Next, as shown in FIGS. 2A and 2B,
5 × 10 5 boron ions using the gate electrode 17 as a mask
Ions are implanted into the active layers 13 and 23 at a dose of about 15 cm -2 to form source / drain regions 18 and an interlayer insulating film 19 is deposited on the entire surface. Next, at a temperature of about 900 ° C.
Heat treatment is performed for 0 minute to activate the ion-implanted carrier impurities, and the interlayer insulating film 19, the gate electrode 17, and the gate insulating films 16 and 12 are sequentially etched to form the contact hole 2
0 is formed, and the gate electrode 11 of the contact hole 20 is formed.
An aluminum wiring 21 connected to 17 and an aluminum wiring 22 connected to source / drain region 18 are formed.
【００２６】ここで、活性層１３のパターン幅０．６μ
ｍのものについて、第１の実施例で得られた薄膜トラン
ジスタのオン電流を測定したところ、側壁部のない従来
構造ものに比べ、側壁部を付加した分に相当する約２．
７倍の電流値の増大が確認できた。Here, the pattern width of the active layer 13 is 0.6 μm.
m, the on-state current of the thin film transistor obtained in the first embodiment was measured. As a result, compared to the conventional structure having no side wall portion, about 2.
It was confirmed that the current value was increased seven times.
【００２７】図３は本発明の第２の実施例を示す断面図
である。FIG. 3 is a sectional view showing a second embodiment of the present invention.
【００２８】図３に示すように、絶縁基板１０の上に形
成した第１の活性層１３と、この活性層１３の側面に接
続して活性層１３の周囲を取囲み且つ絶縁基板１０の表
面に垂直な方向に突出して形成した板状の第２の活性層
２３と、第１および第２の活性層１３，２３の表面に選
択的に形成したゲート絶縁膜１６と、ゲート絶縁膜１６
を介して第１および第２の活性層１３，２３と対向して
形成したゲート電極１７とを備えている。As shown in FIG. 3, a first active layer 13 formed on the insulating substrate 10 is connected to the side surface of the active layer 13 to surround the active layer 13 and to cover the surface of the insulating substrate 10. A second active layer 23 protruding in a direction perpendicular to the substrate, a gate insulating film 16 selectively formed on the surfaces of the first and second active layers 13 and 23, and a gate insulating film 16
And a gate electrode 17 formed to face the first and second active layers 13 and 23 through the gate electrode 17.
【００２９】ここで、活性層２３は第１の実施例と同様
の工程で活性層１３の上に形成するダミースペーサのパ
ターニングの際に活性層１３も同時にエッチングしてダ
ミースペーサの底面と同一寸法の活性層１３を形成した
後ダミースペーサおよび活性層１３の側面に接する活性
層２３を形成し、しかる後、ダミースペーサをエッチン
グ除去することにより形成できる。Here, the active layer 23 has the same dimensions as the bottom surface of the dummy spacer by simultaneously etching the active layer 13 when patterning the dummy spacer formed on the active layer 13 in the same process as in the first embodiment. After the active layer 13 is formed, the dummy spacer and the active layer 23 in contact with the side surface of the active layer 13 are formed, and then the dummy spacer is removed by etching.
【００３０】なお、ソース・ドレイン領域（図示せず）
は第１の実施例と同様にゲート電極１７をマスクとして
不純物をイオン注入して形成する。Note that source / drain regions (not shown)
Is formed by ion-implanting impurities using the gate electrode 17 as a mask, as in the first embodiment.
【００３１】ここで、第１および第２の実施例では、い
ずれもゲート電極をマスクとして不純物をイオン注入す
ることにより、ソース・ドレイン領域を形成している
が、リソグラフィー技術を用いてパターニングされたレ
ジスト膜をマスクとして段階的にイオン注入を行う工程
を追加することにより、ゲート電極１７とソース・ドレ
イン領域間に低濃度のオフセット領域を設けることも可
能である。In the first and second embodiments, the source / drain regions are formed by ion-implanting impurities using the gate electrode as a mask. However, the source / drain regions are patterned using lithography. By adding a step of performing ion implantation step by step using the resist film as a mask, a low-concentration offset region can be provided between the gate electrode 17 and the source / drain region.
【００３２】[0032]
【発明の効果】以上説明したように本発明によれば、水
平方向と垂直方向に形成した活性層を立体的に組合せる
ことにより水平面の占有面積の増大なしにゲート幅の拡
大が可能となり、また同時にゲート長、ゲート幅に対す
る設計の自由度を束縛することがないため、回路構成上
で要求される駆動能力に合わせた素子の配置が容易に行
えるという効果を有する。As described above, according to the present invention, the gate width can be increased without increasing the occupied area of the horizontal plane by combining the active layers formed in the horizontal direction and the vertical direction three-dimensionally. At the same time, the degree of freedom in design with respect to the gate length and gate width is not restricted, so that there is an effect that the elements can be easily arranged according to the driving capability required in the circuit configuration.
【図１】本発明の第１の実施例の製造方法を説明するた
めの工程順に示した断面図。FIG. 1 is a cross-sectional view illustrating a manufacturing method according to a first embodiment of the present invention in the order of steps for explaining the manufacturing method.
【図２】本発明の第１の実施例を示す平面図およびＡ−
Ａ′線断面図。FIG. 2 is a plan view showing the first embodiment of the present invention and FIG.
A 'sectional drawing.
【図３】本発明の第２の実施例を示す断面図。FIG. 3 is a sectional view showing a second embodiment of the present invention.
【図４】従来の薄膜トランジスタの第１の例を示す断面
図。FIG. 4 is a cross-sectional view showing a first example of a conventional thin film transistor.
【図５】従来の薄膜トランジスタの第２の例を示す断面
図。FIG. 5 is a sectional view showing a second example of a conventional thin film transistor.
【図６】従来の薄膜トランジスタの第３の例を示す断面
図。FIG. 6 is a sectional view showing a third example of a conventional thin film transistor.
１０，２００ 絶縁基板 １１，１７，２０１，２０５，２１１，２２４ ゲー
ト電極 １２，１６，２０２，２０４，２１２，２２３ ゲー
ト絶縁膜 １３，１５，２３，２０３，２１３，２２２ 活性層 １４ ダミースペーサ １８，２０７ ソース・ドレイン領域 １９，２０６ 層間絶縁膜 ２０ コンタクトホール ２１，２２ アルミニウム電極 ２０８ 電極10, 200 Insulating substrate 11, 17, 201, 205, 211, 224 Gate electrode 12, 16, 202, 204, 212, 223 Gate insulating film 13, 15, 23, 203, 213, 222 Active layer 14 Dummy spacer 18, 207 Source / drain region 19,206 Interlayer insulating film 20 Contact hole 21,22 Aluminum electrode 208 Electrode
Claims (2)
のゲート電極と、前記第１のゲート電極上に形成した第
１のゲート絶縁膜を介して前記第１のゲート電極の上面
と平行に形成した第１の半導体活性層と、前記第１の半
導体活性層の表面に形成し且つ前記第１の半導体活性層
の上面と垂直方向に突出した板状の第２の半導体活性層
と、前記第１および第２の半導体活性層の表面を被覆す
る第２のゲート絶縁膜と、前記第２のゲート絶縁膜の表
面に形成して前記第１および第２の半導体活性層と対向
する第２のゲート電極とを含むことを特徴とする薄膜ト
ランジスタ。A first substrate formed on an insulating substrate or an insulating film;
A first semiconductor active layer formed in parallel with an upper surface of the first gate electrode with a first gate insulating film formed on the first gate electrode interposed therebetween; A plate-shaped second semiconductor active layer formed on the surface of the active layer and projecting in a direction perpendicular to the upper surface of the first semiconductor active layer; and a second semiconductor active layer covering the surfaces of the first and second semiconductor active layers. 2. A thin film transistor comprising: a second gate insulating film; and a second gate electrode formed on a surface of the second gate insulating film and facing the first and second semiconductor active layers.
は絶縁膜の上面と平行に形成した第１の半導体活性層
と、前記第１の半導体活性層の側面に接続し且つ前記第
１の半導体活性層の上面と垂直方向に突出した板状の第
２の半導体活性層と、前記第１および第２の半導体活性
層の表面を被覆するゲート絶縁膜と、前記ゲート絶縁膜
の表面に形成して前記第１および第２の半導体活性層と
対向するゲート電極とを含むことを特徴とする薄膜トラ
ンジスタ。2. A first semiconductor active layer formed on an insulating substrate or an insulating film in parallel with an upper surface of the insulating substrate or the insulating film; and a first semiconductor active layer connected to a side surface of the first semiconductor active layer. A plate-like second semiconductor active layer projecting in a direction perpendicular to the upper surface of the semiconductor active layer, a gate insulating film covering the surfaces of the first and second semiconductor active layers, and a surface of the gate insulating film. A thin film transistor formed and comprising a gate electrode facing said first and second semiconductor active layers.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5324968A JP2571004B2 (en) | 1993-12-22 | 1993-12-22 | Thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5324968A JP2571004B2 (en) | 1993-12-22 | 1993-12-22 | Thin film transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183528A JPH07183528A (en) | 1995-07-21 |
| JP2571004B2 true JP2571004B2 (en) | 1997-01-16 |
Family
ID=18171644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5324968A Expired - Fee Related JP2571004B2 (en) | 1993-12-22 | 1993-12-22 | Thin film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2571004B2 (en) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09293793A (en) * | 1996-04-26 | 1997-11-11 | Mitsubishi Electric Corp | Semiconductor device provided with thin film transistor and manufacture thereof |
| US7388258B2 (en) | 2003-12-10 | 2008-06-17 | International Business Machines Corporation | Sectional field effect devices |
| US8513066B2 (en) * | 2005-10-25 | 2013-08-20 | Freescale Semiconductor, Inc. | Method of making an inverted-T channel transistor |
| US7452768B2 (en) * | 2005-10-25 | 2008-11-18 | Freescale Semiconductor, Inc. | Multiple device types including an inverted-T channel transistor and method therefor |
| JP2007173326A (en) * | 2005-12-19 | 2007-07-05 | Korea Advanced Inst Of Sci Technol | Field effect transistor having channel composed of silicon fin and silicon body, and its manufacturing method |
| KR102050561B1 (en) | 2012-12-18 | 2020-01-09 | 삼성디스플레이 주식회사 | Vertical thin film transistor and fabrivating method thereof |
| JP2015053477A (en) * | 2013-08-05 | 2015-03-19 | 株式会社半導体エネルギー研究所 | Semiconductor device and method for manufacturing the same |
-
1993
- 1993-12-22 JP JP5324968A patent/JP2571004B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07183528A (en) | 1995-07-21 |
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