JP2570933B2 - 同期クロック発生装置 - Google Patents
同期クロック発生装置Info
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- JP2570933B2 JP2570933B2 JP3293988A JP29398891A JP2570933B2 JP 2570933 B2 JP2570933 B2 JP 2570933B2 JP 3293988 A JP3293988 A JP 3293988A JP 29398891 A JP29398891 A JP 29398891A JP 2570933 B2 JP2570933 B2 JP 2570933B2
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- clock signal
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Description
【０００１】
【産業上の利用分野】本発明は、高周波数の入力クロッ
ク信号を外部から供給される非同期トリガ信号に対して
同期させて出力する同期クロック発生装置に関する。
ク信号を外部から供給される非同期トリガ信号に対して
同期させて出力する同期クロック発生装置に関する。
【０００２】
【従来の技術】図８は従来の同期クロック発生装置を示
すブロック図、図９は図８の同期クロック発生装置の動
作を説明する波形図である。図８における高周波クロッ
ク発生回路１０２で発生されたクロック信号ＣＫはカウ
ンタ１０３のクロック入力端子Ａおよび分周器１０４の
クロック入力端子Ａにそれぞれ供給され、また、カウン
タ１０３のトリガ入力端子Ｂにはトリガ信号源（図示せ
ず）よりトリガ信号入力端子１００を経て上記クロック
信号ＣＫと非同期のトリガ信号ＴＲがカウンタイネ−ブ
ル信号として供給される。
すブロック図、図９は図８の同期クロック発生装置の動
作を説明する波形図である。図８における高周波クロッ
ク発生回路１０２で発生されたクロック信号ＣＫはカウ
ンタ１０３のクロック入力端子Ａおよび分周器１０４の
クロック入力端子Ａにそれぞれ供給され、また、カウン
タ１０３のトリガ入力端子Ｂにはトリガ信号源（図示せ
ず）よりトリガ信号入力端子１００を経て上記クロック
信号ＣＫと非同期のトリガ信号ＴＲがカウンタイネ−ブ
ル信号として供給される。
【０００３】カウンタ１０３はトリガ信号ＴＲのＨから
Ｌへの立下りｔ1 の直後から高周波クロック信号の数を
カウントし始め、カウント数が一定値、例えば３カウン
トに達すると、カウンタ１０３は分周イネ−ブル信号Ｄ
Ｅを発生し、これを分周器１０４のイネ−ブル信号入力
端子Ｂに供給する。
Ｌへの立下りｔ1 の直後から高周波クロック信号の数を
カウントし始め、カウント数が一定値、例えば３カウン
トに達すると、カウンタ１０３は分周イネ−ブル信号Ｄ
Ｅを発生し、これを分周器１０４のイネ−ブル信号入力
端子Ｂに供給する。
【０００４】分周器１０４はイネ−ブル信号入力端子Ｂ
に供給される上記分周イネーブル信号ＤＥに応答して高
周波クロック信号ＣＫの分周を開始し、該高周波クロッ
ク信号ＣＫの例えば４サイクル毎に出力クロック信号Ｃ
Ｋout を発生する。かくして同期クロック出力端子１０
１よりトリガ信号ＴＲと実質的に同期がとられた出力ク
ロック信号ＣＫout が得られる。
に供給される上記分周イネーブル信号ＤＥに応答して高
周波クロック信号ＣＫの分周を開始し、該高周波クロッ
ク信号ＣＫの例えば４サイクル毎に出力クロック信号Ｃ
Ｋout を発生する。かくして同期クロック出力端子１０
１よりトリガ信号ＴＲと実質的に同期がとられた出力ク
ロック信号ＣＫout が得られる。
【０００５】
【発明が解決しようとする課題】上記のような従来の同
期クロック発生装置では、図９に示すように、トリガ信
号ＴＲの立下りｔ1 が点線で示す範囲Ｔで変化した場合
も出力クロック信号ＣＫout は同じタイミングで発生す
ることになる。従って、出力クロック信号ＣＫout の同
期精度を高めるためには高周波クロック信号ＣＫの周波
数を高くしなければならない。このことにより、 同期精度≒高周波クロックの周期 で表わされる。
期クロック発生装置では、図９に示すように、トリガ信
号ＴＲの立下りｔ1 が点線で示す範囲Ｔで変化した場合
も出力クロック信号ＣＫout は同じタイミングで発生す
ることになる。従って、出力クロック信号ＣＫout の同
期精度を高めるためには高周波クロック信号ＣＫの周波
数を高くしなければならない。このことにより、 同期精度≒高周波クロックの周期 で表わされる。
【０００６】例えば、偏差が１ｎｓ（ナノ秒）の同期精
度を得たい場合は、１ＧＨｚの高周波クロック信号ＣＫ
を使用する必要があるが、高周波クロック信号を１ＧＨ
ｚまで上げることは、内部でノイズが発生したり不要輻
射を発生する等の問題があり、極めて困難である。ま
た、１ＧＨｚのクロック信号発生回路および分周器は、
一般のＣＭＯＳ回路で構成するのは無理で、超高速バイ
ポーラ技術等、特殊な技術が必要で、製造コストが極め
て高くなる。
度を得たい場合は、１ＧＨｚの高周波クロック信号ＣＫ
を使用する必要があるが、高周波クロック信号を１ＧＨ
ｚまで上げることは、内部でノイズが発生したり不要輻
射を発生する等の問題があり、極めて困難である。ま
た、１ＧＨｚのクロック信号発生回路および分周器は、
一般のＣＭＯＳ回路で構成するのは無理で、超高速バイ
ポーラ技術等、特殊な技術が必要で、製造コストが極め
て高くなる。
【０００７】本発明は、基準となる基本クロック信号に
対してどのようなタイミングで非同期トリガ信号が供給
されても、この非同期のトリガ信号の立下りから実質的
に一定の時間だけシフトさせて出力クロック信号を発生
させるようにしたものである。図７を参照してこの点を
もう少し詳しく説明する。
対してどのようなタイミングで非同期トリガ信号が供給
されても、この非同期のトリガ信号の立下りから実質的
に一定の時間だけシフトさせて出力クロック信号を発生
させるようにしたものである。図７を参照してこの点を
もう少し詳しく説明する。
【０００８】図７において、ＣＫはクロック発生回路か
ら供給されるクロック信号で、トリガ信号ＴＲ１は、そ
の立下りｔ11が上記クロック信号ＣＫのＨレベル時に生
ずるものとする。このとき出力クロック信号ＣＫ１はト
リガ信号ＴＲ１の立下りｔ11から一定の時間ｔ1 だけシ
フトされて出力される。
ら供給されるクロック信号で、トリガ信号ＴＲ１は、そ
の立下りｔ11が上記クロック信号ＣＫのＨレベル時に生
ずるものとする。このとき出力クロック信号ＣＫ１はト
リガ信号ＴＲ１の立下りｔ11から一定の時間ｔ1 だけシ
フトされて出力される。
【０００９】一方、トリガ信号ＴＲ２は、その立下りｔ
12が上記クロック信号ＣＫのＬレベル時に生ずるものと
する。このとき出力クロック信号ＣＫ２はトリガ信号Ｔ
Ｒ２の立下りｔ12から実質的に一定の時間ｔ2 だけシフ
トされて出力される。
12が上記クロック信号ＣＫのＬレベル時に生ずるものと
する。このとき出力クロック信号ＣＫ２はトリガ信号Ｔ
Ｒ２の立下りｔ12から実質的に一定の時間ｔ2 だけシフ
トされて出力される。
【００１０】本発明の目的は、クロック信号ＣＫとトリ
ガ信号との位相関係が図７のＴＲ１、ＴＲ２に示すよう
にどのような状態にあっても、トリガ信号の立下りから
実質的に一定の時間ｔだけシフトされて（すなわちｔ≒
ｔ 1 、ｔ≒ｔ 2 ）出力クロック信号を発生する装置、特
にジッタが最大±１ｎｓ程度に抑えられた出力クロック
信号を１ＧＨｚと言うような高周波クロック信号発生装
置を使用することなく発生することができる同期クロッ
ク発生装置を得ることにある。
ガ信号との位相関係が図７のＴＲ１、ＴＲ２に示すよう
にどのような状態にあっても、トリガ信号の立下りから
実質的に一定の時間ｔだけシフトされて（すなわちｔ≒
ｔ 1 、ｔ≒ｔ 2 ）出力クロック信号を発生する装置、特
にジッタが最大±１ｎｓ程度に抑えられた出力クロック
信号を１ＧＨｚと言うような高周波クロック信号発生装
置を使用することなく発生することができる同期クロッ
ク発生装置を得ることにある。
【００１１】
【課題を解決するための手段】本願の第１の基本発明に
係る同期クロック発生装置は、複数の遅延素子を縦続接
続して構成されていて、入力されたクロック信号に対し
て逐次遅延された複数の遅延クロック信号を発生する遅
延クロック信号発生回路と、上記各クロック信号に対応
して設けられ、対応するクロック信号と該クロック信号
に対して非同期のトリガ信号として作用する入力信号と
が供給されて、上記非同期入力信号により活性化された
後、上記クロック信号に応答して出力の状態を変化する
複数のフリップフロップと、上記非同期入力信号により
上記各フリップフロップが活性化された後、上記クロッ
ク信号に応答して最初に出力の状態が変化したフリップ
フロップに供給されたクロック信号を検出するクロック
検出回路と、上記クロック検出回路の出力信号に応答し
て上記最初に出力の状態が変化したフリップフロップに
供給されるクロック信号、またはこのクロック信号に後
続または先行する他の所望のクロック信号を選択して出
力クロック信号として出力させるクロック選択回路と、
上記クロック検出回路の出力信号を上記各フリップフロ
ップに帰還して上記各フリップフロップの出力の状態を
維持させる帰還手段とを具備している。
係る同期クロック発生装置は、複数の遅延素子を縦続接
続して構成されていて、入力されたクロック信号に対し
て逐次遅延された複数の遅延クロック信号を発生する遅
延クロック信号発生回路と、上記各クロック信号に対応
して設けられ、対応するクロック信号と該クロック信号
に対して非同期のトリガ信号として作用する入力信号と
が供給されて、上記非同期入力信号により活性化された
後、上記クロック信号に応答して出力の状態を変化する
複数のフリップフロップと、上記非同期入力信号により
上記各フリップフロップが活性化された後、上記クロッ
ク信号に応答して最初に出力の状態が変化したフリップ
フロップに供給されたクロック信号を検出するクロック
検出回路と、上記クロック検出回路の出力信号に応答し
て上記最初に出力の状態が変化したフリップフロップに
供給されるクロック信号、またはこのクロック信号に後
続または先行する他の所望のクロック信号を選択して出
力クロック信号として出力させるクロック選択回路と、
上記クロック検出回路の出力信号を上記各フリップフロ
ップに帰還して上記各フリップフロップの出力の状態を
維持させる帰還手段とを具備している。
【００１２】上記第１の基本発明において、クロック検
出回路の出力信号に応答して所定のクロック信号が選択
されたとき、この選択されたクロック信号に後続する遅
延クロック信号を発生させる遅延素子にクロック信号が
伝送されるのを阻止するため に上記クロック検出回路の
出力と各遅延素子との間に禁止パスを設けることもでき
る。
出回路の出力信号に応答して所定のクロック信号が選択
されたとき、この選択されたクロック信号に後続する遅
延クロック信号を発生させる遅延素子にクロック信号が
伝送されるのを阻止するため に上記クロック検出回路の
出力と各遅延素子との間に禁止パスを設けることもでき
る。
【００１３】本願の第２の基本発明に係る同期クロック
発生装置は、複数の遅延素子を縦続接続して構成され、
入力されたクロック信号に対して逐次遅延された複数の
遅延クロック信号を発生する遅延クロック信号発生回路
と、上記クロック信号に対応して設けられ、対応するク
ロック信号が供給されるクロック入力端子、上記クロッ
ク信号に対して非同期の入力信号が供給されるセットま
たはリセット端子、データ入力端子、およびデータ出力
端子を有し、上記非同期入力信号により活性化された
後、上記クロック信号に応答して出力の状態を変化する
複数のフリップフロップと、上記複数のフリップフロッ
プのうちの時間的に隣接するクロック信号が供給される
２個のフリップフロップの各データ出力端子に発生する
出力信号間にレベルの変化が生じると、レベルが変化し
た出力信号を検出して、これを上記２個のフリップフロ
ップのうちの前段のフリップフロップのデータ入力端子
に供給して、上記２個のフリップフロップの状態を維持
させる複数の論理回路と、上記複数の論理回路の出力と
上記入力クロック信号または複数の遅延クロック信号と
が供給されて、上記論理回路の出力信号に基づいて上記
入力クロック信号あるいは複数の遅延クロック信号のう
ちのいずれか１つのクロック信号を選択して出力クロッ
ク信号として出力させるクロック選択回路とを具備して
いる。
発生装置は、複数の遅延素子を縦続接続して構成され、
入力されたクロック信号に対して逐次遅延された複数の
遅延クロック信号を発生する遅延クロック信号発生回路
と、上記クロック信号に対応して設けられ、対応するク
ロック信号が供給されるクロック入力端子、上記クロッ
ク信号に対して非同期の入力信号が供給されるセットま
たはリセット端子、データ入力端子、およびデータ出力
端子を有し、上記非同期入力信号により活性化された
後、上記クロック信号に応答して出力の状態を変化する
複数のフリップフロップと、上記複数のフリップフロッ
プのうちの時間的に隣接するクロック信号が供給される
２個のフリップフロップの各データ出力端子に発生する
出力信号間にレベルの変化が生じると、レベルが変化し
た出力信号を検出して、これを上記２個のフリップフロ
ップのうちの前段のフリップフロップのデータ入力端子
に供給して、上記２個のフリップフロップの状態を維持
させる複数の論理回路と、上記複数の論理回路の出力と
上記入力クロック信号または複数の遅延クロック信号と
が供給されて、上記論理回路の出力信号に基づいて上記
入力クロック信号あるいは複数の遅延クロック信号のう
ちのいずれか１つのクロック信号を選択して出力クロッ
ク信号として出力させるクロック選択回路とを具備して
いる。
【００１４】上記の第２の基本発明において、論理回路
と各遅延クロック信号発生回路との間に、クロック選択
回路により選択されたクロック信号を発生する回路より
も後段に位置する遅延素子の出力の状態が変化するのを
阻止する禁止パスを設けることもできる。
と各遅延クロック信号発生回路との間に、クロック選択
回路により選択されたクロック信号を発生する回路より
も後段に位置する遅延素子の出力の状態が変化するのを
阻止する禁止パスを設けることもできる。
【００１５】
【作用】上記のような構成を持った本願の各基本発明に
よれば、クロック信号に対して非同期的に入力されるト
リガ信号、つまり非同期入力信号に対して、最大でも縦
続接続された各遅延素子の１段当たりの遅延時間に相当
する偏差で出力クロック 信号を発生させることができ、
例えば１Ｇｈｚと言ったような高周波クロック信号を使
用することなく上記非同期入力信号に対して１ｎｓ以下
の偏差で出力クロック信号を発生させることができる。
よれば、クロック信号に対して非同期的に入力されるト
リガ信号、つまり非同期入力信号に対して、最大でも縦
続接続された各遅延素子の１段当たりの遅延時間に相当
する偏差で出力クロック 信号を発生させることができ、
例えば１Ｇｈｚと言ったような高周波クロック信号を使
用することなく上記非同期入力信号に対して１ｎｓ以下
の偏差で出力クロック信号を発生させることができる。
【００１６】上記の各基本発明において、禁止パスを設
けると、選択された所定のクロック信号に後続する遅延
クロック信号が発生されるのが阻止され、フリップフロ
ップの動作速度にばらつきがあって、ある特定のフリッ
プフロップのこれに供給されるクロック信号に対する動
作速度に遅れが生じても、この特定のフリップフロップ
が上記選択されたクロック信号に後続する遅延クロック
信号に不所望に応答するのが防止される。
けると、選択された所定のクロック信号に後続する遅延
クロック信号が発生されるのが阻止され、フリップフロ
ップの動作速度にばらつきがあって、ある特定のフリッ
プフロップのこれに供給されるクロック信号に対する動
作速度に遅れが生じても、この特定のフリップフロップ
が上記選択されたクロック信号に後続する遅延クロック
信号に不所望に応答するのが防止される。
【００１７】
【実施例】（実施例１） 図１は、本発明の同期クロック発生装置の第１の実施例
のブロック図である。同図において、１０、１１、１
２、１３、１４は縦続接続された遅延素子で、ここでは
各遅延素子は例えば１ｎｓの実質的に一定の遅延時間を
持った半導体素子からなるアンド回路によって構成され
ている。縦続接続された遅延素子により遅延クロック発
生回路を構成している。
のブロック図である。同図において、１０、１１、１
２、１３、１４は縦続接続された遅延素子で、ここでは
各遅延素子は例えば１ｎｓの実質的に一定の遅延時間を
持った半導体素子からなるアンド回路によって構成され
ている。縦続接続された遅延素子により遅延クロック発
生回路を構成している。
【００１８】２は基本クロック信号源（図示せず）より
基本クロック信号が供給される入力端子で、該入力端子
２に供給されたクロック信号ＣＫ０は初段の遅延素子１
０の第１入力（非反転入力）に供給され、該遅延素子１
０の第２の入力（反転入力）は接地されている。遅延素
子１０〜１４の各出力は次段の遅延素子の第１入力（非
反転入力）に接続され、各遅延素子１０〜１４の出力に
はそれぞれ一定の時間づつ遅延されたクロック信号ＣＫ
１、ＣＫ２、ＣＫ３、ＣＫ４、ＣＫ５が発生する。
基本クロック信号が供給される入力端子で、該入力端子
２に供給されたクロック信号ＣＫ０は初段の遅延素子１
０の第１入力（非反転入力）に供給され、該遅延素子１
０の第２の入力（反転入力）は接地されている。遅延素
子１０〜１４の各出力は次段の遅延素子の第１入力（非
反転入力）に接続され、各遅延素子１０〜１４の出力に
はそれぞれ一定の時間づつ遅延されたクロック信号ＣＫ
１、ＣＫ２、ＣＫ３、ＣＫ４、ＣＫ５が発生する。
【００１９】２０、２１、２２、２３、２４はこの実施
例ではエッジトリガ形のＤフリップ・フロップで、初段
フリップ・フロップ２０のクロック入力Ｔには入力端子
２に供給された非遅延基本クロック信号ＣＫ０が供給さ
れ、フリップ・フロップ２１〜２４の各クロック入力Ｔ
には遅延素子１０〜１３で遅延されたクロック信号ＣＫ
１〜ＣＫ４がそれぞれ供給される。また、各フリップ・
フロップ２０〜２４のリセット入力Ｒにはクロック信号
に対して非同期的にトリガ信号入力端子１に供給された
トリガ信号ＴＲが非同期入力信号として供給される。
例ではエッジトリガ形のＤフリップ・フロップで、初段
フリップ・フロップ２０のクロック入力Ｔには入力端子
２に供給された非遅延基本クロック信号ＣＫ０が供給さ
れ、フリップ・フロップ２１〜２４の各クロック入力Ｔ
には遅延素子１０〜１３で遅延されたクロック信号ＣＫ
１〜ＣＫ４がそれぞれ供給される。また、各フリップ・
フロップ２０〜２４のリセット入力Ｒにはクロック信号
に対して非同期的にトリガ信号入力端子１に供給された
トリガ信号ＴＲが非同期入力信号として供給される。
【００２０】３０、３１、３２、３３、３４はアンド回
路で、これらのアンド回路はフリップ・フロップ２０〜
２４にトリガ信号が供給されてリセットが解除された
後、最初にセットされたフリップ・フロップを検出する
セット検出回路を構成する。アンド回路３０の第１入力
（反転入力）には初段フリップ・フロップ２０の出力Ｑ
０が供給され、アンド回路３１の第１入力（反転入力）
には２段目フリップ・フロップ２１の出力Ｑ１が供給さ
れ、アンド回路３２の第１入力（反転入力）には３段目
フリップ・フロップ２２の出力Ｑ２が供給され、アンド
回路３３の第１入力（反転入力）には４段目フリップ・
フロップ２３の出力Ｑ３が供給され、アンド回路３４の
第１入力（反転入力）には５段目フリップ・フロップ２
４の出力Ｑ４が供給される。
路で、これらのアンド回路はフリップ・フロップ２０〜
２４にトリガ信号が供給されてリセットが解除された
後、最初にセットされたフリップ・フロップを検出する
セット検出回路を構成する。アンド回路３０の第１入力
（反転入力）には初段フリップ・フロップ２０の出力Ｑ
０が供給され、アンド回路３１の第１入力（反転入力）
には２段目フリップ・フロップ２１の出力Ｑ１が供給さ
れ、アンド回路３２の第１入力（反転入力）には３段目
フリップ・フロップ２２の出力Ｑ２が供給され、アンド
回路３３の第１入力（反転入力）には４段目フリップ・
フロップ２３の出力Ｑ３が供給され、アンド回路３４の
第１入力（反転入力）には５段目フリップ・フロップ２
４の出力Ｑ４が供給される。
【００２１】また、アンド回路３０の第２入力（非反転
入力）には２段目フリップ・フロップ２１の出力Ｑ１が
供給され、アンド回路３１の第２入力（非反転入力）に
は３段目フリップ・フロップ２２の出力Ｑ２が供給さ
れ、アンド回路３２の第２入力（非反転入力）には４段
目フリップ・フロップ２３の出力Ｑ３が供給され、アン
ド回路３３の第２入力（非反転入力）には５段目フリッ
プ・フロップ２４の出力Ｑ４が供給され、アンド回路３
４の第２入力（反転入力）はこの例では接地されてい
る。
入力）には２段目フリップ・フロップ２１の出力Ｑ１が
供給され、アンド回路３１の第２入力（非反転入力）に
は３段目フリップ・フロップ２２の出力Ｑ２が供給さ
れ、アンド回路３２の第２入力（非反転入力）には４段
目フリップ・フロップ２３の出力Ｑ３が供給され、アン
ド回路３３の第２入力（非反転入力）には５段目フリッ
プ・フロップ２４の出力Ｑ４が供給され、アンド回路３
４の第２入力（反転入力）はこの例では接地されてい
る。
【００２２】アンド回路３０の出力（イ）は帰還パス３
０Ｒを経てフリップ・フロップ２０のデータ入力Ｄに帰
還され、また禁止パス３０Ｉを経て遅延素子１１の第２
入力（反転入力）に接続されている。同様にアンド回路
３１の出力（ロ）は帰還パス３１Ｒを経てフリップ・フ
ロップ２１のデータ入力Ｄに帰還され、また禁止パス３
１Ｉを経て遅延素子１２の第２入力（反転入力）に接続
されている。
０Ｒを経てフリップ・フロップ２０のデータ入力Ｄに帰
還され、また禁止パス３０Ｉを経て遅延素子１１の第２
入力（反転入力）に接続されている。同様にアンド回路
３１の出力（ロ）は帰還パス３１Ｒを経てフリップ・フ
ロップ２１のデータ入力Ｄに帰還され、また禁止パス３
１Ｉを経て遅延素子１２の第２入力（反転入力）に接続
されている。
【００２３】アンド回路３２の出力（ハ）は帰還パス３
２Ｒを経てフリップ・フロップ２２のデータ入力Ｄに帰
還され、また禁止パス３２Ｉを経て遅延素子１３の第２
入力（反転入力）に接続されており、アンド回路３３の
出力（ニ）は帰還パス３３Ｒを経てフリップ・フロップ
２３のデータ入力Ｄに帰還され、また禁止パス３３Ｉを
経て遅延素子１４の第２入力（反転入力）に接続されて
いる。アンド回路３４の出力（ホ）は帰還パス３４Ｒを
経てフリップ・フロップ２４のデータ入力Ｄに帰還さ
れ、必要に応じて遅延クロック発生回路の次の遅延素子
の第２入力に接続される。
２Ｒを経てフリップ・フロップ２２のデータ入力Ｄに帰
還され、また禁止パス３２Ｉを経て遅延素子１３の第２
入力（反転入力）に接続されており、アンド回路３３の
出力（ニ）は帰還パス３３Ｒを経てフリップ・フロップ
２３のデータ入力Ｄに帰還され、また禁止パス３３Ｉを
経て遅延素子１４の第２入力（反転入力）に接続されて
いる。アンド回路３４の出力（ホ）は帰還パス３４Ｒを
経てフリップ・フロップ２４のデータ入力Ｄに帰還さ
れ、必要に応じて遅延クロック発生回路の次の遅延素子
の第２入力に接続される。
【００２４】４０、４１、４２、４３はアンド回路で、
これらのアンド回路はフリップ・フロップ２０〜２４の
リセットが解除された後、所望のクロック信号を選択す
るためのクロック信号選択回路を構成している。アンド
回路４０の２個の入力にはアンド回路３０の出力（イ）
および遅延素子１０の遅延クロック信号ＣＫ１がそれぞ
れ供給され、アンド回路４１の２個の入力にはアンド回
路３１の出力（ロ）および遅延素子１１の遅延クロック
信号ＣＫ２がそれぞれ供給され、アンド回路４２の２個
の入力にはアンド回路３２の出力（ハ）および遅延素子
１２の遅延クロック信号ＣＫ３がそれぞれ供給される。
これらのアンド回路はフリップ・フロップ２０〜２４の
リセットが解除された後、所望のクロック信号を選択す
るためのクロック信号選択回路を構成している。アンド
回路４０の２個の入力にはアンド回路３０の出力（イ）
および遅延素子１０の遅延クロック信号ＣＫ１がそれぞ
れ供給され、アンド回路４１の２個の入力にはアンド回
路３１の出力（ロ）および遅延素子１１の遅延クロック
信号ＣＫ２がそれぞれ供給され、アンド回路４２の２個
の入力にはアンド回路３２の出力（ハ）および遅延素子
１２の遅延クロック信号ＣＫ３がそれぞれ供給される。
【００２５】アンド回路４３の２個の入力にはアンド回
路３３の出力（ニ）および遅延素子１３の遅延クロック
信号ＣＫ４がそれぞれ供給される。アンド回路４０〜４
３の出力（ａ）〜（ｄ）は多入力オア回路５０に供給さ
れ、該オア回路５０の出力は、トリガ信号に同期したク
ロック信号を出力する同期クロック出力端子３に供給さ
れている。
路３３の出力（ニ）および遅延素子１３の遅延クロック
信号ＣＫ４がそれぞれ供給される。アンド回路４０〜４
３の出力（ａ）〜（ｄ）は多入力オア回路５０に供給さ
れ、該オア回路５０の出力は、トリガ信号に同期したク
ロック信号を出力する同期クロック出力端子３に供給さ
れている。
【００２６】図１の同期クロック発生装置の動作を図２
を参照して説明する。図２は図１の装置を構成するＩＣ
内の各素子の動作速度、例えばフリップ・フロップ２０
〜２４のリカバリ時間（リセットが解除されてからクロ
ックを取り込み得る状態になるまでの時間）にばらつき
が無い場合を想定してその動作を説明した図である。
を参照して説明する。図２は図１の装置を構成するＩＣ
内の各素子の動作速度、例えばフリップ・フロップ２０
〜２４のリカバリ時間（リセットが解除されてからクロ
ックを取り込み得る状態になるまでの時間）にばらつき
が無い場合を想定してその動作を説明した図である。
【００２７】ＴＲは図示されていないトリガ信号源から
トリガ信号入力端子１に供給される非同期トリガ信号、
ＣＫ０は図示されていないクロック信号源からクロック
信号入力端子２に供給される基本クロック信号、ＣＫ
１、ＣＫ２、ＣＫ３、ＣＫ４は遅延素子１０、１１、１
２、１３の各出力に現れる遅延クロック信号である。フ
リップ・フロップ２０〜２４は実施例ではエッジトリガ
形のＤフリップ・フロップが使用され、クロック信号Ｔ
Ｒが立下ると、データ入力Ｄに供給されるデータの反転
（Ｄバー）内容を取り込んで記憶する記憶回路として作
用する。
トリガ信号入力端子１に供給される非同期トリガ信号、
ＣＫ０は図示されていないクロック信号源からクロック
信号入力端子２に供給される基本クロック信号、ＣＫ
１、ＣＫ２、ＣＫ３、ＣＫ４は遅延素子１０、１１、１
２、１３の各出力に現れる遅延クロック信号である。フ
リップ・フロップ２０〜２４は実施例ではエッジトリガ
形のＤフリップ・フロップが使用され、クロック信号Ｔ
Ｒが立下ると、データ入力Ｄに供給されるデータの反転
（Ｄバー）内容を取り込んで記憶する記憶回路として作
用する。
【００２８】トリガ信号ＴＲの立下りが現れるまでの間
は各フリップ・フロップはリセット状態に維持され、立
下りｔ 1 で各フリップ・フロップのリセットが解除され
る。フリップ・フロップ２０およびフリップ・フロップ
２１のクロック入力Ｔに供給されるクロック信号ＣＫ
０、ＣＫ１の立下りは上記トリガ信号ＴＲによるリセッ
ト解除より前であるから、これらのフリップ・フロップ
２０および２１はセットされず、その出力Ｑ０、Ｑ１は
Ｌ（ローレベル）である。
は各フリップ・フロップはリセット状態に維持され、立
下りｔ 1 で各フリップ・フロップのリセットが解除され
る。フリップ・フロップ２０およびフリップ・フロップ
２１のクロック入力Ｔに供給されるクロック信号ＣＫ
０、ＣＫ１の立下りは上記トリガ信号ＴＲによるリセッ
ト解除より前であるから、これらのフリップ・フロップ
２０および２１はセットされず、その出力Ｑ０、Ｑ１は
Ｌ（ローレベル）である。
【００２９】一方、ｔ12においてフリップ・フロップ２
２のクロック入力Ｔに供給されるクロック信号ＣＫ２お
よびｔ12以後にフリップ・フロップ２３、２４の各クロ
ック入力Ｔに供給されるクロック信号ＣＫ３、ＣＫ４の
立下りはトリガ信号ＴＲによるリセット解除後であるか
ら、これらのフリップ・フロップ２２〜２４はセットさ
れ、その出力Ｑ２、Ｑ３、Ｑ４はそれぞれクロック信号
ＣＫ２、ＣＫ３、ＣＫ４の立下りに応答してＨ（ハイレ
ベル）になる。
２のクロック入力Ｔに供給されるクロック信号ＣＫ２お
よびｔ12以後にフリップ・フロップ２３、２４の各クロ
ック入力Ｔに供給されるクロック信号ＣＫ３、ＣＫ４の
立下りはトリガ信号ＴＲによるリセット解除後であるか
ら、これらのフリップ・フロップ２２〜２４はセットさ
れ、その出力Ｑ２、Ｑ３、Ｑ４はそれぞれクロック信号
ＣＫ２、ＣＫ３、ＣＫ４の立下りに応答してＨ（ハイレ
ベル）になる。
【００３０】これによって、アンド回路３０の出力
（イ）はＱ０＝Ｌ、Ｑ１＝ＬによりＬ、アンド回路３１
の出力（ロ）はＱ１＝Ｌ、Ｑ２＝Ｈによりｔ 121 でＨに
なり、またアンド回路３２の出力（ハ）はＱ２＝Ｈ、Ｑ
３＝ＨによりＬ、アンド回路３３の出力（ニ）はＱ３＝
Ｈ、Ｑ４＝ＨによりＬになり、上記出力（ロ）がＨにな
ることによりトリガ信号ＴＲによるフリップ・フロップ
のリセット解除後に最初にＨからＬへのエッジが来た遅
延クロックはＣＫ２であることが分かる。
（イ）はＱ０＝Ｌ、Ｑ１＝ＬによりＬ、アンド回路３１
の出力（ロ）はＱ１＝Ｌ、Ｑ２＝Ｈによりｔ 121 でＨに
なり、またアンド回路３２の出力（ハ）はＱ２＝Ｈ、Ｑ
３＝ＨによりＬ、アンド回路３３の出力（ニ）はＱ３＝
Ｈ、Ｑ４＝ＨによりＬになり、上記出力（ロ）がＨにな
ることによりトリガ信号ＴＲによるフリップ・フロップ
のリセット解除後に最初にＨからＬへのエッジが来た遅
延クロックはＣＫ２であることが分かる。
【００３１】この場合、アンド回路３０〜３４の各出力
は対応するフリップ・フロップ２０〜２４のデータ入力
Ｄに帰還される。それによって、フリップ・フロップ２
０の出力Ｑ０は基本クロック信号ＣＫ０の次の立下りｔ
2 でＨになり、他のフリップ・フロップ２１〜２４はそ
れぞれ次の遅延クロック信号ＣＫ１〜ＣＫ４が入ってき
ても先の状態、つまりフリップ・フロップ２１の出力Ｑ
１のみをＬに保ち、フリップ・フロップ２２〜２４の出
力Ｑ２〜Ｑ４をＨに保持する。すなわち、最終的にはＱ
０＝Ｈ、Ｑ１＝Ｌ、Ｑ２＝Ｈ、Ｑ３＝Ｈ、Ｑ４＝Ｈとな
る。これによって、アンド回路３１の出力（ロ）のみが
Ｈに保たれる。
は対応するフリップ・フロップ２０〜２４のデータ入力
Ｄに帰還される。それによって、フリップ・フロップ２
０の出力Ｑ０は基本クロック信号ＣＫ０の次の立下りｔ
2 でＨになり、他のフリップ・フロップ２１〜２４はそ
れぞれ次の遅延クロック信号ＣＫ１〜ＣＫ４が入ってき
ても先の状態、つまりフリップ・フロップ２１の出力Ｑ
１のみをＬに保ち、フリップ・フロップ２２〜２４の出
力Ｑ２〜Ｑ４をＨに保持する。すなわち、最終的にはＱ
０＝Ｈ、Ｑ１＝Ｌ、Ｑ２＝Ｈ、Ｑ３＝Ｈ、Ｑ４＝Ｈとな
る。これによって、アンド回路３１の出力（ロ）のみが
Ｈに保たれる。
【００３２】出力（ロ）はアンド回路４１をオンし、ク
ロック信号ＣＫ２のみが該アンド回路４１の出力（ｂ）
として現われ、この出力（ｂ）がオア回路５０を経て同
期クロック出力端子３に送られる。よって、クロック信
号ＣＫ２が選択されてトリガ信号ＴＲに同期した一連の
出力クロック信号ＣＫout として出力される。アンド回
路４０、４２、４３はオフであるから、その出力
（ａ）、（ｃ）、（ｄ）はいずれもＬであることは言う
迄もない。
ロック信号ＣＫ２のみが該アンド回路４１の出力（ｂ）
として現われ、この出力（ｂ）がオア回路５０を経て同
期クロック出力端子３に送られる。よって、クロック信
号ＣＫ２が選択されてトリガ信号ＴＲに同期した一連の
出力クロック信号ＣＫout として出力される。アンド回
路４０、４２、４３はオフであるから、その出力
（ａ）、（ｃ）、（ｄ）はいずれもＬであることは言う
迄もない。
【００３３】以上のように、トリガ信号ＴＲにより各フ
リップ・フロップのリセットが解除された後、最初にＨ
からＬへのエッジが表われるクロック信号はＣＫ２であ
ることが検出され、この実施例では上記のように遅延ク
ロック信号ＣＫ２がトリガ信号ＴＲに同期した一連の出
力クロック信号ＣＫout として出力端子３から出力され
る。
リップ・フロップのリセットが解除された後、最初にＨ
からＬへのエッジが表われるクロック信号はＣＫ２であ
ることが検出され、この実施例では上記のように遅延ク
ロック信号ＣＫ２がトリガ信号ＴＲに同期した一連の出
力クロック信号ＣＫout として出力端子３から出力され
る。
【００３４】アンド回路３１のＨ出力（ロ）は禁止パス
３１Ｉを経て遅延素子１２の第２入力（反転入力）に供
給され、該遅延素子１２を禁止して、クロック信号が遅
延素子１３に進むのを阻止する。このため、実際にはＣ
Ｋ３、ＣＫ４はＬになり、アンド回路３２、３３の状態
の如何を問わず（実際にはこれらのアンド回路３２、３
３は共にオフになる）、アンド回路４２、４３の出力
（ｃ）、（ｄ）は共にＬになる。よって、前述の通り出
力端子３にはクロックＣＫ２に対応する出力クロック信
号ＣＫout が発生する。よって、出力クロック信号ＣＫ
out のジッタは遅延素子１０〜１４の遅延時間以内にお
さまり、各遅延素子の遅延時間を１ｎｓ程度に設定する
ことは容易であることから、クロック信号として１ＧＨ
ｚといったような高い周波数のものを使用することなく
容易にジッタを１ｎｓ以内に押さえることができる。
３１Ｉを経て遅延素子１２の第２入力（反転入力）に供
給され、該遅延素子１２を禁止して、クロック信号が遅
延素子１３に進むのを阻止する。このため、実際にはＣ
Ｋ３、ＣＫ４はＬになり、アンド回路３２、３３の状態
の如何を問わず（実際にはこれらのアンド回路３２、３
３は共にオフになる）、アンド回路４２、４３の出力
（ｃ）、（ｄ）は共にＬになる。よって、前述の通り出
力端子３にはクロックＣＫ２に対応する出力クロック信
号ＣＫout が発生する。よって、出力クロック信号ＣＫ
out のジッタは遅延素子１０〜１４の遅延時間以内にお
さまり、各遅延素子の遅延時間を１ｎｓ程度に設定する
ことは容易であることから、クロック信号として１ＧＨ
ｚといったような高い周波数のものを使用することなく
容易にジッタを１ｎｓ以内に押さえることができる。
【００３５】再度トリガ信号ＴＲが入力端子１に供給さ
れると、該トリガ信号の存在期間中（実施例ではＨの
間）はすべてのフリップ・フロップは一旦リセットされ
て各フリップ・フロップの出力Ｑ０〜Ｑ４はＬになるか
ら、上記遅延クロック信号ＣＫ２に基づく一連の出力ク
ロック信号ＣＫout は一旦停止する。トリガ信号ＴＲが
立下ると、前述と同じ動作によりその立下りに時間的に
最も近い遅延クロック信号を再度上記トリガ信号に同期
したクロック信号として選択し、その選択されたクロッ
ク信号に基づく一連の出力クロック信号ＣＫout を出力
端子３から発生する。
れると、該トリガ信号の存在期間中（実施例ではＨの
間）はすべてのフリップ・フロップは一旦リセットされ
て各フリップ・フロップの出力Ｑ０〜Ｑ４はＬになるか
ら、上記遅延クロック信号ＣＫ２に基づく一連の出力ク
ロック信号ＣＫout は一旦停止する。トリガ信号ＴＲが
立下ると、前述と同じ動作によりその立下りに時間的に
最も近い遅延クロック信号を再度上記トリガ信号に同期
したクロック信号として選択し、その選択されたクロッ
ク信号に基づく一連の出力クロック信号ＣＫout を出力
端子３から発生する。
【００３６】先に仮定したように、ＩＣ内の各素子の動
作速度にばらつきが無い場合は、禁止パス３０Ｉ〜３３
Ｉは特に必要でないが、次に説明するＩＣ内の各素子の
動作速度にばらつきがある場合は、この禁止パス３０Ｉ
〜３３Ｉが有効になり、誤ったクロック信号が出力され
るのが阻止される。
作速度にばらつきが無い場合は、禁止パス３０Ｉ〜３３
Ｉは特に必要でないが、次に説明するＩＣ内の各素子の
動作速度にばらつきがある場合は、この禁止パス３０Ｉ
〜３３Ｉが有効になり、誤ったクロック信号が出力され
るのが阻止される。
【００３７】図３は、図１の回路において、各フリップ
・フロップの動作速度、具体的には各フリップ・フロッ
プのリカバリ時間（リセット解除後、クロックを取込み
得る状態になるまでに要する時間）にばらつきがある場
合の動作を説明する波形図である。
・フロップの動作速度、具体的には各フリップ・フロッ
プのリカバリ時間（リセット解除後、クロックを取込み
得る状態になるまでに要する時間）にばらつきがある場
合の動作を説明する波形図である。
【００３８】この例では、フリップ・フロップ２３のリ
カバリ時間が他のフリップ・フロップのそれよりも遅
く、ｔ1 でトリガ信号ＴＲの立下りがトリガ信号入力端
子１に供給された後、最初に遅延クロック信号ＣＫ３の
立下りが到来したとき（時点ｔ13）、フリップ・フロッ
プ２３はこの遅延クロック信号ＣＫ３を取入れることが
できなかった状態を想定している。
カバリ時間が他のフリップ・フロップのそれよりも遅
く、ｔ1 でトリガ信号ＴＲの立下りがトリガ信号入力端
子１に供給された後、最初に遅延クロック信号ＣＫ３の
立下りが到来したとき（時点ｔ13）、フリップ・フロッ
プ２３はこの遅延クロック信号ＣＫ３を取入れることが
できなかった状態を想定している。
【００３９】禁止パス３０Ｉ〜３３Ｉが存在しないと仮
定する。トリガ信号ＴＲが供給された後、フリップ・フ
ロップ２２は遅延クロック信号ＣＫ２の立下りｔ12によ
りセットされて出力Ｑ２はＨになる。フリップ・フロッ
プ２３は上記のようにリカバリ時間が遅く、遅延クロッ
ク信号ＣＫ３の立下りｔ13でセットされない。フリップ
・フロップ２４は遅延クロック信号ＣＫ４の立下りｔ14
でセットされて出力Ｑ４はＨになる。
定する。トリガ信号ＴＲが供給された後、フリップ・フ
ロップ２２は遅延クロック信号ＣＫ２の立下りｔ12によ
りセットされて出力Ｑ２はＨになる。フリップ・フロッ
プ２３は上記のようにリカバリ時間が遅く、遅延クロッ
ク信号ＣＫ３の立下りｔ13でセットされない。フリップ
・フロップ２４は遅延クロック信号ＣＫ４の立下りｔ14
でセットされて出力Ｑ４はＨになる。
【００４０】かくして、トリガ信号ＴＲが供給された
後、遅延クロック信号ＣＫ２〜ＣＫ４の各最初の立下り
が現われた直後では、Ｑ０＝Ｌ、Ｑ１＝Ｌ、Ｑ２＝Ｈ、
Ｑ３＝Ｌ、Ｑ４＝Ｈとなる。これにより、アンド回路３
０はオフ、アンド回路３１はオン、アンド回路３２はオ
フ、アンド回路３３はオン、アンド回路３４はオフにな
り、Ｈとなるアンド回路３１の出力（ロ）以外に本来は
Ｌであるべきアンド回路３３の出力（ニ）もＨになる。
アンド回路３０〜３４の出力は各帰還パス３０Ｒ〜３４
Ｒを経て対応するフリップ・フロップ２０〜２４のデー
タ入力Ｄに帰還され、フリップ・フロップ２０の出力Ｑ
０をＬからＨに変化させる以外は各アンド回路の出力を
先の状態に保持し、Ｑ０＝Ｈ、Ｑ１＝Ｌ、Ｑ２＝Ｈ、Ｑ
３＝Ｌ、Ｑ４＝Ｈに保持する。
後、遅延クロック信号ＣＫ２〜ＣＫ４の各最初の立下り
が現われた直後では、Ｑ０＝Ｌ、Ｑ１＝Ｌ、Ｑ２＝Ｈ、
Ｑ３＝Ｌ、Ｑ４＝Ｈとなる。これにより、アンド回路３
０はオフ、アンド回路３１はオン、アンド回路３２はオ
フ、アンド回路３３はオン、アンド回路３４はオフにな
り、Ｈとなるアンド回路３１の出力（ロ）以外に本来は
Ｌであるべきアンド回路３３の出力（ニ）もＨになる。
アンド回路３０〜３４の出力は各帰還パス３０Ｒ〜３４
Ｒを経て対応するフリップ・フロップ２０〜２４のデー
タ入力Ｄに帰還され、フリップ・フロップ２０の出力Ｑ
０をＬからＨに変化させる以外は各アンド回路の出力を
先の状態に保持し、Ｑ０＝Ｈ、Ｑ１＝Ｌ、Ｑ２＝Ｈ、Ｑ
３＝Ｌ、Ｑ４＝Ｈに保持する。
【００４１】これによってアンド回路４１、４３が共に
オンになり、遅延クロック信号ＣＫ２による出力（ｂ）
と、遅延クロック信号ＣＫ４による出力（ｄ）（点線で
示す）がオア回路５０を経て同期クロック出力端子３か
ら出力される。このため、出力端子３に発生する同期ク
ロック信号ＣＫout は実線で示す出力（ｂ）に対応する
出力と、点線で示す出力（ｄ）に対応する出力との和に
なり、その幅（Ｔo ）は正規のクロック信号の幅
（ＴC ）より長くなってしまう。禁止パス３０Ｉ、３３
Ｉはこのような事態が発生するのを防止するためのもの
である。
オンになり、遅延クロック信号ＣＫ２による出力（ｂ）
と、遅延クロック信号ＣＫ４による出力（ｄ）（点線で
示す）がオア回路５０を経て同期クロック出力端子３か
ら出力される。このため、出力端子３に発生する同期ク
ロック信号ＣＫout は実線で示す出力（ｂ）に対応する
出力と、点線で示す出力（ｄ）に対応する出力との和に
なり、その幅（Ｔo ）は正規のクロック信号の幅
（ＴC ）より長くなってしまう。禁止パス３０Ｉ、３３
Ｉはこのような事態が発生するのを防止するためのもの
である。
【００４２】上記のように、遅延クロック信号ＣＫ２の
ｔ12における最初の立下りに応答してフリップ・フロッ
プ２２の出力Ｑ２がＨになり、アンド回路３１の出力
（ロ）はＨになる。出力（ロ）は禁止パス３１Ｉを経て
遅延素子１２の第２入力（反転入力）に供給されて、該
遅延素子１２をオフし、遅延素子１２の出力より後にク
ロック信号が現われるのが禁止される。
ｔ12における最初の立下りに応答してフリップ・フロッ
プ２２の出力Ｑ２がＨになり、アンド回路３１の出力
（ロ）はＨになる。出力（ロ）は禁止パス３１Ｉを経て
遅延素子１２の第２入力（反転入力）に供給されて、該
遅延素子１２をオフし、遅延素子１２の出力より後にク
ロック信号が現われるのが禁止される。
【００４３】なお、遅延素子１１の第２入力に供給され
るアンド回路３０の出力（イ）はＬであるから、遅延素
子１１はオンで、クロック信号は該遅延素子１１を通っ
て進み、遅延クロック信号ＣＫ２が現われる。かくし
て、出力端子３には、各フリップ・フロップのリカバリ
時間のばらつきには関係なく、遅延クロック信号ＣＫ２
に対応する一連の出力クロック信号ＣＫout のみが発生
する。
るアンド回路３０の出力（イ）はＬであるから、遅延素
子１１はオンで、クロック信号は該遅延素子１１を通っ
て進み、遅延クロック信号ＣＫ２が現われる。かくし
て、出力端子３には、各フリップ・フロップのリカバリ
時間のばらつきには関係なく、遅延クロック信号ＣＫ２
に対応する一連の出力クロック信号ＣＫout のみが発生
する。
【００４４】図１の実施例では、入力端子１にトリガ信
号ＴＲが供給されて、各フリップ・フロップのリセット
が解除された後、最初に立下る遅延クロック信号ＣＫ２
をフリップ・フロップ２２で検出して記憶し、この遅延
クロック信号ＣＫ２を選択して出力クロック信号ＣＫou
t として出力端子３から出力させていた。ところが、ク
ロック信号の周波数がある程度高くなってくると、遅延
クロック信号ＣＫ２の立下りによってフリップ・フロッ
プ２２がセットされ、その出力Ｑ２がＨになってアンド
回路３１の出力（ロ）がＨになる前に遅延クロック信号
ＣＫ２の立上りが到来し（第２図のｔ22）、このためア
ンド回路４１の出力信号（ｂ）、従ってオア回路５０を
経て出力端子３に発生する同期クロック信号ＣＫout が
正規の幅Ｔc よりも狭くなることがある。あるいは、誤
動作を防ぐために遅延クロック信号ＣＫ２の次の遅延ク
ロック信号ＣＫ３を選択して、これを出力クロック信号
ＣＫout として出力させることが望ましい場合がある。
第４図に示す装置はこのような目的に適ったものであ
る。
号ＴＲが供給されて、各フリップ・フロップのリセット
が解除された後、最初に立下る遅延クロック信号ＣＫ２
をフリップ・フロップ２２で検出して記憶し、この遅延
クロック信号ＣＫ２を選択して出力クロック信号ＣＫou
t として出力端子３から出力させていた。ところが、ク
ロック信号の周波数がある程度高くなってくると、遅延
クロック信号ＣＫ２の立下りによってフリップ・フロッ
プ２２がセットされ、その出力Ｑ２がＨになってアンド
回路３１の出力（ロ）がＨになる前に遅延クロック信号
ＣＫ２の立上りが到来し（第２図のｔ22）、このためア
ンド回路４１の出力信号（ｂ）、従ってオア回路５０を
経て出力端子３に発生する同期クロック信号ＣＫout が
正規の幅Ｔc よりも狭くなることがある。あるいは、誤
動作を防ぐために遅延クロック信号ＣＫ２の次の遅延ク
ロック信号ＣＫ３を選択して、これを出力クロック信号
ＣＫout として出力させることが望ましい場合がある。
第４図に示す装置はこのような目的に適ったものであ
る。
【００４５】（実施例２） 図４に示す本発明の同期クロック発生装置の第２の実施
例では、遅延素子１１の第２入力（反転入力）は接地さ
れており、禁止パス３０Ｉは遅延素子１２の第２入力に
接続され、禁止パス３１Ｉは遅延素子１３の第２入力に
接続され、禁止パス３２Ｉは遅延素子１４の第２入力に
接続されている。また、アンド回路４０の入力にはアン
ド回路３０の出力（イ）と遅延クロック信号ＣＫ２が供
給され、アンド回路４１の入力にはアンド回路３１の出
力（ロ）と遅延クロック信号ＣＫ３が供給され、アンド
回路４２の入力にはアンド回路３２の出力（ハ）と遅延
クロック信号ＣＫ４が供給され、アンド回路４３の入力
にはアンド回路３３の出力（ニ）と遅延クロック信号Ｃ
Ｋ５が供給される。他の構造、接続関係は図１の実施例
と同様である。
例では、遅延素子１１の第２入力（反転入力）は接地さ
れており、禁止パス３０Ｉは遅延素子１２の第２入力に
接続され、禁止パス３１Ｉは遅延素子１３の第２入力に
接続され、禁止パス３２Ｉは遅延素子１４の第２入力に
接続されている。また、アンド回路４０の入力にはアン
ド回路３０の出力（イ）と遅延クロック信号ＣＫ２が供
給され、アンド回路４１の入力にはアンド回路３１の出
力（ロ）と遅延クロック信号ＣＫ３が供給され、アンド
回路４２の入力にはアンド回路３２の出力（ハ）と遅延
クロック信号ＣＫ４が供給され、アンド回路４３の入力
にはアンド回路３３の出力（ニ）と遅延クロック信号Ｃ
Ｋ５が供給される。他の構造、接続関係は図１の実施例
と同様である。
【００４６】図４の実施例の動作を再び図２を参照して
説明する。トリガ信号入力端子１に非同期トリガ信号Ｔ
Ｒが供給された後、遅延クロック信号ＣＫ２の最初の立
下りｔ12でフリップ・フロップ２２はセットされ、その
出力Ｑ２はＨになる。これによってアンド回路３１はオ
ンになってｔ 121 で出力（ロ）はＨになり、アンド回路
４１は遅延クロック信号ＣＫ２ではなく、遅延クロック
信号ＣＫ３を選択して一連の出力クロック信号ＣＫout
として出力端子３から出力させる。禁止パス３０Ｉ〜３
２Ｉの作用は図１の実施例のそれと同様で、この場合は
アンド回路３１のＨレベルにある出力（ロ）は禁止パス
３１Ｉを経て遅延素子１３の第２入力に供給され、遅延
素子１３の出力に遅延クロックＣＫ４が現われるのを阻
止する。この実施例においても、１ＧＨｚといったよう
な高いクロック信号を使用することなく出力クロック信
号ＣＫout のジッタを１ｎｓ以内に容易に押さえること
ができる。
説明する。トリガ信号入力端子１に非同期トリガ信号Ｔ
Ｒが供給された後、遅延クロック信号ＣＫ２の最初の立
下りｔ12でフリップ・フロップ２２はセットされ、その
出力Ｑ２はＨになる。これによってアンド回路３１はオ
ンになってｔ 121 で出力（ロ）はＨになり、アンド回路
４１は遅延クロック信号ＣＫ２ではなく、遅延クロック
信号ＣＫ３を選択して一連の出力クロック信号ＣＫout
として出力端子３から出力させる。禁止パス３０Ｉ〜３
２Ｉの作用は図１の実施例のそれと同様で、この場合は
アンド回路３１のＨレベルにある出力（ロ）は禁止パス
３１Ｉを経て遅延素子１３の第２入力に供給され、遅延
素子１３の出力に遅延クロックＣＫ４が現われるのを阻
止する。この実施例においても、１ＧＨｚといったよう
な高いクロック信号を使用することなく出力クロック信
号ＣＫout のジッタを１ｎｓ以内に容易に押さえること
ができる。
【００４７】図１の実施例では、フリップ・フロップ２
０〜２４、アンド回路３０〜３４等の動作速度、各遅延
クロック信号ＣＫ１〜ＣＫ４のレベル変化の速度によっ
てはアンド回路３０〜３３の各２つの入力が同時に変化
することがある。このことを再び図２を参照して具体的
に述べると、ｔ12における遅延クロック信号ＣＫ２の立
下りに応答してフリップ・フロップ２２の出力Ｑ２はＨ
になり、アンド回路３１の出力はｔ121 でＨになる。
０〜２４、アンド回路３０〜３４等の動作速度、各遅延
クロック信号ＣＫ１〜ＣＫ４のレベル変化の速度によっ
てはアンド回路３０〜３３の各２つの入力が同時に変化
することがある。このことを再び図２を参照して具体的
に述べると、ｔ12における遅延クロック信号ＣＫ２の立
下りに応答してフリップ・フロップ２２の出力Ｑ２はＨ
になり、アンド回路３１の出力はｔ121 でＨになる。
【００４８】ここで、フリップ・フロップ２２、アンド
回路３１の動作速度が速いと、遅延クロック信号ＣＫ２
の立下りｔ12とアンド回路３１の出力（ロ）の立上りｔ
121とが実質的に同時に発生して、アンド回路４１の２
つの入力が共に瞬間的にＨになりその出力（ｂ）にスパ
イクが発生する可能性があり、このスパイクはオア回路
５０を経て同期クロック出力端子３から不所望に出力さ
れる可能性がある。前述のように、図４の実施例では、
アンド回路４１の一方の入力にはアンド回路３１の出力
（ロ）が供給され、他方の入力には遅延クロック信号Ｃ
Ｋ２よりさらに遅延したクロック信号ＣＫ３が供給され
るから、アンド回路４１が上記のような不所望なスパイ
クを発生するのが防止される。
回路３１の動作速度が速いと、遅延クロック信号ＣＫ２
の立下りｔ12とアンド回路３１の出力（ロ）の立上りｔ
121とが実質的に同時に発生して、アンド回路４１の２
つの入力が共に瞬間的にＨになりその出力（ｂ）にスパ
イクが発生する可能性があり、このスパイクはオア回路
５０を経て同期クロック出力端子３から不所望に出力さ
れる可能性がある。前述のように、図４の実施例では、
アンド回路４１の一方の入力にはアンド回路３１の出力
（ロ）が供給され、他方の入力には遅延クロック信号Ｃ
Ｋ２よりさらに遅延したクロック信号ＣＫ３が供給され
るから、アンド回路４１が上記のような不所望なスパイ
クを発生するのが防止される。
【００４９】（実施例３） クロック信号の周波数が低く、図４に示すような構成を
とる必要のない時は、図５に示すような構造の第３の実
施例を使用することが望ましい。図５の実施例で、図１
の実施例と同等部分には同じ参照番号を付し、説明を省
略する。図５の実施例では、遅延素子１０の前に遅延素
子９が追加して設けられており、基本クロック信号ＣＫ
０は該遅延素子９の第１入力（非反転入力）に供給さ
れ、遅延素子９の第２入力（反転入力）は接地されてい
る。遅延素子９〜１４の出力にはそれぞれ一定の時間
（例えば１ｎｓ）づつ遅延されたクロック信号ＣＫ１〜
ＣＫ６が発生する。
とる必要のない時は、図５に示すような構造の第３の実
施例を使用することが望ましい。図５の実施例で、図１
の実施例と同等部分には同じ参照番号を付し、説明を省
略する。図５の実施例では、遅延素子１０の前に遅延素
子９が追加して設けられており、基本クロック信号ＣＫ
０は該遅延素子９の第１入力（非反転入力）に供給さ
れ、遅延素子９の第２入力（反転入力）は接地されてい
る。遅延素子９〜１４の出力にはそれぞれ一定の時間
（例えば１ｎｓ）づつ遅延されたクロック信号ＣＫ１〜
ＣＫ６が発生する。
【００５０】非遅延の基本クロック信号ＣＫ０はアンド
回路４０の一方の入力に供給され、遅延クロック信号Ｃ
Ｋ１〜ＣＫ５はフリップ・フロップ２０〜２４の各クロ
ック入力端子Ｔに供給されると共に、アンド回路４１〜
４４の一方の入力に供給される。遅延クロック信号ＣＫ
６は必要に応じて次段の遅延素子およびアンド回路（図
示せず）に供給される。
回路４０の一方の入力に供給され、遅延クロック信号Ｃ
Ｋ１〜ＣＫ５はフリップ・フロップ２０〜２４の各クロ
ック入力端子Ｔに供給されると共に、アンド回路４１〜
４４の一方の入力に供給される。遅延クロック信号ＣＫ
６は必要に応じて次段の遅延素子およびアンド回路（図
示せず）に供給される。
【００５１】アンド回路３０〜３４の各出力は帰還パス
３０Ｒ〜３４Ｒを経てフリップ・フロップ２０〜２４の
データ入力Ｄに帰還されると共に、禁止パス３０Ｉ〜３
４Ｉを経て帰還素子１０〜１４の各第２入力（反転入
力）に供給される。アンド回路４０〜４４の出力はオア
回路５０に供給される。
３０Ｒ〜３４Ｒを経てフリップ・フロップ２０〜２４の
データ入力Ｄに帰還されると共に、禁止パス３０Ｉ〜３
４Ｉを経て帰還素子１０〜１４の各第２入力（反転入
力）に供給される。アンド回路４０〜４４の出力はオア
回路５０に供給される。
【００５２】図５の同期クロック発生装置の動作を図６
を参照して説明する。この実施例においても、トリガ信
号ＴＲの立下りｔ1 後に最初に現われる遅延クロック信
号ＣＫ３の立下りＴ12でフリップ・フロップ２２はセッ
トされてその出力Ｑ２はＨになる。このときフリップ・
フロップ２１の出力Ｑ１はＬであるから、アンド回路３
１はオンになり、その出力（ロ）はＨになり、アンド回
路４１はオンになる。アンド回路４１の他方の入力には
遅延クロック信号ＣＫ１が供給されるから、ＣＫ１の立
上りｔ2 でアンド回路４１の出力（ｂ）はＨになり、同
期クロック出力端子３からクロック信号ＣＫ１に対応す
る一連の出力クロック信号ＣＫout が発生する。
を参照して説明する。この実施例においても、トリガ信
号ＴＲの立下りｔ1 後に最初に現われる遅延クロック信
号ＣＫ３の立下りＴ12でフリップ・フロップ２２はセッ
トされてその出力Ｑ２はＨになる。このときフリップ・
フロップ２１の出力Ｑ１はＬであるから、アンド回路３
１はオンになり、その出力（ロ）はＨになり、アンド回
路４１はオンになる。アンド回路４１の他方の入力には
遅延クロック信号ＣＫ１が供給されるから、ＣＫ１の立
上りｔ2 でアンド回路４１の出力（ｂ）はＨになり、同
期クロック出力端子３からクロック信号ＣＫ１に対応す
る一連の出力クロック信号ＣＫout が発生する。
【００５３】この場合、遅延クロック信号ＣＫ１は、ト
リガ信号ＴＲの立下りｔ1 後最初に検出された遅延クロ
ック信号ＣＫ３の立下りｔ12よりも早いタイミングｔ02
でＬレベルに確定しているため、アンド回路３１の出力
（ロ）がＨになるときはクロック信号ＣＫ１は既にＬに
なっているから、図１の実施例のようにアンド回路４１
の２入力が同時に変化して出力にスパイクが発生するよ
うなことはない。回路接続を若干変更することにより、
クロック信号ＣＫ０、ＣＫ２に対応する出力クロック信
号ＣＫout を取出すこともできる。
リガ信号ＴＲの立下りｔ1 後最初に検出された遅延クロ
ック信号ＣＫ３の立下りｔ12よりも早いタイミングｔ02
でＬレベルに確定しているため、アンド回路３１の出力
（ロ）がＨになるときはクロック信号ＣＫ１は既にＬに
なっているから、図１の実施例のようにアンド回路４１
の２入力が同時に変化して出力にスパイクが発生するよ
うなことはない。回路接続を若干変更することにより、
クロック信号ＣＫ０、ＣＫ２に対応する出力クロック信
号ＣＫout を取出すこともできる。
【００５４】アンド回路３０〜３４の出力を帰還パス３
０Ｒ〜３４Ｒを経て対応するフリップ・フロップ２０〜
２４のデータ入力Ｄに帰還する目的、上記アンド回路３
０〜３４の出力を禁止パス３０Ｉ〜３４Ｉを経て遅延素
子１０〜１４の第２入力（反転入力）に供給する目的は
図１、図４に示す各実施例のそれと同様である。この実
施例では、アンド回路３１のＨ出力が遅延素子１１の第
２入力に供給されて、該遅延素子１１より後段に遅延ク
ロック信号が伝達されるのを阻止する。
０Ｒ〜３４Ｒを経て対応するフリップ・フロップ２０〜
２４のデータ入力Ｄに帰還する目的、上記アンド回路３
０〜３４の出力を禁止パス３０Ｉ〜３４Ｉを経て遅延素
子１０〜１４の第２入力（反転入力）に供給する目的は
図１、図４に示す各実施例のそれと同様である。この実
施例では、アンド回路３１のＨ出力が遅延素子１１の第
２入力に供給されて、該遅延素子１１より後段に遅延ク
ロック信号が伝達されるのを阻止する。
【００５５】本発明の各実施例では、トリガ信号ＴＲを
フリップ・フロップのリセット端子Ｒに入力し、Ｑ出力
を用いたが、トリガ信号ＴＲをセット端子に入力し、Ｑ
バー出力を使用するように論理を構成することもでき
る。要するに、トリガ信号が供給された後、最初に変化
が現れる遅延クロックを検出して、それを帰還パスを経
てフリップ・フロップに戻して記憶させ、その遅延クロ
ックあるいはその前後の所望の遅延クロックを選択して
出力する論理を構成することにより、本発明を実現する
ことができる。また、縦続遅延回路１０〜１４または９
〜１４、フリップ・フロップ２０〜２４の各段数は設計
により自由に変更し得ることは言う迄もない。
フリップ・フロップのリセット端子Ｒに入力し、Ｑ出力
を用いたが、トリガ信号ＴＲをセット端子に入力し、Ｑ
バー出力を使用するように論理を構成することもでき
る。要するに、トリガ信号が供給された後、最初に変化
が現れる遅延クロックを検出して、それを帰還パスを経
てフリップ・フロップに戻して記憶させ、その遅延クロ
ックあるいはその前後の所望の遅延クロックを選択して
出力する論理を構成することにより、本発明を実現する
ことができる。また、縦続遅延回路１０〜１４または９
〜１４、フリップ・フロップ２０〜２４の各段数は設計
により自由に変更し得ることは言う迄もない。
【００５６】
【発明の効果】以上説明したように本発明の同期クロッ
ク発生装置は、アンド回路のような簡単な論理素子を複
数個使用して逐次遅延する遅延クロックを生成し、非同
期トリガ信号の発生を基準として所望の遅延クロックを
選択するものであるから、ジッタは遅延素子１段当りの
遅延時間となるため、１ＧＨZ といったような高い周波
数のクロック発生回路を使用することなく、トリガ信号
に対してタイミング的に高精度に同期したクロックを発
生させることができる。
ク発生装置は、アンド回路のような簡単な論理素子を複
数個使用して逐次遅延する遅延クロックを生成し、非同
期トリガ信号の発生を基準として所望の遅延クロックを
選択するものであるから、ジッタは遅延素子１段当りの
遅延時間となるため、１ＧＨZ といったような高い周波
数のクロック発生回路を使用することなく、トリガ信号
に対してタイミング的に高精度に同期したクロックを発
生させることができる。
【００５７】従って、高精度な同期クロック発生回路を
安価に構成することができ、基本動作クロックの異なる
システム間のインターフェースに幅広く適用することが
でき、また大きな高周波ノイズや不要輻射の心配もな
く、デジタル複写機をはじめ各種画像処理部の水平、垂
直同期回路にも安心して使用することができる。さら
に、本発明の装置をＩＣ化する時は特別なウエハプロセ
スを必要とせず、極く普通のプロセスを使用して±１ｎ
ｓ程度のジッタの装置を簡単に構成することができる。
安価に構成することができ、基本動作クロックの異なる
システム間のインターフェースに幅広く適用することが
でき、また大きな高周波ノイズや不要輻射の心配もな
く、デジタル複写機をはじめ各種画像処理部の水平、垂
直同期回路にも安心して使用することができる。さら
に、本発明の装置をＩＣ化する時は特別なウエハプロセ
スを必要とせず、極く普通のプロセスを使用して±１ｎ
ｓ程度のジッタの装置を簡単に構成することができる。
【００５８】また、トリガ信号ＴＲが入力端子１に供給
されると、出力クロック信号ＣＫout は一旦停止するか
ら、先のトリガ信号に応答して選択されたクロック信号
に基づいて既に発生している出力クロック信号ＣＫout
と、次のトリガ信号に応答して選択されたクロック信号
に基づいて発生する出力クロック信号ＣＫout とを確 実
に区別することができる。
されると、出力クロック信号ＣＫout は一旦停止するか
ら、先のトリガ信号に応答して選択されたクロック信号
に基づいて既に発生している出力クロック信号ＣＫout
と、次のトリガ信号に応答して選択されたクロック信号
に基づいて発生する出力クロック信号ＣＫout とを確 実
に区別することができる。
【００５９】さらに、一旦所望のクロック信号が選択さ
れると、選択されたクロック信号に後続する遅延クロッ
ク信号を発生する遅延素子にクロック信号が伝達される
のを阻止する禁止パスを各論理回路の出力と遅延素子と
の間に設けることにより、本発明の同期クロック発生装
置を構成する各素子の動作速度に多少のばらつきがあっ
ても、それには関係なく正確に動作して、トリガ信号に
正確に同期した所望のクロック信号を発生することがで
きる。
れると、選択されたクロック信号に後続する遅延クロッ
ク信号を発生する遅延素子にクロック信号が伝達される
のを阻止する禁止パスを各論理回路の出力と遅延素子と
の間に設けることにより、本発明の同期クロック発生装
置を構成する各素子の動作速度に多少のばらつきがあっ
ても、それには関係なく正確に動作して、トリガ信号に
正確に同期した所望のクロック信号を発生することがで
きる。
【図１】本発明の同期クロック発生装置の第１の実施例
の構成図である。
の構成図である。
【図２】図１の装置内の各素子の動作速度にばらつきが
ない場合の図１の装置の動作を説明するタイミング図で
ある。
ない場合の図１の装置の動作を説明するタイミング図で
ある。
【図３】図１の装置内の各素子の動作速度にばらつきが
ある場合の図１の装置の動作を説明するタイミング図で
ある。
ある場合の図１の装置の動作を説明するタイミング図で
ある。
【図４】本発明の同期クロック発生装置の第２の実施例
の構成図である。
の構成図である。
【図５】本発明の同期クロック発生装置の第３の実施例
の構成図である。
の構成図である。
【図６】図５の同期クロック発生装置の動作を説明する
ためのタイミング図である。
ためのタイミング図である。
【図７】本発明の目的を説明するための波形図である。
【図８】従来の同期クロック発生装置のブロック図であ
る。
る。
【図９】第８図の従来の同期クロック発生装置の動作を
説明するためのタイミング図である。
説明するためのタイミング図である。
１ トリガ信号入力端子 ２ クロック信号入力端子 ３ 同期クロック出力端子 １０〜１４ 遅延素子 ２０〜２４ フリップ・フロップ ３０〜３４ アンド回路 ４０〜４３ アンド回路 ５０ オア回路 ３０Ｒ〜３４Ｒ 帰還パス ３０Ｉ〜３３Ｉ 禁止パス
フロントページの続き (72)発明者 真野 純司 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 北伊丹製作所内 (56)参考文献 特開 昭60−158718（ＪＰ，Ａ) 特開 昭63−202129（ＪＰ，Ａ) 特開 平１−115215（ＪＰ，Ａ) 特公 昭63−41466（ＪＰ，Ｂ１)
Claims (7)
- 【請求項１】 複数の遅延素子を縦続接続して構成さ
れ、入力されたクロック信号に対して逐次遅延された複
数の遅延クロック信号を発生する遅延クロック信号発生
回路と、 上記各クロック信号に対応して設けられ、対応するクロ
ック信号と該クロック信号に対して非同期の入力信号と
が供給されて、上記非同期入力信号により活性化された
後、上記クロック信号に応答して出力の状態を変化する
複数のフリップフロップと、 上記非同期入力信号により上記各フリップフロップが活
性化された後、上記クロック信号に応答して最初に出力
の状態が変化したフリップフロップに供給されたクロッ
ク信号を検出するクロック検出回路と、 上記クロック検出回路の出力信号に応答して上記最初に
出力の状態が変化したフリップフロップに供給されるク
ロック信号を選択して出力クロック信号として出力させ
るクロック選択回路と、 上記クロック検出回路の出力信号を上記各フリップフロ
ップに帰還して上記各フリップフロップの出力の状態を
維持させる帰還手段と、 からなる上記非同期入力信号に同期した出力クロック信
号を発生する同期クロック発生装置。 - 【請求項２】 複数の遅延素子を縦続接続して構成さ
れ、入力されたクロック信号に対して逐次遅延された複
数の遅延クロック信号を発生する遅延クロック信号発生
回路と、 上記各クロック信号に対応して設けられ、対応するクロ
ック信号と該クロック信号に対して非同期の入力信号と
が供給されて、上記非同期入力信号により活性化された
後、上記クロック信号に応答して出力の状態を変化する
複数のフリップフロップと、 上記非同期入力信号により上記各フリップフロップが活
性化された後、上記クロック信号に応答して最初に出力
の状態が変化したフリップフロップに供給され たクロッ
ク信号を検出するクロック検出回路と、 上記クロック検出回路の出力信号に応答して上記最初に
出力の状態が変化したフリップフロップに供給されるク
ロック信号に後続する他のクロック信号を選択して出力
クロック信号として出力させるクロック選択回路と、 上記クロック検出回路の出力信号を上記各フリップフロ
ップに帰還して上記各フリップフロップの出力の状態を
維持させる帰還手段と、 からなる上記非同期入力信号に同期した出力クロック信
号を発生する同期クロック発生装置。 - 【請求項３】 複数の遅延素子を縦続接続して構成さ
れ、入力されたクロック信号に対して逐次遅延された複
数の遅延クロック信号を発生する遅延クロック信号発生
回路と、 上記各クロック信号に対応して設けられ、対応するクロ
ック信号と該クロック信号に対して非同期の入力信号と
が供給されて、上記非同期入力信号により活性化された
後、上記クロック信号に応答して出力の状態を変化する
複数のフリップフロップと、 上記非同期入力信号により上記各フリップフロップが活
性化された後、上記クロック信号に応答して最初に出力
の状態が変化したフリップフロップに供給されたクロッ
ク信号を検出するクロック検出回路と、 上記クロック検出回路の出力信号に応答して上記最初に
出力の状態が変化したフリップフロップに供給されるク
ロック信号に先行する他のクロック信号を選択して出力
クロック信号として出力させるクロック選択回路と、 上記クロック検出回路の出力信号を上記各フリップフロ
ップに帰還して上記各フリップフロップの出力の状態を
維持させる帰還手段と、 からなる上記非同期入力信号に同期した出力クロック信
号を発生する同期クロック発生装置。 - 【請求項４】 クロック検出回路の出力信号に応答して
所定のクロック信号が選択されると、該選択されたクロ
ック信号に後続する遅延クロック信号を発生させる遅延
素子にクロック信号が伝送されるのを阻止するために上
記クロック検出回路の出力と各遅延素子との間に禁止パ
スが設けられていることを特徴とする 請求項１、２また
は３記載の同期クロック発生装置。 - 【請求項５】 複数の遅延素子を縦続接続して構成さ
れ、入力されたクロック信号に対して逐次遅延された複
数の遅延クロック信号を発生する遅延クロック信号発生
回路と、 上記クロック信号に対応して設けられ、対応するクロッ
ク信号が供給されるクロック入力端子と、上記クロック
信号に対して非同期の入力信号が供給されるセットまた
はリセット端子と、データ入力端子と、データ出力端子
とを有し、上記非同期入力信号により活性化された後、
上記クロック信号に応答して出力の状態を変化する複数
のフリップフロップと、 上記複数のフリップフロップのうちの時間的に隣接する
クロック信号が供給される２個のフリップフロップの各
データ出力端子に発生する出力信号間にレベルの変化が
生じると、レベルが変化した出力信号を検出して、これ
を上記２個のフリップフロップのうちの前段のフリップ
フロップのデータ入力端子に供給して、上記２個のフリ
ップフロップの状態を維持させる複数の論理回路と、 上記複数の論理回路の出力と上記入力クロック信号また
は複数の遅延クロック信号とが供給されて、上記論理回
路の出力信号に基づいて上記入力クロック信号または複
数の遅延クロック信号のうちのいずれか１つのクロック
信号を選択して出力クロック信号として出力させるクロ
ック選択回路と、 からなる上記非同期入力信号に同期した出力クロック信
号を発生する同期クロック発生装置。 - 【請求項６】 論理回路と各遅延クロック信号発生回路
との間に、クロック選択回路により選択されたクロック
信号を発生する回路よりも後段に位置する遅延素子の出
力の状態が変化するのを阻止する禁止パスを設けたこと
を特徴とする請求項５記載の同期クロック発生装置。 - 【請求項７】 遅延クロック信号発生回路を構成する各
遅延素子は２個の入力を有し、その一方の入力に供給さ
れる信号が第１のレベルにある時は、他方の入力に供給
される信号に対して所定時間遅延された出力信号を発生
し、上記一方の入力に供給される信号が第２のレベルに
ある時は、上記他方の入力に供給される信号のレベルに
は関係なく一定レベルの出力信号を発生する論理素子か
らなり 、各論理素子の上記一方の入力には上記第１のレ
ベルの点または論理回路の出力に接続されていることを
特徴とする請求項５記載の同期クロック発生装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3293988A JP2570933B2 (ja) | 1990-12-26 | 1991-11-11 | 同期クロック発生装置 |
| DE4142825A DE4142825A1 (de) | 1990-12-26 | 1991-12-23 | Synchronisierter taktgenerator |
| US08/289,837 US5491438A (en) | 1990-12-26 | 1994-08-12 | Synchronized clock generating apparatus |
| US08/449,496 US5534805A (en) | 1990-12-26 | 1995-05-24 | Synchronized clock generating apparatus |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-406357 | 1990-12-26 | ||
| JP40635790 | 1990-12-26 | ||
| JP3293988A JP2570933B2 (ja) | 1990-12-26 | 1991-11-11 | 同期クロック発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529891A JPH0529891A (ja) | 1993-02-05 |
| JP2570933B2 true JP2570933B2 (ja) | 1997-01-16 |
Family
ID=26559640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3293988A Expired - Lifetime JP2570933B2 (ja) | 1990-12-26 | 1991-11-11 | 同期クロック発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570933B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06232738A (ja) * | 1993-02-03 | 1994-08-19 | Mitsubishi Electric Corp | 同期パルス発生回路 |
| KR100197188B1 (ko) * | 1995-04-17 | 1999-06-15 | 모리시다 요이치 | 고내압회로 및 전압레벨 변환회로 |
| JP4199473B2 (ja) | 2002-04-03 | 2008-12-17 | 株式会社ルネサステクノロジ | 同期クロック位相制御回路 |
| KR100646245B1 (ko) * | 2005-12-26 | 2006-11-23 | 엘지전자 주식회사 | 디지털로 제어되는 주파수 발생기. |
-
1991
- 1991-11-11 JP JP3293988A patent/JP2570933B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0529891A (ja) | 1993-02-05 |
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Legal Events
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