JP2570801B2 - Input buffer circuit - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリ等の半導体装置に使用される入
力バッファ回路に関し、さらに詳しくはTTL論理の信号
レベルをMOS論理の信号レベルに変換する入力バッファ
回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input buffer circuit used in a semiconductor device such as a semiconductor memory, and more particularly, to an input for converting a TTL logic signal level to a MOS logic signal level. It relates to a buffer circuit.

［従来の技術］ 第４図は最もよく用いられている従来のNOR型の入力
バッファ回路の回路図である。第４図において、P₂₀、P
₂₁はＰチャンネル型MOSトランジスタ（以下、単にトラ
ンジスタという）、N₂₀、N₂₁はＮチャンネル型MOSトラ
ンジスタ（以下、単にトランジスタという）、Ａは入力
信号端子、Ｂは出力信号端子、Ｃは印加入力信号端子Ａ
に入力される信号の論理状態に対応して、出力信号端子
Ｂの電位レベルを振らせるか否かを制御する制御端子、
V_DDは電源電位、V_SSは接地電位である。[Prior Art] FIG. 4 is a circuit diagram of a conventional NOR type input buffer circuit most often used. In FIG. 4, P ₂₀ and P
₂₁ is a P-channel type MOS transistor (hereinafter simply referred to as a transistor), N ₂₀ and N ₂₁ are N-channel type MOS transistors (hereinafter simply referred to as a transistor), A is an input signal terminal, B is an output signal terminal, and C is an applied input. Signal terminal A
A control terminal for controlling whether to vary the potential level of the output signal terminal B according to the logic state of the signal input to
V _DD is a power supply potential, and V _SS is a ground potential.

このNOR型入力バッファ回路は等価的に第５図のよう
な回路に置き換えることができる。第５図において、P
₃₀、N₃₀はトランジスタ、Ｄは入力信号端子、Ｅは出力
信号端子、V_DDは電源電位、V_SSは接地電位である。トラ
ンジスタN₂₀とトランジスタN₃₀は電気的特性及び温度特
性等が同一のトランジスタである。トランジスタP₃₀は
トランジスタP₂₀とP₂₁の各トランジスタの能力を同じと
すると、それらの半分の能力を有する。This NOR type input buffer circuit can be equivalently replaced by a circuit as shown in FIG. In FIG. 5, P
_30, N ₃₀ are transistors, D is an input signal terminal, E is an output signal terminal, V _DD is a power supply potential, the V _SS is the ground potential. Transistor N ₂₀ with transistor N ₃₀ is such electrical characteristics and temperature characteristics are the same transistor. When transistor P ₃₀ is the same to the ability of each transistor of the transistor P ₂₀ and P _21, they have their half capacity.

従来のNOR型入力バッファ回路のロジックレベルV
_GLは、 となる。ただし、トランジスタP₂₀及びP₂₁は同一の特性
を有し、β_N20はトランジスタN₂₀の利得係数、β_N20、
β_P21はトランジスタP₂₀及びP₂₁の利得係数、V_thNはト
ランジスタN₂₀の閾値電圧、V_thPはトランジスタP₂₀及び
P₂₁の閾値電圧である。Logic level V of conventional NOR type input buffer circuit
_GL is Becomes However, transistors P ₂₀ and P ₂₁ have the same characteristics, β _N20 is the gain coefficient of transistor N ₂₀ , β _N20 ,
β _P21 is the gain coefficient of transistors P ₂₀ and P ₂₁ , V _thN is the threshold voltage of transistor N ₂₀ , V _thP is the transistors P ₂₀ and P ₂₁
It is the threshold voltage of the P _21.

［発明が解決しようとする課題］ ところで、従来の入力バッファ回路のロジックレベル
V_GLは、第１式から電源電位V_DD、利得係数β_P21、
β_N20、閾値電圧V_thP及びV_thNの変動によって変動する
ことがわかる。[Problems to be Solved by the Invention] By the way, the logic level of the conventional input buffer circuit
V _GL is obtained from the first equation based on the power supply potential V _DD , the gain coefficient β _P21 ,
It can be seen that β _N20 fluctuates due to fluctuations in the threshold voltages V _thP and V _thN .

例えば、各変動原因の変動範囲及びバラツキを以下の
ように設定する。For example, the variation range and variation of each variation cause are set as follows.

V_DD＝5V±10％ β_P21＝200μA/V²±30％ β_N20＝1200μA/V²±30％ V_thP＝0.70V±20％ V_thN＝0.70V±20％ なお、電源電位V_DDの変動範囲は半導体メモリの電源
電位の仕様範囲が5V±10％であることによる。又、利得
係数β_P21、β_N20のバラツキはごく一般的な範囲であ
る。又、閾値電圧V_thP、V_thNについても同様である。V _DD = 5V ± 10% β _P21 = 200μA / V ² ± 30% β _N20 = 1200μA / V ² ± 30% V _thP = _0.70V ± 20% V _thN = _0.70V ± 20% Note that the power supply potential V _DD The fluctuation range is based on the fact that the specification range of the power supply potential of the semiconductor memory is 5 V ± 10%. Further, the variation of the gain coefficients β _P21 and β _N20 is in a very general range. The same applies to the threshold voltages V _thP and V _thN .

第６図は閾値電圧V_thP、V_thN、利得係数β_P21及びβ
_N20をパラメータとして、電源電位V_DDに対するロジック
レベルV_GLの依存を示した図である。第６図において、 直線１は β_P21＝200μA/V²−30％ V_thP＝0.70V＋20％ β_N20＝1200μA/V²＋30％ V_thN＝0.70V−20％ 直線２は β_P21＝200μA/V² V_thP＝0.70V β_N20＝1200μA/V² V_thN＝0.70V 直線３は β_P21＝200μA/V²＋30％ V_thP＝0.70V−20％ β_N20＝1200μA/V2−30％ V_thN＝0.70V＋20％ としたものである。FIG. 6 shows threshold voltages V _thP , V _thN , gain coefficients β _P21 and β _P21
N20 as a parameter, a graph showing the dependency of the logic level V _GL with respect to the power supply potential V _DD. In FIG. 6, line 1 is β _P21 = 200 μA / V ² −30% V _thP = 0.70 V + 20% β _N20 = 1200 μA / V ² + 30% V _thN = _0.70 V−20% Line 2 is β _P21 = 200 μA / V ² V _thP = 0.70 V β _N20 = 1200 μA / V ² V _thN = _0.70 V Line 3 is β _P21 = 200 μA / V ² + 30% V _thP = 0.70 V-20% β _N20 = 1200 μA / V2 − 30% V _thN = 0.70V + 20%.

従来のNOR型入力バッファ回路はハイレベル『Ｈ』が
2.0V、ローレベル『Ｌ』が1.09Vなので、ロジックレベ
ルV_GLの変動範囲は0.91Vであることが分かる。これに対
して、TTL論理信号はハイレベル『Ｈ』が2.2V、ローレ
ベル『Ｌ』が0.8Vなので、変動範囲は1.2Vになる。Conventional NOR type input buffer circuit has high level "H".
2.0 V, so the low level "L" is 1.09V, it can be seen the variation range of the logic level V _GL is 0.91 V. On the other hand, the TTL logic signal has a high level “H” of 2.2 V and a low level “L” of 0.8 V, so that the fluctuation range is 1.2 V.

従って、NOR型入力バッファ回路のロジックレベルV_GL
の変動範囲0.9Vは一応TTL論理信号の変動範囲内にあ
る。Therefore, the logic level V _GL of the NOR type input buffer circuit is
Is within the fluctuation range of the TTL logic signal.

しかし、十分にマージンがあるとはいえないという問
題点があった。However, there is a problem that it cannot be said that there is a sufficient margin.

本発明は上記問題点を解決するためになされたもの
で、ロジックレベルV_GLが利得係数等の諸因によって余
り変動せず、その変動幅がTTL信号の電位幅1.4Vに対し
て十分なマージンを有し、かつ消費電流の少ない入力バ
ッファ回路を提供することを目的とする。The present invention has been made to solve the above problem, and the logic level _VGL does not fluctuate much due to various factors such as a gain coefficient, and the fluctuation width has a sufficient margin with respect to the potential width of 1.4 V of the TTL signal. And an input buffer circuit having low current consumption.

［課題を解決するための手段］ 本発明の入力バッファ回路は、 第１の電源電位と出力点との間に設けられ、ソース及
びドレインのうちいずれか一方とゲートとを接続した少
なくとも一個の第１のトランジスタと、 前記出力点と第２の電源電位との間に設けられ、前記
第１のトランジスタの利得係数より十分小さい利得係数
を有する第２のトランジスタ及び入力信号によりオン・
オフ制御される第１のスイッチ素子との直列回路から構
成されたレベル回路と、 前記レベル回路の出力信号が入力される第３のトラン
ジスタ及び該第３のトランジスタに接続され、入力信号
によりオン・オフ制御される第２のスイッチ素子とを有
し、 前記第１の電源電位と前記第２の電源電位との間に設
けられた、入力信号と前記レベル回路の出力信号とを入
力する差動型回路とを備えたことを特徴とする。[Means for Solving the Problems] An input buffer circuit of the present invention is provided between a first power supply potential and an output point, and has at least one of a source and a drain connected to a gate. One transistor, and a second transistor provided between the output point and a second power supply potential and having a gain coefficient sufficiently smaller than a gain coefficient of the first transistor and an input signal.
A level circuit composed of a series circuit with a first switch element that is controlled to be turned off; a third transistor to which an output signal of the level circuit is input; A second switch element that is controlled to be turned off, and a differential that is provided between the first power supply potential and the second power supply potential and that inputs an input signal and an output signal of the level circuit. And a pattern circuit.

また、本発明の入力バッファ回路は、上述の入力バッ
ファ回路において、入力信号を反転出力するインバータ
回路を具備し、 前記第１のスイッチ素子及び前記第２のスイッチ素子
は前記インバータ回路の出力によりオン・オフ制御され
てなることを特徴とする。The input buffer circuit of the present invention is the input buffer circuit described above, further comprising an inverter circuit for inverting and outputting an input signal, wherein the first switch element and the second switch element are turned on by an output of the inverter circuit. -It is characterized by being controlled off.

［作 用］ 上記構成の入力バッファ回路は、レベル回路がロジッ
クレベルを変動させる一つの要因、即ちＮチャンネル型
MOSトランジスタの閾値電圧の変動による影響を相殺
し、差動型回路がロジックレベルを変動させる三つの要
因、即ちＰチャンネル型MOSトランジスタの利得係数、
閾値電圧及びＮチャンネル型MOSトランジスタの利得係
数を押さえる。[Operation] In the input buffer circuit having the above configuration, the level circuit is one of the factors that cause the logic level to fluctuate, that is, an N-channel type.
Three factors that make the differential circuit fluctuate the logic level by offsetting the effect of the fluctuation of the threshold voltage of the MOS transistor, that is, the gain coefficient of the P-channel MOS transistor,
The threshold voltage and the gain coefficient of the N-channel MOS transistor are suppressed.

又、入力信号がハイレベル『Ｈ』のときに、第１のス
イッチ素子及び第２のスイッチ素子が電源間の貫通電流
経路を遮断するので、電流を消費しない。Further, when the input signal is at the high level "H", the first switch element and the second switch element cut off the through current path between the power supplies, so that no current is consumed.

［実施例］ 以下、本発明の一実施例を添付図面を参照して詳細に
説明する。Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

第１図は本発明の一実施例に係る入力バッファ回路の
回路図である。第１図において、P₁₀、P₁₁はＰ型トラン
ジスタ、N₁₀、N₁₁、N₁₂、N₁₃、N14、N15はＮ型トランジ
スタ、Ｆは入力端子、Ｇは出力端子、Ｈ、Ｉは接続点、
V_DDは電源電位、V_SSは接地電位、I₁はトランジスタ
P₁₀、N₁₀に流れる電流、I₂はトランジスタP₁₁、N₁₁に流
れる電流、β_P10、β_P11、β_N10、β_N11、β_N12及びβ
_N13はトランジスタP₁₀、P₁₁、N₁₀、N₁₁、N₁₂及びN₁₃の
利得係数、V_thPはトランジスタP₁₀及びP₁₁の閾値電圧、
V_thNはトランジスタN₁₀、N₁₁、N₁₂及びN₁₃の閾値電圧、
V_GLはロジックレベル、V_I及びV_Hは接続点Ｉ及びＨの電
位である。FIG. 1 is a circuit diagram of an input buffer circuit according to one embodiment of the present invention. In FIG. 1, P ₁₀ and P ₁₁ are P-type transistors, N ₁₀ , N ₁₁ , N ₁₂ , N ₁₃ , N 14 and N 15 are N-type transistors, F is an input terminal, G is an output terminal, and H and I are connected. point,
V _DD is the power supply potential, V _SS is the ground potential, I ₁ is the transistor
Current flowing through the P _10, N _10, current I ₂ is flowing through the transistor _{P 11, N 11, β P10} , β P11, β N10, β N11, β N12 and beta
_N13 transistors _{P 10, P 11, N 10} , N 11, the gain coefficient of the N ₁₂ and N _13, V _thP the threshold voltage of the transistor P ₁₀ and P _11,
V _thN is the threshold voltage of transistors N ₁₀ , N ₁₁ , N ₁₂ and N ₁₃ ,
V _GL logic level, V _I and V _H is the potential of the node I and H.

トランジスタN₁₁及びN₁₂はトランジスタN₁₂が能動負
荷として作用し、基準レベル電圧V_Iを出力するレベル回
路を構成し、上述したロジックレベルが変動する一つの
要因を除去する。Transistors N ₁₁ and N ₁₂ are transistors N ₁₂ acts as an active load, it constitutes a level circuit for outputting a reference level voltage V _I, above logic level to remove one of the factors that vary.

又、トランジスタP₁₀、P₁₁、N₁₀及びN₁₁は入力信号と
レベル回路の出力信号とを入力とする差動型回路を構成
し、上述したロジックレベルが変動する三つの要因を除
去する。Further, the transistors P ₁₀ , P ₁₁ , N ₁₀ and N ₁₁ constitute a differential circuit having an input signal and an output signal of the level circuit as inputs, and eliminates the above-mentioned three causes of the logic level fluctuation.

各トランジスタP₁₀〜P₁₁、N₁₀〜N₁₃が飽和領域内で動
作すると、トランジスタN₁₁の入力電圧V_Iは、 V_I＝V_DD−V_thN （２） となる。このとき、接続点Ｈに流れる電流I₂は、 となる。又、トランジスタP₁₀、N₁₀に流れる電流I₁は となる。ただし、β_N12》β_N13であり、トランジスタN
₁₂の閾値電圧のバックゲート効果による増加分は簡単化
のため無視する。When the transistors _{P 10 ~P 11, N 10 ~N} 13 operates in a saturation region, the input voltage V _I of the transistor N ₁₁ is a _{V I = V DD -V thN (} 2). At this time, the current I ₂ flowing to the connection point H is Becomes The current I ₁ flowing through the transistors P ₁₀ and N ₁₀ is Becomes Where β _N12 >> β _N13 and the transistor N
_The increase of the ₁₂ threshold voltages due to the back gate effect is ignored for simplicity.

第３式から、接続点Ｈの電位V_Hは となる。又、第４式から、ロジックレベルV_GLは、 となる。第２式、第５式及び第６式から、 第７式から本発明の一実施例に係る入力バッファ回路
のロジックレベルV_GLは、利得係数β_N10、β_N11、β_P11
及び閾値電圧V_thPに依存しないことがわかる。From the third equation, the potential V _{H at the} connection point _H is Becomes From equation (4), the logic level V _GL is Becomes From the second, fifth and sixth equations, From the equation (7), the logic level V _GL of the input buffer circuit according to the embodiment of the present invention is determined by the gain coefficients β _N10 , β _N11 , β _P11
It can be seen that it does not depend on the threshold voltage _VthP .

又、入力端子Ｆの電圧V_Fが電源電位V_DDに等しいとき
は、インバータ回路の出力電圧が接地電位V_SSになり、
スイッチ動作をするトランジスタN14、N15はオフ状態に
なる。このため、トランジスタP₁₁、N₁₁に流れる電流I₂
及びトランジスタP₁₂、N₁₃に流れる電流I₃は零になる。Further, when the voltage V _F at the input terminal F is equal to the power supply potential V _DD, the output voltage of the inverter circuit is set to the ground potential V _SS,
The transistors N14 and N15 that perform the switching operation are turned off. Therefore, the current I ₂ flowing through the transistors P ₁₁ and N ₁₁
And current I ₃ flowing through the transistors P _12, N ₁₃ becomes zero.

又、トランジスタP₁₀、N₁₀に流れる電流I₁は零にな
る。従って、回路に流れる電流は零になる。The current I ₁ flowing through the transistor P _10, N ₁₀ becomes zero. Therefore, the current flowing through the circuit becomes zero.

次に、第２図は本発明の他の実施例に係る入力バッフ
ァ回路の回路図である。本実施例では電源電位V_DDと接
続点Ｉとの間にｎ個のトランジスタN₁₂を配置したもの
である。従って、第２式及び第７式はそれぞれ、 VI＝V_DD−ｎ・V_thN （８） となる。TTL論理動作を考慮した入力バッファ回路であ
れば、大きな電源電圧依存をとれない。第９式におい
て、 は0.2乃至0.3程度と予測される。Next, FIG. 2 is a circuit diagram of an input buffer circuit according to another embodiment of the present invention. In the present embodiment is obtained by arranging the n transistors N ₁₂ between the connection point I and the power supply potential V _DD. Therefore, the equations (2) and (7) are respectively: VI = V _DD −n · V _thN (8) Becomes If the input buffer circuit takes the TTL logic operation into consideration, a large power supply voltage dependency cannot be obtained. In the ninth equation, Is predicted to be about 0.2 to 0.3.

と、 （ｎ＋１）V_thN との積ｎが大きくなるのに従って、V_thNに近づくことに
なる。 If, as the larger the product n of the (n + 1) V _thN, it becomes closer to V _thN.

従って、ｎが大きくなるほど、Ｎ型トランジスタの閾
値V_thNのロジックレベルに対する影響は小さくなる。Therefore, as n increases, the influence of the threshold V _thN of the N-type transistor on the logic level decreases.

ロジックレベルを決める各要因の中心値と中心値に対
するバラツキ又は変動範囲を以下のように設定する。The central value of each factor that determines the logic level and the variation or variation range with respect to the central value are set as follows.

V_DD＝5V±10％ β_P10＝528μ/V²±30％ β_P11＝112μA/V²±30％ β_N10＝329μA/V²±30％ β_N11＝3.47μA/V²±30％ β_N12＝329μA/V²±30％ β_N13＝2.00μA/V²±30％ V_thP＝0.70±20％ V_thN＝0.70±20％ 第３図は閾値電圧V_thNをパラメータとして、電源電位
V_DDに対するロジックレベルV_GLの依存を示す図である。
第３図において、 直線４は V_thN＝0.70V−20％ 直線５は V_thN＝0.70V 直線６は V_thN＝0.70V＋20％ にそれぞれ対応している。V _DD = 5V ± 10% β _P10 = 528μ / V ² ± 30% β _P11 = 112μA / V ² ± 30% β _N10 = 329μA / V ² ± 30% β _N11 = 3.47μA / V ² ± 30% β _N12 = 329μA / V ² ± 30% β _N13 = 2.00μA / V ² ± 30% V _thP = 0.70 ± 20% V _thN = 0.70 ± 20% Figure 3 shows the power supply potential using the threshold voltage V _thN as a parameter.
Is a diagram showing the dependence of the logic level V _GL for V _DD.
In Figure 3, the straight line 4 is V _thN = 0.70V-20% linear 5 V _thN = 0.70 V straight 6 respectively correspond to the V _thN = 0.70V + 20%.

第３図からロジックレベルV_GLの変動範囲は0.4Vであ
ることが分かる。従来の入力バッファ回路のロジックレ
ベルV_GLの変動範囲は上述したように0.9Vであった。It can be seen the variation range of the logic level V _GL from FIG. 3 is a 0.4V. The variation range of the logic level _VGL of the conventional input buffer circuit was 0.9 V as described above.

従って、変動範囲が65％も減ったことになる。さら
に、第６図のような回路を構成することにより、ロジッ
クレベルV_GLの変動範囲はより小さくなる。Therefore, the fluctuation range has been reduced by 65%. Further, by configuring the circuit as shown in FIG. 6, the fluctuation range of the logic level _VGL becomes smaller.

［発明の効果］ 以上説明したように本発明によれば、差動型回路によ
って、ロジックレベルのバラツキを生じさせる要因、即
ちＰ型トランジスタの利得係数、閾値電圧及びＮ型トラ
ンジスタの利得係数を完全に押さえるとともに、Ｎ型ト
ランジスタから構成したレベル回路によって、もう一つ
の要因、即ちＮ型トランジスタの閾値電圧を相殺するよ
うにしたので、製造条件により多少バラツキが生じて
も、Ｐチャンネル型MOSトランジスタのトランジスタ利
得係数や閾値電圧Ｎチャンネル型MOSトランジスタのト
ランジスタ利得係数に依存せず、Ｎチャンネル型MOSト
ランジスタの閾値電圧による影響も低く押えられる、ロ
ジックレベルが安定した入力バッファ回路を得られると
いう効果を奏する。[Effects of the Invention] As described above, according to the present invention, the factors that cause variations in the logic level by the differential circuit, that is, the gain coefficient of the P-type transistor, the threshold voltage, and the gain coefficient of the N-type transistor are completely reduced. In addition, another factor, that is, the threshold voltage of the N-type transistor is offset by the level circuit composed of the N-type transistor. There is an effect that an input buffer circuit having a stable logic level can be obtained in which the influence of the threshold voltage of the N-channel MOS transistor is suppressed low without depending on the transistor gain coefficient and the threshold voltage of the N-channel MOS transistor. .

さらに、本発明に係る入力バッファ回路の入力信号が
ICのパッドに印加される制御信号、例えばチップ選択信
号CSとした場合、制御信号がハイレベル『Ｈ』状態のと
きICのスタンバイ状態、ローレベル『Ｌ』状態のときIC
のアクティブ状態となるが、スタンバイ状態のときは入
力バッファ回路の電源間の貫通電流径路をスイッチ素子
により遮断するので、消費電流を大幅に低減できるとい
う効果を奏する。Further, the input signal of the input buffer circuit according to the present invention is
When a control signal applied to the pad of the IC, for example, a chip selection signal CS, the control signal is in a high level “H” state, the IC is in a standby state, and when the control signal is in a low level “L” state, the IC is in a low level.
However, in the standby state, the through current path between the power supplies of the input buffer circuit is cut off by the switch element, so that the current consumption can be greatly reduced.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の一実施例に係る入力バッファ回路の回
路図、第２図は本発明の他の実施例に係る入力バッファ
回路の回路図、第３図は第２図に示した入力バッファ回
路の特性図、第４図は従来の入力バッファ回路の回路
図、第５図は第４図の等価回路図、第６図は第４図に示
した入力バッファ回路の特性図である。 P₁₀、P₁₁……Ｐチャンネル型MOSトランジスタ、 N₁₀、N₁₁、N₁₂、N₁₃、N₁₄、N₁₅……Ｎチャンネル型MOS
トランジスタ、 Ｆ……入力端子、Ｇ……出力端子、Ｈ、Ｉ……節点、V
_DD……電源電位、V_SS……接地電位。FIG. 1 is a circuit diagram of an input buffer circuit according to one embodiment of the present invention, FIG. 2 is a circuit diagram of an input buffer circuit according to another embodiment of the present invention, and FIG. 3 is an input buffer circuit shown in FIG. FIG. 4 is a circuit diagram of a conventional input buffer circuit, FIG. 5 is an equivalent circuit diagram of FIG. 4, and FIG. 6 is a characteristic diagram of the input buffer circuit shown in FIG. P _10, P ₁₁ ...... P-channel type MOS _{transistors, N 10, N 11, N} 12, N 13, N 14, N 15 ...... N -channel type MOS
Transistor, F: Input terminal, G: Output terminal, H, I: Node, V
_DD: Power supply potential, V _SS: Ground potential.

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】第１の電源電位と出力点との間に設けら
れ、ソース及びドレインのうちいずれか一方とゲートと
を接続した少なくとも一個の第１のトランジスタと、 前記出力点と第２の電源電位との間に設けられ、前記第
１のトランジスタの利得係数より十分小さい利得係数を
有する第２のトランジスタ及び入力信号によりオン・オ
フ制御される第１のスイッチ素子との直列回路から構成
されたレベル回路と、 前記レベル回路の出力信号が入力される第３のトランジ
スタ及び該第３のトランジスタに接続され、入力信号に
よりオン・オフ制御される第２のスイッチ素子とを有
し、 前記第１の電源電位と前記第２の電源電位との間に設け
られた、入力信号と前記レベル回路の出力信号とを入力
する差動型回路とを備えたことを特徴とする入力バッフ
ァ回路。A first transistor provided between a first power supply potential and an output point, and connected to one of a source and a drain and a gate; and a first transistor connected to the output point and a second transistor. A second transistor having a gain coefficient sufficiently smaller than the gain coefficient of the first transistor, and a series circuit including a first switch element that is turned on and off by an input signal; A level circuit; a third transistor to which an output signal of the level circuit is input; and a second switch element connected to the third transistor and controlled to be turned on / off by an input signal. An input bus provided between the first power supply potential and the second power supply potential, the differential circuit being configured to input an input signal and an output signal of the level circuit. File circuit. 【請求項２】入力信号を反転出力するインバータ回路を
具備し、 前記第１のスイッチ素子及び前記第２のスイッチ素子は
前記インバータ回路の出力によりオン・オフ制御されて
なることを特徴とする請求項１記載の入力バッファ回
路。2. An inverter circuit for inverting and outputting an input signal, wherein the first switch element and the second switch element are on / off controlled by an output of the inverter circuit. Item 2. The input buffer circuit according to Item 1.